TWI392426B - A multilayer printed wiring board, and a multilayer printed wiring board - Google Patents

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TWI392426B TW098133667A TW98133667A TWI392426B TW I392426 B TWI392426 B TW I392426B TW 098133667 A TW098133667 A TW 098133667A TW 98133667 A TW98133667 A TW 98133667A TW I392426 B TWI392426 B TW I392426B
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Description

多層印刷配線板以及多層印刷配線板之製造方法
本發明是關於一種在基板的表層安裝電子元件、半導體元件等的多層印刷線路板及其製造方法。特別是，關於一種適用於行動電路、攜帶型電子設備或封裝等的多層印刷線路板及其製造方法。
至少在單面，於具有導體電路的絕緣性硬質基材上，以雷射鑿開導通孔，在其開口使用金屬膏或鍍層技術施以導體層，藉此形成一單位的電路基板。準備兩層以上的此種電路基板，將這些基板漸次積層或一起積層，並進行熱壓著，藉此，可得到多層電路基板(多層印刷線路板)。此時，其中一個電路基板的導通孔或導通孔的焊墊和另一電路基板導體電路或焊墊相連接，所以，形成了兩層的電路基板的電性連接。另外，在未進行電性連接的其他區域，藉由以熱硬化樹脂組成的接著劑層、預浸材料等來使電路基板密合。有關這些習知技術的記載，在特開平10-13028號公報可找到。
在這些基板或一般印刷線路板的表層，形成保護導體電路的焊接光組層，形成使該焊接光阻層的一部分開口的焊墊。從該開口露出導體電路，在該表層，形成金、鎳-金等耐蝕層。然後，對所有的焊墊施予耐蝕層，在施予該耐蝕層的導體電路上，形成焊接，安裝電子元件等。
另外，隨著近年來的行動電話、數位相機等攜帶型電子設備在高機能化、高密度化方面的要求提高、所安裝之元件的小型化等，在安裝元件的基板上，亦藉由使線路密度(線路/間距)變小或使焊墊變小，來因應對元件的高密度化的要求。在以此種方式形成的基板上，混合有電子元件(指半導體、電容器、電阻、電感器等被動元件)或液晶、數位顯示器等顯示類裝置、數字鍵盤、開關等操作系統、USB、耳機等外部端子類襯盤等焊墊，在這些焊墊上透過焊接點，安裝各元件。另外，在其他的焊墊上，藉由使開關等操作系統元件等和焊墊接觸，可作為電子設備來操作。
另外，亦伴隨在印刷線路板上對IC晶片進行裸晶安裝的封裝基板方面對於高機能化、高密度化的要求提高、所安裝之元件的小型化等，在安裝元件的基板上，亦藉由使線路密度(線路/間距)變小或使焊墊變小，來因應對元件的高密度化的要求。此基板的大小亦被希望能具有和IC晶片相近的大小，以進行CSP(Chip Size Package)。藉此，當在主機板上進行安裝時，可縮小封裝的安裝區域，以確保其他元件的安裝區域，得到更加高密度化的安裝基板。再者，藉由在封裝基板上安裝電容器、電阻等電子元件，可支援IC晶片的高頻，確保封裝基板的機能和性能。
再者，藉由作為混合安裝IC晶片和電子元件的封裝基板，可達到高頻化、高機能化，高效率地發揮其機能和性能。
[專利文獻]
特開平10-13028號
隨著安裝密度的提高，亦要求能確保信賴度。其中，又特別期望能提高對落下測試的信賴度。換言之，要求製品(是指安裝所有的元件、液晶等並將其收納於框體的狀態)、印刷線路板即使從一定的高度落下，也難以發生基板的機能、啟動性下降或元件脫落等情況。
不過，在以習知方法來製造的基板上，在信賴度測試中的落下測試方面，難以維持基板的機能和啟動性。特別是在如前所述之提高元件等安裝密度的基板上，在落下測試方面，要維持基板的機能和啟動性有困難。另外，無法降低以習知方法來製造的基板上的元件的脫落頻率。
本發明是為了解決上述課題而產生，目的在確保信賴度，確保電性連接和機能性。特別是，提供一種可在落下測試中進一步確保信賴度的多層印刷線路板及其製造方法。
在本發明的具體實施型態中，提供一種多層印刷線路板，在表層形成導體電路，施予覆蓋該導體電路的焊接光阻層，藉由露出導體電路之一部分的該焊接光阻層的複數個開口，形成複數個焊墊，在該導體電路的表層形成耐蝕層。
其技術性特徵在於：在上述焊墊上，混合有施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的耐蝕層非形成焊墊。
另外，提供一種多層印刷線路板，藉由導通孔形成層間連接，在該導通孔內填充導體層，積層至少兩層以上，在表層施予焊接光阻層，藉由露出導體電路之一部分的該焊接光阻層的複數個開口，形成複數個焊墊，在該導體電路的表層形成耐蝕層。
其技術性特徵在於：在上述焊墊上，混合有施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的耐蝕層非形成焊墊。
在露出印刷線路板之表層露出的導體層部分，混合有施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的耐蝕層非形成焊墊的多層印刷線路板相較於在習知的表層上對所有露出導體部分形成耐蝕層的多層印刷線路板，更容易確保信賴度。安裝IC晶片時或在熱循環、高溫高溼度等條件下，基板會因為溫度的影響而伸縮。在所有於習知的表層露出的導體部分上形成耐蝕層的多層印刷線路板上，基板的表面為同一狀態，所以，容易傳達因伸縮而導致的應力。因此，應力難以得到緩衝。不過，在具有部分未形成耐蝕層之焊墊的多層印刷線路板上，難以傳達產生的應力。藉此，應力容易得到緩衝。因此，相較於過去的印刷線路板，容易得到長期的信賴度。
尤其是當進行落下測試時，若進行其電性連接、信賴度等評估，相較於過去的印刷線路板，可緩衝應力，所以，劣化的程度變小。結果，變得容易得到信賴度。
另外，藉由本發明，由於可緩衝由熱等所引起的應力，難以發生多層印刷線路板的彎曲，可確保基板表面的平坦性。因此，可在以裸晶片安裝IC晶片的封裝基板上，容易得到和IC晶片的連接性及和外部基板之間的連接性。再者，在表層，除IC晶片以外，在安裝有電容器等電子元件的封裝基板上，容易得到IC晶片和電子元件之間的連接性。
有關形成耐蝕層的部分，相較於不形成耐蝕層的部分，可確保基板的剛性。由於確保剛性，所以，可抑制基板的彎曲等印刷線路板的不良狀況，即使安裝元件等，也難以引起焊墊的導體部分和元件等外部端子之間的接觸不良、未接觸等情況。安裝元件配置於具有剛性的耐蝕層上，所以很穩定。另外，數字鍵盤等操作系統元件和形成耐蝕層的焊墊部分接觸，所以，即使反覆接觸，也難以引起接觸不良。
相反地，有關不形成耐蝕層的部分，相較於形成耐蝕層的部分，具有柔軟性。由於具有柔軟性，所以，可緩衝因伸縮所引起的應力，有關導體電路、焊接點或絕緣層的裂痕等不良情況，相較於過去的印刷線路板，容易得到信賴度。另外，即使在接受來自外部的衝擊的時候，在不形成耐蝕層的部分，可緩衝該衝擊。因此，安裝好的元件等也難以受到該衝擊的影響，因此難以引起元件脫落等不良情況。
另外，在硬化、流回等製造印刷線路板時的加熱製程中，在印刷線路板上，伴隨著因熱而引起的伸縮(一個例子為，當溫度上升時，其延伸，當從高溫返回常溫時，其縮小)，在耐蝕層的非形成部分，相較於耐蝕層的形成部，難以引起導體電路、絕緣層的裂痕等不良情況。尤其，難以引起在焊接層產生裂痕等不良情況。伴隨伸縮，所產生的應力被緩衝，不然就是，所產生的應力難以集中在局部區域，因此，推論難以引起裂痕等不良情況。有關印刷線路板的大小(意指垂直方向、水平方向的尺寸)、厚度、層數、材質等，異有相同的傾向。
有關形成耐蝕層的部分的面積，相較於不形成耐蝕層的部分的面積，宜太一點較好。使形成耐蝕層的部分的面積較大會比較容易提高基板本身的剛性。
所謂耐蝕層，是指從金、銀、鉑等貴金屬中選出一種以上的金屬而形成一層以上者或組合貴金屬和其他金屬而積層一層以上者。具體來說，可為鎳-金、鎳-銀、鎳-鉑、金(單層)、銀(單層)、鎳-鈀-金、鎳-鈀-銀等。
另外，從焊墊部露出的導體電路可為具有平坦電路、凹部的電路、具有突起部的電路、具有表層之粗化層的電路等各種形狀的電路。
例如，當將這些印刷線路板收納入攜帶型電子設備的框體時，大量安裝MPU、電容器、電阻等半導體系統元件、所謂啟動器統、驅動系統的元件，除此以外，安裝液晶、數位顯示器等顯示類裝置、由數字鍵盤、開關等操作系統、USB、耳機等外部所組成的外部端子類裝置，藉由將這些收納入框體，可作為電子設備。這些電子設備以攜帶為主要目的，此時，必須設想這些電子設備落下的情況。
這些基板可應用於以導通孔進行層間連接的印刷線路板、以相減法製造的基板、以相加法製造的基板等各種型態的印刷線路板上。除此以外，亦可應用於經由敷形製程製造的基板上。
另外，在此所謂的焊墊，不僅包含從焊接光阻層的開口露出的導體電路，也是不作電性連接的假導體層、用來辨識對齊標記及製品所形成的導體層、開關用的端子導體層。
施以耐蝕層的焊墊主要作為外部用端子為宜。
有關因此形成耐蝕層的部分，相較於不形成耐蝕層的部分，基板具有較高的剛性。由於剛性較高，所以，可抑制基板的彎曲等印刷線路板的不良情況，即使安裝外部端子，也難以引起焊墊的導體部分和元件等外部端子之間的接觸不良、未接觸等。因此，在形成該耐蝕層的焊墊上，由於配置外部端子，所以，設置本身很穩定。另外，在外部端子中的數字鍵盤等具有可動接點部分的操作系統元件上，形成耐蝕層的焊墊受到反覆接觸，藉由該焊墊部分的剛性，提高其強度。另外，即使反覆接觸，也不會引起接觸不良。
不施以耐蝕層的焊墊主要作為電子元件安裝用端子為宜。
有關不形成耐蝕層的焊墊部分，相較於形成耐蝕層的部分，具有柔軟性。在接受來自外部的衝擊的時候，在不形成耐蝕層的部分，由於具有柔軟性，可緩衝該衝擊。藉由將不形成耐蝕層的焊墊使用在電子元件安裝用端子上，當接受來自外部的衝擊時，難以引起從焊墊露出之導體電路和電子元件之間的脫落。尤其，為了將這些部分接合起來，在焊接層上，亦可緩衝衝擊，所以難以引以焊接層中的裂痕等，進而難以引起脫落。
結果，可確保元件的連接性，所以，電性連接性、製品的機能性不會下降，在信賴度方面，也不會比過去的印刷線路板低。
在此情況中的電子元件安裝用端子中所使用的電子元件上包括半導體等主動元件、電容器、電阻、電感器等被動元件這些所有的元件。
在施以耐蝕層的焊墊上，主要作為以裸晶片連接IC晶片的連接用焊墊為宜。尤其，作為導線黏合用焊墊、以倒裝晶片方式安裝IC晶片的連接用焊墊為宜。
藉此，在IC晶片的連接區域形成和施以耐蝕層的IC晶片連接的連接焊墊，所以，可提高基板的剛性。由於剛性較高，所以，可抑制基板的彎曲等印刷線路板的不良情況，即使安裝元件等，也難以引起焊墊的導體部分和元件等外部端子之間的接觸不良、未接觸等。
另外，在導線黏合方面，為了加強焊墊部分的耐黏合性、金屬接合等，有必要形成耐蝕層。另外，藉由耐蝕層，確保黏合焊墊的平坦性，所以，難以引起黏合時的不良情況。再者，由於確保黏合焊墊的平坦性，所以，亦可得到連接性、信賴度等。
另外，當以倒裝晶片方式進行IC晶片的裸晶片安裝時，藉由形成耐蝕層，可穩定在焊墊上所形成的IC晶片連接用焊墊凸點或金屬凸點等形狀和大小，並穩定流回時的連接性。可得到連接性、信賴度等。
不施以耐蝕層的焊墊主要作為電子元件安裝用端子為宜。
相反地，有關不形成耐蝕層的部分，相較於形成耐蝕層的部分，具有柔軟性。由於具有柔軟性，可緩衝因伸縮而產生的應力，有關導體電路或絕緣層的裂痕等不良情況，相較於過去的印刷線路板，可長時間確保信賴度。另外，即使接受來自外部的衝擊，在不形成耐蝕層的部分，也可緩衝該衝擊。因此，安裝好的元件等也難以受到該衝擊的影響，進而難以引起元件的脫落等不良情況。
另外，在封裝基板上，於同一表層形成IC晶片連接用的焊墊和電子元件連接用的焊墊時，宜在IC晶片連接用的焊墊上形成耐蝕層，而在電子元件連接用的焊墊上不形成耐蝕層。藉此，相較於過去的封裝基板，可抑制基板的彎曲，並緩衝來自外部的衝擊所造成的影響。因此，可確保和在封裝基板的表層所安裝的IC晶片、電子元件等的連接，連接性、信賴度等不容易下降。
另外，在封裝基板上，配設有和外部基板連接的連接用外部端子(例如，PGA亦即連接銷端子、BGA亦即導孔端子等)，但在適當的外部連接端子的焊墊上，不形成耐蝕層為宜。藉此，可緩衝配設外部端子時的熱應力等應力，抑制連接用的焊墊等導電性材料的裂痕等不良情況的發生，得到連接端子和基板之間的連接性。另外，容易得到和外部基板的連接性、信賴度等。
本發明之外部端子可配置於和安裝之IC晶片相同的那一面上，亦可配置於和IC晶片相反的那一面上。在此情況下，可在同一面上配置形成耐蝕層的區域和不形成耐蝕層的區域，亦可在和形成耐蝕層的區域的面相反的面上，配置不形成耐蝕層的區域。再者，可視情況來配置這些組合。
宜在不施以耐蝕層的焊墊上設置有機保焊膜(Organic Solderability Preserbvatives:Preflux)。藉此，可防止在安裝焊接點之前的導體電路及導體層的氧化等。然後，當安裝焊接點時，去除有機保焊膜，不阻礙電性連接性。可施以有機保焊膜以外的被覆層。其中一個有機保焊膜的例子為，可使用以咪唑化合物(如烷基-苯-咪唑(alkyl-benz-imidazol)、苯並咪唑(benzoimidazol)等)為主成分的有機保焊膜。除此以外，也可‘包含金屬離子(如銅離子、銀離子、鎳等)、有機酸。從常溫到加熱溫度(如80℃)之間的此溶液中，藉由浸泡露出焊墊的印刷線路板，對從焊墊露出的銅電路施以有機被膜。藉由此有機被膜，可確保焊墊附著性。除此以外，可在導體上形成有機被膜，並在加熱時去除，以作為應用。
再者，藉由本發明，在多層印刷線路板之製造方法中，施以覆蓋表層之導體電路的焊接光阻層，藉由露出導體電路之一部分的該焊接光阻層的複數個開口，形成複數個焊墊，在該導體電路的表層形成耐蝕層，其特徵在於：至少經過下面的(a)製程至(e)製程：
(a)製程，在具有導體電路之印刷線路的表層形成焊接光阻層；
(b)製程，曝光、顯影焊接光阻層或藉由雷射開口形成焊墊；
(c)製程，在形成焊墊的焊接光阻層上形成覆蓋該焊墊的光罩層；
(d)製程，在上述光罩層的非形成部的焊墊上形成耐蝕層；及
(e)製程，剝落光罩光阻層，混合施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的耐蝕層非形成焊墊，得到複數個焊墊。
藉由上述製造方法，可製造出一種多層印刷線路板，其可在印刷線路板之表層露出的導體層部分混合形成耐蝕層的部分和不形成耐蝕層的部分。藉由本製造方法所得到的印刷線路板，相較於在整個從過去之表層露出的導體部分上形成耐蝕層的多層印刷線路板，容易得到信賴度。
尤其是當進行落下測試時，若進行其電性連接、信賴度等評估，其可緩衝應力，所以，可減少劣化的程度。結果，信賴度不容易下降。
在(c)製程中，以光罩層覆蓋的焊墊主要作為電子元件安裝用或外部端子連接用焊墊為宜。
藉由以光罩層來覆蓋，可形成不形成耐蝕層的耐蝕層非形成焊墊部分。該耐蝕層非形成焊墊部分比形成耐蝕層的部分還具有柔軟性。當接受來自外部的衝擊時，在不形成耐蝕層的部分，由於具有柔軟性，所以，可緩衝該衝擊。藉由將不形成耐蝕層的焊墊使用於電子元件安裝用端子上，當接收來自外部的衝擊時，難以引起從焊墊露出之導體電路和電子元件之間的脫落。
尤其，為了接合，在焊接層也可以緩衝衝擊，所以，難以引起焊接層中的裂痕等，所以，也難以引起電子元件或外部端子等的脫落。
結果，可確保元件、外部端子等之間的連接性，所以，容易得到電性連接性、製品等的機能性，也容易得到信賴度。
光罩層可經由曝光、顯影或雷射開口，覆蓋不設置耐蝕層的焊墊。亦即，在施以焊接光阻層的基板的表層上，形成光罩層的形成部，並在光罩層上形成非形成部，對光罩層的非形成部施以鍍膜。光罩層藉由塗佈預先調整黏度的樹脂或以乾膜狀將其貼上來形成。之後，在不形成耐蝕層的區域中，形成光罩層，在光罩層的下部的焊墊部，不形成耐蝕層。在除此以外的焊墊區域，藉由曝光、顯影在光罩層設置開口，或者，藉由雷射在光罩層設置開口。藉此，在焊接光阻層上形成光罩層的非形成部，在該非形成區域中的焊墊上形成耐蝕層。
藉此，可在焊墊上形成形成耐蝕層的區域和不形成耐蝕層的區域。
在上述(e)製程之後，可在不施以上述耐蝕層的焊墊施以有機保焊膜層。
在不施以耐蝕層的焊墊上，宜設置有機保焊膜層(Organic Solderability Preserbvatives:Preflux)。藉此，可防止安裝焊接點之前的導體電路及導體層的氧化等。然後，當安裝焊接點時，去除有機保焊膜層，不阻礙電性連接性。
另外，藉由上述製造方法，可製造封裝基板用的多層印刷線路板。在此情況下，作為一例，可在IC晶片的裸晶片安裝用的焊墊上，形成耐蝕層，在電容器等電子元件用的焊墊上，不形成耐蝕層。可在同一表層上施以上述過程。
因此，主要對電子元件用的焊墊施以光罩層。藉此，在適當的焊墊上，不形成耐蝕層。
以下分別詳細說明(a)至(e)製程。
先說明(a)製程，在具有導體電路之印刷線路的表層形成焊接光阻層；及(b)製程，曝光、顯影焊接光阻層或藉由雷射開口形成焊墊。
在形成有形成不和含有導體電路之焊墊作電性連接的假導體層、用來辨識對齊記號、製品而形成的導體層的印刷線路板的單面或雙面上，形成焊接光阻層。可根據需要，在導體電路及導體層上，施以黑化處理或形成粗化層等。在此，所謂印刷線路板，是指藉由導通孔進行層間連接的印刷線路板、以相減法來製造的基板、以相加法來製造的基板等各種型態的印刷線路板。
焊接光阻層藉由塗佈預先調整黏度的樹脂或以乾膜狀將其貼上或以熱壓力著方式來形成。形成焊接光阻層之後的厚度為10~50μm，焊接光阻層完全硬化後的厚度為5~50μm。作為焊接光阻層，熱硬化性樹脂、熱可塑性樹脂、光硬化性樹脂、熱硬化性樹脂的一部分使用(間-)壓克力樹脂、這些樹脂的複合體等，其中，宜使用環氧樹脂、聚醯亞胺樹脂、苯酚樹脂、聚烯羥樹脂等。所形成的焊接光阻層可根據需要接受乾燥。焊接光阻層依需要，最好在80~100℃左右乾燥。藉此，可使焊接光阻層變成半硬化(B階)狀態。
之後，將描繪焊墊的光罩載置於焊接光阻層上，在紫外線中進行曝光，然後，藉由鹼性溶液等藥液來顯影，藉此，在焊接光阻層上設置由焊墊所組成的開口。或者，藉由雷射在焊接光阻層上設置由焊墊所組成的開口。
此時，作為用來設置開口的雷射，可使用碳酸氣體雷射、準分子雷射、YAG雷射等。當藉由碳酸氣體設置焊墊的開口時，以脈衝能量為0.5~100mJ，脈衝寬度為1~100μs，脈衝間距為0.5ms以上，頻率在1000~6000Hz的範圍內為宜。另外，導通孔的形成可藉由其他應用來進行。另外，以雷射形成開口後，可藉由酸性溶液或酸化劑等藥液處理、氧氣、氮氣之類的電漿、電暈處理之類的物理處理等，來進行去毛邊處理。
之後，在100~200℃的條件下，進行至少30分鐘以上的硬化，使焊接光阻層完全硬化。在此所謂的焊墊，不僅包含導體電路，還包含不作電性連接的假導體層、為了辨識對齊記號、製品而形成的導體層。
藉此，可得到具有在導體電路及導體層上形成焊墊開口之焊接光阻層的印刷線路板。
接下來說明(c)製程，亦即，在形成焊墊的焊接光阻層上形成覆蓋該焊墊的光罩層。
在焊接光阻層上形成焊墊的印刷線路板上形成光罩層。光罩層藉由塗佈預先調整黏度的樹脂或以乾膜狀將其貼上或以熱壓力著方式來形成。光罩層的厚度為5~30μm。作為光罩層，熱硬化性樹脂、熱可塑性樹脂、光硬化性樹脂、熱硬化性樹脂的一部分使用(間-)壓克力樹脂、這些樹脂的複合體等，其中，宜使用環氧樹脂、聚醯亞胺樹脂、苯酚樹脂、聚烯羥樹脂、酚氧樹脂等。所形成的光罩層可根據需要接受80~100℃的乾燥。藉此，可使光罩層變成半硬化(B階)狀態。此B階狀態的光罩層可作為薄膜來黏合。可根據情況來以直接曝光的方式來實施。
之後，將描繪焊墊之非形成區域的光罩載置於光罩層上，在紫外線中進行曝光，然後，藉由鹼性溶液等藥液來顯影，藉此，在光罩層上設置由耐蝕層之非形成區域所組成的開口。藉此，在焊接光阻層上，形成光罩層的非形成部和光罩層的形成部。
此時，作為用來在光罩層設置開口的雷射，可使用碳酸氣體雷射、準分子雷射、YAG雷射等。當藉由碳酸氣體設置光罩層的開口時，以脈衝能量為0.5~100mJ，脈衝寬度為1~100μs，脈衝間距為0.5ms以上，頻率在1000~6000Hz的範圍內為宜。另外，導通孔的形成可藉由其他應用來進行。另外，以雷射形成開口後，可藉由酸性溶液或酸化劑等藥液處理、氧氣、氮氣之類的電漿、電暈處理之類的物理處理等，來進行去毛邊處理。在光罩層的非形成區域的焊墊上形成耐蝕層。
接下來說明(d)製程，在上述光罩層的非形成部的焊墊上形成耐蝕層；及(e)製程，剝落光罩光阻層，混合施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的耐蝕層非形成焊墊，得到複數個焊墊。
在焊接光阻層的光罩層的非形成部上形成耐蝕層。在此情況下，所謂耐蝕層，是指從金、銀、鉑等貴金屬中選出一種以上的金屬而形成一層以上者。具體來說，可為鎳-金、鎳-銀、鎳-鉑、金(單層)、銀(單層)、鎳-鈀-金、鎳-鈀-銀等。
這些耐蝕層藉由鍍層(電解鍍層、無電解鍍層、置換鍍層)來形成。除此以外，亦可濺鍍等蒸鍍法來形成。另外，亦可為單層、兩層以上的複數層。
藉此，對光罩層的非形成部的適當焊墊施以耐蝕層。
之後，藉由鹼性溶液等藥液玻璃光罩層，得到混合有施以耐蝕層的耐蝕層形成焊墊和不施以耐蝕層的耐蝕層非形成焊墊的印刷線路板。
可根據情況，藉由印刷等對耐蝕層非形成焊墊施以有機保焊膜(Organic Solderability Preserbvatives:Preflux)層。藉此，可防止安裝焊接點之前的導體電路及導體層的氧化等。在安裝焊接點時，去除有機保焊膜層，不阻礙電性連接性。
之後，藉由印刷在各個焊墊上配置錫-鉛、錫-銀-銅等焊接點，得到形成由包含導體電路之焊墊所組成之焊墊狀焊接層的印刷線路板。在此基板上，除了安裝MPU、電容器、電阻等電子元件，還安裝了由液晶、數位顯示器等顯示系統、數字鍵盤、開關等操作系統、USB、耳機等外部用端子所組成的外部端子類裝置。
最好將不形成耐蝕層的焊墊作為電子元件安裝用端子來使用，將形成耐蝕層的焊墊應用於外部端子。
藉由此構造，相較於在所有從過去之表層路出的導體部分形成耐蝕層的多層印刷線路板，信賴度難以下降。
尤其是當進行落下測試時，若進行其電性連接、信賴度等評估，相較於過去的印刷線路板，其可減少劣化的程度，結果，容易長時間確保信賴度，於是信賴度難以下降。
以下將參照附加圖面，具體說明製造本發明之多層化電路基板的方法的一個範例。
(1)當製造本發明之多層化電路基板時，作為構造基本單位的電路基板，在絕緣性基材30的單面或雙面貼上銅箔32，作為起始材料來使用(第1(A)圖)。
此絕緣性基材可使用從玻璃布環氧樹脂基材、玻璃布雙馬來硫亞氨三樹脂(Bismaleimide-triazine,BT樹脂)基材、玻璃布聚苯醚樹脂(PPE樹脂)基材、芳族聚酰胺不織布-環氧樹脂基材、芳族聚酰胺不織布-聚醯亞胺樹脂基材中所選出的硬質積層基材，但最好使用玻璃布環氧樹脂基材。
上述絕緣性基材的厚度宜為20~600μm。其理由為，若厚度未滿20μm，會因強度會下降而導致難以處理，而且，在電性絕緣性方面的信賴度下降，在形成導通孔時亦會造成困難。相反地，若厚度超過600μm，有關導通孔的形成，會因為各種情況而難以填充導電性糊料，並且，基板本身跟著變厚。
另外，銅箔的厚度宜為5~18μm。若要在電路基板上以雷射形成導通孔，有同時形成銅箔和絕緣基材的直接雷射法和在銅箔的導通孔上藉由蝕刻去除適當之銅箔部分的敷形法，可使用其中一種。
若銅箔厚度未滿5μm，若使用後述之雷射加工在絕緣性基材上形成導通孔形成用的開口，有時會導致導通孔的銅箔的端面部分的變形，難以形成導體電路。相反地，若銅箔厚度超過18μm，難以藉由蝕刻形成具有微細線寬的導體電路圖案。
銅箔32可經由半蝕刻技術來調整厚度(第1(B)圖)。在此情況下，使用比上述的數值(5~18μm)還厚的銅箔32。進行半蝕刻後，將銅箔的厚度調整至5~18μm。再者，在雙面銅箔積層板中，銅箔厚度在上述的範圍內，所以，雙面的厚度亦可以不同。藉此，可確保強度並且不妨礙之後的製程。
若藉由蝕刻來形成導體電路時為單面的製程，則容易形成。
作為上述絕緣性基材及銅箔，宜特別使用將環氧樹脂放在絲網中壓碎作為B階材料之預浸材料、將其和銅箔積層並加熱鍛造之所得到的單面或雙面銅箔積層板。其理由為，在蝕刻銅箔之後的處理中，線路圖案、導通孔的位置不會移位，具有良好的位置精度。
(2)接著，對貼上絕緣性基材30之銅箔32的正面進行碳酸氣體雷射照射，形成從絕緣性基材30的正面達到背面的銅箔(或導體電路圖案)32的開口34(第1(C)圖)。
此雷射加工藉由脈衝振動型碳酸氣體雷射加工裝置來進行，其加工條件宜為，脈衝能量為0.5~100mJ，脈衝寬度為1~100μs，脈衝間距為0.5ms以上，槍數為1~50的範圍。
以此種加工條件所得到的導通孔形成用開口34的口徑宜為50~250μm。
(3)為了去除在上述(2)製程中所形成的開口的側面及底面中所殘聊的樹脂殘渣，進行去毛邊處理。
此去毛邊處理藉由酸性溶液或酸化劑量(如鉻酸、過錳酸)的藥液處理等溼式處理、氧氣電漿放電處理、電暈放電處理、紫外線雷射處理或準分子雷射處理等乾式處理來進行。這些去毛邊處理根據絕緣基材的種類、厚度、導通孔的開口直徑、雷射條件等和預設殘料的毛邊量來選擇。
(4)接著，對作過去毛邊處理的基板的銅箔面施以將銅箔32作為鍍層引線的電解鍍銅處理，在開口內填充電解鍍銅36，形成欄位狀的導通孔46(第1(D)圖)。
此外，可根據情況進行電解鍍銅處理之後，藉由砂帶研磨、拋光研磨、蝕刻等來去除滿至基板的導通孔開口之上部的電解鍍銅，以得到平坦化。
另外，經過無電解鍍層之後，可形成電解鍍層。在此情況下，無電解鍍膜可使用銅、鎳、銀等金屬。
(5)在電解鍍膜36上，形成光阻層38(第2(A)圖)。光阻層可使用塗佈法或預先以薄膜狀貼上這兩種方法中的其中一種來形成。在此光阻層上，預先載置描繪電路的光罩，經過曝光、顯影處理之後，形成蝕刻光阻層，對蝕刻光阻層非形成部分的金屬層進行蝕刻，形成含有導體電路及焊墊的導體電路圖案44,42(第2(B)圖)。
作為此蝕刻液，宜使用從硫酸-過氧化氫、過硫酸氯、氯化二銅、氯化二鐵等水溶液所選出的至少一種水溶液。作為對上述銅箔進行蝕刻以形成導體電路的前置處理，容易形成細微圖案，所以，可預先對整個銅箔表面進行蝕刻，以調整厚度。作為導體電路之一部分的焊墊的內徑和導通孔的口徑幾乎相同，但其外徑的形成宜在50~250μm的範圍內。
根據上述(1)至(5)製程來製作的單面電路基板30在絕緣性基材的一邊的正面上具有作為導體層的銅箔，在從另一邊的正面達到銅箔的開口上具有填充導通孔，並且，其為一單位的電路基板。藉由將之積層為複數層，可作為形成多層電路基板的電路基板來使用。當積層時，可積層所有的電路基板，一起進行加熱壓著以形成多層電路基板。另外，亦可漸次積層至少一個電路基板，藉由多層化的漸次基層來形成多層電路基板。可將這些電路基板積層為雙面電路基板，亦可將它們全部積層為單面電路基板，或者積層出它們的混合基板。
(6)積層複數片電路基板(第3(A)圖)，賦予150~250℃的加熱溫度和1~10Mpa的壓力，進行加熱鍛造，藉此，進行一體多層化(第3(B)圖)。此加熱鍛造宜在減壓下進行。藉此，可進一步確保基板的密合度。
再者，對在上述(6)中一體化的電路基板的最上層的單面電路基板的銅箔和最外側的單面電路基板的銅箔進行蝕刻處理，亦可形成導體電路及導體電路(一起包含導通孔焊墊)。在此蝕刻處理製程中，在被積層並壓著的銅箔的表面，分別貼上感光性乾膜光阻層之後，沿著既定的電路圖案進行曝光、顯影處理，形成蝕刻光阻層，對蝕刻光阻層非形成部分的金屬層進行蝕刻，形成包含導通孔焊墊的導體電路及導體電路。
(7)接著，在最外側的電路基板的表面分別形成焊接光阻層90(第4(A)圖)。在此情況下，在電路基板的整個外表面上塗佈焊接光阻層組成物，將該塗膜乾燥後，在該塗膜上，載置描繪焊墊之開口部的光罩層，進行曝光、顯影，藉此，分別從形成位於導體電路之導通孔正上方的導電性焊墊部分露出的焊墊開口90a。在此情況下，可對焊接光阻層貼上乾膜化物質，藉由曝光、顯影或雷射來形成開口。
(8)在於焊接光阻層90上具有焊墊之開口的基板上，藉由塗佈或貼上薄膜來形成光罩層50α。將描繪光罩層之形成部52a的曝光用光罩層50載置於光罩層50α(第4(B)圖)。經過曝光、顯影，形成光罩層50的非形成部(第4(C)圖)。藉此，得到以光罩層50覆蓋在焊接光阻層60上形成之焊墊60B的基板。
在從光罩層20的非形成部露出的焊墊60A上，形成鎳54-金56等耐蝕層(第5(A)圖、第5(B)圖)。此時，鎳層54的厚度宜為1~7μm，金屬56的厚度宜為0.01~0.1μm。除此以外，可形成鎳-鈀-金、金(單層)、銀(單層)等的耐蝕層。
形成耐蝕層後，剝落光罩層50。藉此，得到混合有形成耐蝕層的耐蝕層形成焊墊60A和不形成耐蝕層的耐蝕層非形成焊墊60B的印刷線路板(第5(C)圖)。
若為攜帶型電子設備用的基板，作為其中一例，在從焊接光阻層露出的焊墊中，形成耐蝕層的部分主要應用於外部用端子上，耐蝕層非形成部分主要用在電子元件安裝用端子上。
若為封裝基板，作為其中一例，在從焊接光阻層露出的焊墊中，形成耐蝕層的部分主要用在進行裸晶片安裝的IC晶片用的端子，耐蝕層非形成部分主要用在電子元件安裝用端子或外部端子用的焊墊上。
(9)對於從在上述(8)的製程中所得到的焊接光阻層的開口露出至導通孔正上方的焊墊部分，供給焊接體，藉由此焊接體的溶融、固化，形成焊接凸點96U,96D(第6圖)。或者，使用導電性接著劑或焊接層將導電性導孔或導電性插銷接合至焊墊部，形成多層電路基板。除此以外，可在所形成的焊接層上，安裝電容器、電阻等元件。此外，可安裝液晶、數字鍵盤等外部端子等。
作為上述焊接體及焊接層的供給方法，可使用焊接轉印法、印刷法。
在此，焊接轉印法是將焊箔黏合至預浸材料上，在此焊箔上僅留下相當於開口部分的地方，然後進行蝕刻，藉此，形成焊接圖案，作為焊接載體薄膜，針對此焊接載體薄膜，在基板的焊接光阻開口部分塗佈助焊劑，之後，以接觸到焊接圖案的方式來積層，對其加熱並轉寫之。
另一方面，印刷法是在基板上載置在相當於焊墊的地方設置開口的印刷光罩層(金屬光罩層)，印刷焊接膏並對其加熱處理。作為形成此種焊接凸點的焊接，可使用錫/銀焊接、錫/銦焊接、錫/鋅焊接、錫/鉍焊接。
藉此，可得到攜帶型電子設備用的印刷線路板。
另外，作為封裝基板，若以倒裝晶片的方式進行裸晶片安裝，安裝IC晶片時，可在和IC晶片的同一面上或IC晶片的相反面上配置外部端子。
作為其中一例，當使用於封裝基板上並藉由焊接來設置IC晶片和電子元件及外部端子時，和IC晶片接觸的焊接的熔點宜和與外部端子連接的焊接層的熔點一樣或較低。藉此，容易確保連接端子和基板之間的連接性。
另外，作為封裝基板，若以導線黏合方式進行裸晶片安裝，當安裝IC晶片時，可在和IC晶片的同一面上或IC晶片的相反面上配置外部端子。
在此，除了上述說明的製造方法以外，亦可應用於藉由相減法、半相加法、全相加法或這些方法的兩種以上的製法來製造基板。
另外，在圖面中，為具有導通孔(非貫通孔)的基板，但亦可為進行一部分或全部的貫通整層基板之通孔(貫通孔)之層間連接的基板。
 <第1實施型態> (第1-1實施例)
(1)首先，製造構成多層化電路基板的雙面電路基板。在此電路基板上，將環氧樹脂在玻璃絲網上壓碎，積層B階的預浸材料30和銅箔32並加熱鍛造，得到雙面銅箔基層板，將此作為起始材料來使用(第1(A)圖)。
此絕緣性基材的厚度為75μm，銅箔的厚度為12μm。作為此積層板的銅箔，宜使用比12μm厚的銅箔，可藉由蝕刻處理將銅箔的厚度調整到12μm(第1(B)圖)。
(2)在具有銅柏32的雙面電路基板上，進行碳酸氣體雷射照射，貫通銅箔32及絕緣性材料30，形成導通到相反面的銅箔32的導通孔形成用開口34(第1(C)圖)。再者，藉由對該開口進行過過錳酸的藥液處理，作去毛邊處理。
在此實施例中，在形成導通孔形成用的開口時，使用日立導通孔公司製造的高峰值短脈衝振動型碳酸氣體雷射加工機，在基材厚度75μm的玻璃布環氧樹脂基材上，以直接方式對銅箔進行雷射光束照射，並使用100洞/秒的速度，形成80μmψ的導通孔形成用的開口34。
(3)在完成去毛邊處理的絕緣性材料上所開口的導通孔的銅箔面上，以下面的條件，施以電解鍍銅處理，將銅箔作為鍍層引線。
[電解鍍銅液]
硫酸　2.24mol/l
硫酸銅　0.26mol/l
添加劑A(反應促進劑)　10.0ml/l
添加劑B(反應抑制劑)　10.0ml/l
[電解鍍銅條件]
電流密度　1A/dm2
時間　65分鐘
溫度　22±2℃
藉由添加劑A，促進導通孔內的電解鍍銅膜的形成，相反地，藉由添加劑B，助要使之附著至銅箔部分，抑制鍍膜的形成。另外，以電解鍍銅填充導通孔內，當其和銅箔幾乎同一高度時，會附著上添加劑B，所以，和銅箔部分相同，可抑制鍍膜的形成。藉此，在開口34內填充電解鍍銅36，形成導通孔部分和銅箔被平坦化的導通孔46(第1(D)圖)。
此外，可藉由蝕刻由銅箔、電解鍍銅所組成的導體層來調整厚度。可根據不同情況以砂帶研磨及研磨的物理性方法來調整導體層的厚度。
(4)在經過上述(3)製程的絕緣基材的銅箔32及鍍銅36上，形成感光性乾膜蝕刻光阻層38(第2(A)圖)。光阻層38的厚度以15~20μm來形成，經過導體電路、導通孔的焊墊、曝光和顯影，在銅箔上形成光阻層的非形成部。在光阻層的非形成部上，藉由由過氧化氫液/硫酸組成的蝕刻液，進行蝕刻，去除在非形成部上的鍍銅膜及銅箔。
(5)然後，藉由鹼性液體剝落光阻層38，形成導體電路42,44及導通孔46。(第2(B)圖)。藉此，具有連接正面和背面的導通孔46，得到形成該導通孔和導體電路的銅箔部分被平坦化的電路基板。之後，可施以黑化處理，在導體電路42,44上設置黑化層44B(第2(C)圖)。
經過(1)~(5)製程所得到的電路基板30作為一單位(第3(A)圖)，在此基板30之間，夾有預浸材料等接著材料層48，藉由鍛造條件的溫度80~250℃，壓力1.0~5.0kgf/cm2 ，進行加熱鍛造並積層，形成多層化基板10(第3(B)圖)。
(10)在位於多層化基板10的最上層及最下層的電路基板的正面上，形成焊墊光阻層。貼上或藉由預先調整黏度的清漆塗佈被薄膜化的焊墊光阻層，藉此，在基板上形成厚度20~30μm的焊墊光阻層。
接著，進行20分鐘的70℃和30分鐘的100℃的乾燥處理，之後，將藉由絲網層描繪焊墊光阻層開口部之圓形圖案(光罩圖案)的厚度5mm的鈉石灰玻璃基板在形成絲網層的那側密合至焊墊光阻層上，曝光於1000mJ/cm2 的紫外線，作DMTG顯影處理。再者，在1小時的120℃、3小時的150℃的條件下進行加熱處理，形成具有與焊墊部分對應之開口90a(開口直徑200μm)的焊墊光阻層90(厚度20μm)(第4(A)圖)。此多層印刷線路板10的平面圖表示於第8(A)圖。第8(A)圖中的a-a截面與第4(A)圖對應。
在位於多層化基板的最上層及最下層的電路基板的正面上，形成焊墊光阻層之前，根據需要，設置粗化層。
(11)在焊墊光阻層上形成由感光性樹脂組成的乾膜狀光罩層。貼上被薄膜化的光罩層。或者，使用調整黏度後的清漆將其塗佈於焊墊光阻層上，光罩層以10~20μm的厚度來形成。
接著，進行30分鐘的80℃的乾燥處理，之後，將描繪光罩層之非形成圖案(光罩圖案)52a的厚度5mm的鈉石灰玻璃基板52密合至光罩層50α，曝光於800mJ/cm2 的紫外線(第4(B)圖)，作DMTG顯影處理。再者，在1小時的120℃的加熱條件下進行加熱處理，形成被覆蓋不形成耐蝕層之區域之焊墊60B的光罩層形成部和由露出形成耐蝕層之區域之焊墊60A的光罩層的非形成部所組成的光罩層50(厚度15μm)(第4(C)圖)。此多層印刷線路板10的平面圖表示於第8(B)圖。第8(B)圖中的b-b截面和第4(C)圖對應。
(12)接著，將形成焊墊光阻層的基板浸泡至由碳酸鎳6.0g/l、次亞磷酸鈉25g/l所組成的pH=5的無電解鍍鎳溶液40分鐘，在開口部90a(焊墊60A)形成厚度4μm的鍍鎳層54(第5(A)圖)。
再者，將該基板浸泡至由氰化金鉀1.5g/l、奎酸80g/l所組成的無電解鍍金溶液600秒且賦予80℃的條件，在鍍鎳層54上，形成厚度0.05μm的鍍金層56，形成由鍍鎳層54和鍍金層56所組成的耐蝕金屬層(第5(B)圖)。此多層印刷線路板10的平面圖表示於第8(C)圖。第8(C)圖中的c-c截面和第5(B)圖對應。
藉此，在光罩層50的非形成部分的焊墊60A上，形成由鎳54和金56所組成耐蝕層。然後，藉由鹼性溶液等來剝落光罩層50，得到混合有形成耐蝕層的耐蝕層形成焊墊60A和不形成耐蝕層的耐蝕層非形成焊墊60B的多層印刷線路板10。在耐蝕層非形成焊墊60B上，形成OPS層58(第5(C)圖)。此多層印刷線路板10的平面圖表示於第8(D)圖。第8(D)圖中的d-d截面和第5(C)圖對應。
(13)然後，針對從覆蓋最上層之多層電路基板的焊墊光阻層的開口露出的焊墊60A,60B，由印刷熔點T2約183℃的錫/鉛焊接點所組成的焊接膏，在183℃下流回，藉此，形成焊接層96U,96D(第6圖)。
在不形成耐蝕層的耐蝕層非形成焊墊60B上的焊接層96U,96D上，主要進行由電容器、電阻等電子元件82B等安裝，在形成耐蝕層形成焊墊60A上的焊接層96U,96D的區域上，主要安裝數字鍵盤等外部端子92(第7圖)。
第9圖表示藉由第1實施例之製造方法所製造的行動電話用的多層印刷線路板的平面圖。
在該多層印刷線路板上，在焊墊光阻層90的開口90a上，透過焊接點，形成安裝元件的焊墊60B和由鎳層-金層所組成的耐蝕層，設置構成數字鍵盤之端子的焊墊60A。焊墊60A由中心部60Ac和外周的環部60Ar所組成。在該焊墊60A的上部，配置有以具有可撓性之支持元件所支持的碳柱(導電元件)，在進行鍵盤操作之後，將中心部60Ac和環部60Ar作電性連接來構成碳柱。
(第1-2實施例)
除了在不形成第1-1實施例之耐蝕層的焊墊上不形成OPS層之外，其餘皆和第1-1實施例相同。
(第1-3實施例)
除了在形成第1-1實施例之耐蝕層的焊墊上形成由鎳-鈀-金所組成的耐蝕層之外，其餘皆和第1-1實施例相同。
(第1-4實施例)
除了在形成第1-1實施例之耐蝕層的焊墊上形成由單層的金所阻成的耐蝕層之外，其餘皆和第1-1實施例相同。
(第1-1比較例)
在第1-1比較例中，所有的焊墊皆以耐蝕層(鎳-金)形成。除此以外，其餘皆和第1-1實施例相同。
在第1實施例和第1比較例中，以製造完成的印刷線路板來評估A項目，然後將該製造完成的印刷線路板收納於框體中，進行下面B,C項目的評估。此評估結果表示於第10圖中。
1-A.信賴度測試
在熱循環條件下(130℃/3分鐘<->55℃/3分鐘為一循環)進行此循環測試至5000個循環，每500個循環測試結束，置放2小時，然後，進行導通測試，比較電阻變化率超過±10%的電路超過所測試之電路的50%的循環數。
1-B.啟動測試
在安裝電源的框體中，判斷開啟電源之後是否啟動。
可在開啟電源之後2秒內啟動：○
可在開啟電源之後10秒內啟動：△
無法啟動：×
1-C.落下測試
將液晶部分向下，從固定於高度1m的測試台上，使之自然落下。進行1次、3次、5次，然後分別進行B的啟動測試。
從上述測試結果得知，藉由使用設置耐蝕層和不設置耐蝕層的焊墊，可得到信賴度。另外，亦得知落下之後的啟動性不容易下降。
<第2實施型態>
參照第1圖至第10圖，在上述第1實施型態中，已列舉出將本發明之多層印刷線路板應用於行動電話用之多層印刷線路板的範例。相對於此，在第2實施型態中，將本發明之印刷線路板應用於安裝有IC晶片的封裝基板上。
(第2-1-1實施例)
製造程序和第1-1實施例相同，但在第2-1-1實施例中，使用封裝基板。第11(A)圖表示安裝IC晶片前的封裝基板70的立體圖，第11(B)圖表示第11(A)圖的B-B剖面圖，第11(C)圖表示在IC晶片安裝後的封裝基板70的立體圖，第11(D)圖表示第11(C)圖的D-D剖面圖。另外，第12(A1)圖表示在IC晶片安裝前封裝基板70的平面圖，第12(B1)圖表示背面圖，第12(A2)圖表示在IC晶片安裝後的封裝基板70的平面圖，第12(B2)圖表示背面圖。
如第11(A)圖及第12(A1)圖所示，在封裝基板70的正面，設置凹孔74，在凹孔74上，延長有黏合焊墊72。如第11(B)圖所示，封裝基板70由積層形成導通孔46的基板30而成，在正面側的黏合焊墊72上，形成由鎳層54、金層56所組成的耐蝕層。在背面側的黏合焊墊80上，設置OPS層58。如第11(C)圖及第12(A2)圖所示，IC晶片76收納於凹孔74，IC晶片76和黏合焊墊72以導線(金線)78來連接。如第11(D)圖及第12(B2)圖所示，在背面側的外部端子亦即凸點(耐蝕層非形成)80上，透過焊接點83安裝連接銷82。
(第2-1-2實施例)
和第2-1-1實施例相同，在正面配置導線黏合用焊墊(耐蝕層形成)72，在背面配置外部端子亦即連接銷用的焊墊(耐蝕層非形成)80，但是，不對焊墊80施以有機保焊膜層。
(第2-1-3實施例)
和第2-1-1實施例相同，在正面配置導線黏合用焊墊(耐蝕層形成)72，在背面配置外部端子亦即連接銷用的焊墊(耐蝕層非形成)80，對焊墊80施以有機保焊膜層，但是，對黏合焊墊(耐蝕層)72施以鎳-金或鎳-鈀-金。
(第2-2-1實施例)
和第2-1-1實施例相同，如第13(A1)圖所示，在正面設置導線黏合用焊墊(耐蝕層形成)72和電子元件安裝用焊墊(耐蝕層非形成)86，在背面配置外部端子亦即連接銷用的焊墊(耐蝕層非形成)80，對電子元件安裝用焊墊86及連接銷用焊墊80施以有機保焊膜層。然後，如第13(A2)圖所示，在正面的電子元件安裝用焊墊86上，安裝電子元件(晶片電容器)90，在背面的焊墊80上，安裝連接銷82。
(第2-3-1實施例)
和第2-1-1實施例相同，如第14(A1)圖所示，在正面配置導線黏合用焊墊(耐蝕層形成)72和連接銷用的焊墊(耐蝕層非形成)80，對連接銷用焊墊80施以有機保焊膜層。然後，如第14(A1)圖所示，在正面安裝IC晶片76，並且，在焊墊80上安裝連接銷82。
(第2-4-1實施例)
和第2-1-1實施例相同，如第15(A1)圖所示，在正面設置倒裝晶片用焊墊(耐蝕層形成)88，如第15(B1)圖所示，在背面配置外部端子亦即BGA用的焊墊(耐蝕層非形成)80，對BGA用焊墊80施以有機保焊膜層。然後，如第15(A2)圖所示，透過正面的倒裝晶片用焊墊88，安裝IC晶片76，如第15(B2)圖所示，在背面的BGA用焊墊80上，形成BGA84。
(第2-4-2實施例)
和第2-4-1實施例相同，在正面形成倒裝晶片用焊墊(耐蝕層形成)88，在背面配置外部端子亦即BGA用的焊墊(耐蝕層非形成)80，但是，不對焊墊80施以有機保焊膜層。
(第2-4-3實施例)
和第2-1-1實施例相同，在正面形成倒裝晶片用焊墊(耐蝕層形成)88，在背面配置外部端子亦即BGA用的焊墊(耐蝕層非形成)80，對焊墊80施以有機保焊膜層，但是，對倒裝晶片用焊墊(耐蝕層形成)88上施以鎳-金或鎳-鈀-金。
(第2-5-1實施例)
和第2-1-1實施例相同，如第15(A1)圖所示，在正面設置倒裝晶片用焊墊(耐蝕層形成)88和電子元件安裝用焊墊(耐蝕層非形成)86，在背面配置BGA用的焊墊(耐蝕層非形成)80，對電子元件安裝用焊墊86及BGA用的焊墊(耐蝕層非形成)80施以有機保焊膜層。然後，如第15(A2)圖所示，在正面的電子元件安裝用焊墊86上，安裝電子元件(晶片電容器)90，在背面BGA用的焊墊80上，形成BGA84。
(第2-6-1實施例)
和第2-1-1實施例相同，如第17(A1)圖所示，在正面配置倒裝晶片用焊墊(耐蝕層形成)88焊及BGA用的焊墊(耐蝕層非形成)80，對BGA用的焊墊(耐蝕層非形成)80施以有機保焊膜層。然後，如第17(A1)圖所示，在正面安裝IC晶片76，並且，在背面的BGA用焊墊80上，形成BGA84。
(第2-1比較例)
在第2-1比較例中，所有的焊墊80皆以耐蝕層(鎳-金)形成。除此以外，其餘皆和第2-1-1實施例相同。
(第2-2比較例)
在第2-2比較例中，所有的焊墊80皆以耐蝕層(鎳-金)形成。除此以外，其餘皆和第2-4-1實施例相同。
在第2實施例和第2比較例中，以製造完成的印刷線路板來評估2-A項目，然後對安裝有IC晶片的印刷線路板進行下面2-B,2-C項目的評估。
2-A.印刷線路板的信賴度測試
在熱循環條件下(130℃/3分鐘<->55℃/3分鐘為一循環)進行此循環測試至5000個循環，每500個循環測試結束，置放2小時，然後，以導通測試確認有無導通，比較確認出為無導通者的循環數。
2-B.安裝後的導通測試
在安裝裸晶片和配置外部端子後，在20處隨機進行導通測試，確認是否產生電阻變化率超過±10%的端子。
另外，對電阻變化率超過±10%的外部連接端子附近的截面施以橫切，在顯微鏡(×200)下觀察該焊墊，確認有無導體電路或焊接層的裂縫。
2-C.安裝裸晶片後的信賴度測試
在熱循環條件下(130℃/3分鐘<->55℃/3分鐘為一循環)進行此循環測試至5000個循環，每500個循環測試結束，置放2小時，然後，進行10處的導通測試，確認有無具有5處以上的電阻變化率超過±10%之電路，比較這種電路的循環數。
從上述測試結果得知，藉由使用設置耐蝕層和不設置耐蝕層的焊墊，可得到信賴度。另外，亦得知落下之後的啟動性不容易下降。
30．．．絕緣性基材
32．．．銅箔
34．．．開口
36．．．電解鍍銅
38．．．光阻層
42,44．．．導體電路
44B．．．黑化層
46．．．導通孔
48．．．接著材料層
50．．．光罩層
54．．．鎳層
56．．．金層
60．．．焊接光阻層
60A．．．焊墊
60Ar．．．中心部
60Ac．．．環部
60B．．．焊墊
70．．．封裝基板
72．．．黏合焊墊
74．．．凹孔
76．．．IC晶片
78．．．導線
80．．．黏合焊墊
82．．．連接銷
83．．．焊接點
84．．．BGA
88．．．BGA用焊墊
86．．．電子元件安裝用焊墊
90．．．焊接光阻層
90a．．．焊墊開口
96D．．．焊接層
96U．．．和階層
10．．．多層印刷線路板，多層化基板
第1(A)圖至第1(D)圖為表示本發明第1實施例之多層印刷線路板之製造方法的製程圖。
第2(A)圖至第2(C)圖為表示第1實施例之多層印刷線路板之製造方法的製程圖。
第3(A)圖至第3(B)圖為表示第1實施例之多層印刷線路板之製造方法的製程圖。
第4(A)圖至第4(C)圖為表示第1實施例之多層印刷線路板之製造方法的製程圖。
第5(A)圖至第5(C)圖為表示第1實施例之多層印刷線路板之製造方法的製程圖。
第6圖為第1實施例之多層印刷線路板的剖面圖。
第7圖為表示元件安裝後之狀態的第6圖之多層印刷線路板的剖面圖。
第8(A)圖至第8(D)圖為第1實施型態之多層印刷線路板之製造方法的平面圖。
第9圖為在第1實施型態中應用於行動電話之印刷線路板的平面圖。
第10圖為表示第1實施例及第1比較例之評估結果的圖表。
第11(A)圖為在IC晶片安裝前第2-1-1實施例之封裝基板的立體圖，第11(B)圖為第11(A)圖的B-B剖面圖，第11(C)圖為在IC晶片安裝後的封裝基板的立體圖，第11(D)圖為第11(C)圖的D-D剖面圖。
第12(A1)圖為在IC晶片安裝前第2-1-1實施例之封裝基板的平面圖，第12(B1)圖為背面圖，第12(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第12(B2)圖為背面圖。
第13(A1)圖為在IC晶片安裝前第2-2-1實施例之封裝基板的平面圖，第13(B1)圖為背面圖，第13(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第13(B2)圖為背面圖。
第14(A1)圖為在IC晶片安裝前第2-3-1實施例之封裝基板的平面圖，第14(B1)圖為背面圖，第14(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第14(B2)圖為背面圖。
第15(A1)圖為在IC晶片安裝前第2-4-1實施例之封裝基板的平面圖，第15(B1)圖為背面圖，第15(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第15(B2)圖為背面圖。
第16(A1)圖為在IC晶片安裝前第2-5-1實施例之封裝基板的平面圖，第16(B1)圖為背面圖，第16(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第16(B2)圖為背面圖。
第17(A1)圖為在IC晶片安裝前第2-6-1實施例之封裝基板的平面圖，第17(B1)圖為背面圖，第17(A2)圖為在IC晶片安裝後的封裝基板的平面圖，第17(B2)圖為背面圖。
第18圖為表示第2實施例及第2比較例的圖表。
60A．．．焊墊
60Ar．．．中心部
60Ac．．．環部
90．．．焊接光阻層
90a．．．焊墊開口。

Claims (8)

  1. 一種多層印刷線路板，在表層形成導體電路，施予覆蓋該導體電路的焊接光阻層，藉由露出導體電路之一部分的該焊接光阻層的複數個開口，形成複數個焊墊，在該導體電路的表層形成耐蝕層，其特徵在於：在上述焊墊上，混合有施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的無耐蝕層形成焊墊。
  2. 一種多層印刷線路板，藉由導通孔形成層間連接，在該導通孔內填充導體層，積層至少兩層以上，在表層施予焊接光阻層，藉由露出導體電路之一部分的該焊接光阻層的複數個開口，形成複數個焊墊，在該導體電路的表層形成耐蝕層，其特徵在於：在上述焊墊上，混合有施予耐蝕層的耐蝕層形成焊墊和不施予耐蝕層的無耐蝕層形成焊墊。
  3. 如申請專利範圍第1或2項之多層印刷線路板，其中，上述耐蝕層形成焊墊主要作為外部用端子。
  4. 如申請專利範圍第1或2項之多層印刷線路板，其中，上述耐蝕層形成焊墊主要作為安裝裸晶片的焊墊。
  5. 如申請專利範圍第1或2項之多層印刷線路板，其中，上述耐蝕層非形成焊墊主要作為電子元件安裝用端子。
  6. 如申請專利範圍第1或2項之多層印刷線路板，其中，上述耐蝕層非形成焊墊主要作為外部連接用端子。
  7. 如申請專利範圍第1或2項之多層印刷線路板，其中，在上述耐蝕層非形成焊墊上，設置有機保焊膜層。
  8. 一種多層印刷線路板，在表層形成導體電路，施予覆蓋該導體電路的焊接光阻層，藉由該焊接光阻層的複數個開口，露出導體電路的一部分，其特徵在於：在上述導體電路的露出部，混合有施予耐蝕層的耐蝕層形成露出部和不施予耐蝕層的無耐蝕層形成露出部。
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100601493B1 (ko) * 2004-12-30 2006-07-18 삼성전기주식회사 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법
CN101854771A (zh) * 2005-06-30 2010-10-06 揖斐电株式会社 印刷线路板
CN101868120A (zh) * 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法
JP4890835B2 (ja) * 2005-10-28 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7432202B2 (en) * 2005-12-28 2008-10-07 Intel Corporation Method of substrate manufacture that decreases the package resistance
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
TWI331387B (en) * 2007-01-10 2010-10-01 Advanced Semiconductor Eng Embedded passive device and methods for manufacturing the same
CN101296570A (zh) * 2007-04-25 2008-10-29 富葵精密组件(深圳)有限公司 电路板及其制作方法
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
KR100841987B1 (ko) * 2007-07-10 2008-06-27 삼성전기주식회사 다층 인쇄회로기판 제조방법
US7807560B2 (en) * 2007-07-17 2010-10-05 Shinko Electric Industries Co., Ltd. Solder bump forming method
JP5297083B2 (ja) * 2007-07-17 2013-09-25 新光電気工業株式会社 はんだバンプ形成方法
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
US7872483B2 (en) * 2007-12-12 2011-01-18 Samsung Electronics Co., Ltd. Circuit board having bypass pad
JP5392847B2 (ja) * 2008-01-09 2014-01-22 ルネサスエレクトロニクス株式会社 配線基板、半導体装置及びそれらの製造方法
JP5233637B2 (ja) * 2008-04-02 2013-07-10 日立金属株式会社 多層セラミック基板、及び電子部品
PL2266129T3 (pl) * 2008-04-14 2018-06-29 European Organisation For Nuclear Research Cern Sposób wytwarzania gazowego powielacza elektronowego
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
TW201010557A (en) * 2008-08-22 2010-03-01 World Wiser Electronics Inc Method for fabricating a build-up printing circuit board of high fine density and its structure
JP5101451B2 (ja) 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
KR101006619B1 (ko) * 2008-10-20 2011-01-07 삼성전기주식회사 라운드형 솔더범프를 갖는 인쇄회로기판 및 그 제조방법
JP5269563B2 (ja) * 2008-11-28 2013-08-21 新光電気工業株式会社 配線基板とその製造方法
JP5306789B2 (ja) * 2008-12-03 2013-10-02 日本特殊陶業株式会社 多層配線基板及びその製造方法
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP2010161136A (ja) 2009-01-07 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
EP2410827B1 (en) * 2009-03-19 2018-09-19 Murata Manufacturing Co., Ltd. Circuit board and mother laminated body
WO2010113448A1 (ja) * 2009-04-02 2010-10-07 パナソニック株式会社 回路基板の製造方法および回路基板
US8399801B2 (en) * 2009-04-14 2013-03-19 Samsung Electro-Mechanics Co., Ltd Method of manufacturing printed circuit board
WO2010131529A1 (ja) * 2009-05-12 2010-11-18 株式会社村田製作所 回路基板及びその製造方法
JP5561460B2 (ja) 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
US8400782B2 (en) 2009-07-24 2013-03-19 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8461036B2 (en) * 2009-12-22 2013-06-11 Intel Corporation Multiple surface finishes for microelectronic package substrates
US8450619B2 (en) * 2010-01-07 2013-05-28 International Business Machines Corporation Current spreading in organic substrates
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP2011211072A (ja) * 2010-03-30 2011-10-20 Fujitsu Ltd プリント配線板およびプリント配線板の作製方法
US8530755B2 (en) * 2010-03-31 2013-09-10 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
KR101140978B1 (ko) * 2010-08-20 2012-05-03 삼성전기주식회사 인쇄회로기판의 제조방법
JP2012074505A (ja) * 2010-09-28 2012-04-12 Ngk Spark Plug Co Ltd 半導体搭載装置用基板、半導体搭載装置
US20120152606A1 (en) * 2010-12-16 2012-06-21 Ibiden Co., Ltd. Printed wiring board
JP2012147264A (ja) * 2011-01-12 2012-08-02 Sony Corp 遠隔操作装置
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
KR101175909B1 (ko) * 2011-07-27 2012-08-22 삼성전기주식회사 인쇄회로기판의 표면처리 방법 및 인쇄회로기판
US8969732B2 (en) * 2011-09-28 2015-03-03 Ibiden Co., Ltd. Printed wiring board
US9536818B2 (en) * 2011-10-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10096544B2 (en) * 2012-05-04 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure
ITMI20121238A1 (it) * 2012-07-17 2014-01-18 St Microelectronics Srl Dispositivo trasformatore balun planare
US9362236B2 (en) * 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
CN103227160B (zh) * 2013-03-18 2016-03-16 三星半导体(中国)研究开发有限公司 一种混合的表面镀层及其制造方法
JP6727749B2 (ja) * 2013-07-11 2020-07-22 三菱マテリアル株式会社 高純度銅スパッタリングターゲット用銅素材及び高純度銅スパッタリングターゲット
JP2015032649A (ja) * 2013-08-01 2015-02-16 イビデン株式会社 配線板の製造方法および配線板
US9147667B2 (en) 2013-10-25 2015-09-29 Bridge Semiconductor Corporation Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
JP2015231003A (ja) * 2014-06-06 2015-12-21 イビデン株式会社 回路基板および回路基板の製造方法
CN104409364B (zh) * 2014-11-19 2017-12-01 清华大学 转接板及其制作方法、封装结构及用于转接板的键合方法
US10806030B2 (en) 2015-01-15 2020-10-13 International Business Machines Corporation Multi-layer circuit using metal layers as a moisture diffusion barrier for electrical performance
US10043769B2 (en) 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
KR102413224B1 (ko) * 2015-10-01 2022-06-24 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자, 발광 소자 제조방법 및 발광 모듈
US10568201B2 (en) * 2016-01-26 2020-02-18 Panasonic Intellectual Property Management Co., Ltd. Multilayer printed wiring board and multilayer metal clad laminated board
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
JP6832630B2 (ja) * 2016-03-28 2021-02-24 富士通インターコネクトテクノロジーズ株式会社 配線基板の製造方法
CN107665876A (zh) 2016-07-27 2018-02-06 华邦电子股份有限公司 封装体用基板、其制造方法以及封装体
CN108076584B (zh) * 2016-11-15 2020-04-14 鹏鼎控股(深圳)股份有限公司 柔性电路板、电路板元件及柔性电路板的制作方法
WO2018105000A1 (ja) * 2016-12-05 2018-06-14 三菱電機株式会社 プリント配線板、空気調和機及びプリント配線板の作製方法
CN110476488A (zh) 2017-03-31 2019-11-19 三菱瓦斯化学株式会社 印刷电路板的制造方法
DE102017217815A1 (de) * 2017-10-06 2019-04-11 Conti Temic Microelectronic Gmbh Verfahren zum Herstellen einer elektronischen Komponente, elektronische Komponente und Lötstopplack
KR20200091060A (ko) * 2019-01-21 2020-07-30 삼성디스플레이 주식회사 표시 장치
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR102393573B1 (ko) * 2020-07-06 2022-05-03 (주)와이솔 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법
CN114364157B (zh) * 2021-12-23 2023-11-10 广东德赛矽镨技术有限公司 一种带双面焊接焊盘的pcb的贴片及封装方法
TWI799109B (zh) * 2022-01-25 2023-04-11 福懋科技股份有限公司 基板導孔測試方法
JP2023164038A (ja) * 2022-04-28 2023-11-10 Ｔｏｐｐａｎホールディングス株式会社 配線基板、半導体装置及び配線基板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030052157A1 (en) * 2000-04-04 2003-03-20 Christian Wunderlich Method for producing solderable and functional surfaces on circuit carriers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2300524A (en) 1995-05-05 1996-11-06 Compeq Manufacturing Co Limite Process for making a printed circuit board partially coated with solder
JP3492467B2 (ja) 1996-06-20 2004-02-03 イビデン株式会社 多層プリント配線板用片面回路基板、および多層プリント配線板とその製造方法
EP1796446B1 (en) * 1996-11-20 2011-05-11 Ibiden Co., Ltd. Printed circuit board
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
KR100633678B1 (ko) 1998-02-26 2006-10-11 이비덴 가부시키가이샤 필드 바이어 구조를 갖는 다층프린트 배선판
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
JP4869461B2 (ja) 1999-05-17 2012-02-08 イビデン株式会社 プリント配線板
EP2086299A1 (en) 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
DE60045566D1 (de) * 1999-08-06 2011-03-03 Ibiden Co Ltd Mehrschicht-Leiterplatte
JP3952434B2 (ja) 2000-03-29 2007-08-01 ローム株式会社 電池パックおよびその製造方法
JP2002134885A (ja) 2001-07-09 2002-05-10 Hitachi Ltd 回路基板およびその製造方法、電子デバイス実装体、グリーンシート
JP4613457B2 (ja) 2001-07-25 2011-01-19 日本電気株式会社 表面実装用接触端子、その端子を用いたプリント基板、および携帯情報端末装置
JP3879461B2 (ja) * 2001-09-05 2007-02-14 日立電線株式会社 配線基板及びその製造方法
TW544877B (en) 2002-03-04 2003-08-01 Orient Semiconductor Elect Ltd Method for electroplating IC encapsulated substrate
JP3922995B2 (ja) 2002-10-08 2007-05-30 三井化学株式会社 半導体実装用プリント配線板およびその製造方法
JP2004172415A (ja) 2002-11-20 2004-06-17 Kyocera Corp 配線基板の製造方法
JP2004207381A (ja) 2002-12-24 2004-07-22 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体装置
JP3816928B2 (ja) 2004-02-20 2006-08-30 日本特殊陶業株式会社 配線基板の製造方法
US7339260B2 (en) * 2004-08-27 2008-03-04 Ngk Spark Plug Co., Ltd. Wiring board providing impedance matching

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030052157A1 (en) * 2000-04-04 2003-03-20 Christian Wunderlich Method for producing solderable and functional surfaces on circuit carriers

Also Published As

Publication number Publication date
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US7626829B2 (en) 2009-12-01
TW201010552A (en) 2010-03-01
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TW200631478A (en) 2006-09-01
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