TWI392084B - 半導體裝置及電感元件 - Google Patents
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Description
本發明係有關於一種半導體裝置，特別係有關於一種電感元件。
電感元件為射頻(radio frequency,RF)電路的常用元件，其係利用特殊的射頻製程形成。為了使電感元件具有較低的電阻值和較佳品質係數(Q factor)，射頻製程係特別使用一厚度非常厚的金屬層形成電感元件。然而，上述之厚金屬層會使製程成本大為增加。
為了製程成本的考量，可利用成本較低的標準邏輯製程(logic process)來形成電感元件。然而，由於利用標準邏輯製程所製成的電感元件厚度較薄，因而會有高電阻及品質係數(Q factor)不良等問題。
在此技術領域中，有需要一種電感元件，以改善上述缺點。
有鑑於此，本發明之一實施例係提供一種半導體裝置，包括一頂層內連線金屬層(Mtop
)圖案；一頂層下一層內連線金屬層(Mtop-1
)圖案，位於上述頂層內連線金屬層圖案的正下方；一第一介層孔插塞圖案，垂直設置於上述頂層內連線金屬層圖案與上述頂層下一層內連線金屬層圖案之間，且電性連接上述頂層內連線金屬層圖案與上述頂層下一層內連線金屬層圖案，其中從上視方向看去，上述頂層內連線金屬層圖案、上述頂層下一層內連線金屬層圖案與上述第一介層孔插塞圖案具有相互平行的輪廓。
本發明之另一實施例係提供一種電感元件，包括一第一內連線金屬層圖案，位於一基板的上方；一第二內連線金屬層圖案，位於上述基板的上方，且位於上述第一內連線金屬層圖案的下一層的位置，上述第二內連線金屬層圖案藉由一第一介層孔插塞圖案電性連接上述第一內連線金屬層圖案，其中從上視方向看去，上述第一內連線金屬層圖案、上述第二內連線金屬層圖案與上述第一介層孔插塞圖案具有相互平行的輪廓。
本發明之又一實施例係提供一種半導體裝置，包括複數個位於不同層之內連線金屬層圖案，位於一基板的上方，其中從上視方向看去，複數個位於不同層之上述內連線金屬層圖案實質上相互重疊；複數個介層孔插塞圖案，夾設於任兩個上述內連線金屬層圖案之間，每一個上述介層孔插塞圖案電性連接位於正上方和正下方之上述任兩個上述內連線金屬層圖案，其中從上視方向看去，複數個位於不同層之上述內連線金屬層圖案與複數個上述介層孔插塞圖案具有相互平行的輪廓。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1a圖為本發明一實施例之半導體裝置500a的上視示意圖，第1b圖為沿第1a圖之A-A’切線的剖面圖。為方便說明起見，第1a圖僅顯示半導體裝置500a，而第1b圖係另外顯示基板200和內連線結構210，以說明半導體裝置500a與基板200和內連線結構210的相對位置。本發明實施例之半導體裝置500a係利用一標準邏輯(logic)製程形成，其可視為設置於一基板200上方之一內連線結構210中的一電感結構500a。在本發明一實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絕緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板做為基板200。基板200可植入P型或N型不純物，以針對設計需要改變其導電類型。基板200可包括設置和耦合複數個摻雜區以形成例如電晶體、二極體、電阻、電容、影像感測器、記憶體晶胞或其組合等不同的微電子單元。如第1b圖所示，內連線結構210位於基板200的上方。在本發明一實施例中，內連線結構210可由複數個位於不同層之內連線金屬層圖案(例如頂層內連線金屬層圖案250或頂層下一層內連線金屬層圖案252)、複數個夾設於任兩個內連線金屬層圖案之間的複數個層間介電層(例如層間介電層220a~220c)，以及垂直設置於複數個層間介電層中的複數個介層孔插塞圖案(例如第一介層孔插塞圖案254)形成。內連線結構210可做為元件彼此之間或元件與外部之間的電性連接。在本發明一實施例中，內連線金屬層圖案、層間介電層和介層孔插塞圖案的數目並無限制，且可為設計所決定。在本發明一實施例中，內連線結構210的內連線金屬層圖案的材質可包括鋁(Al)、銅(Cu)或其合金。層間介電層的材質可包括介電常數低於3.2的低介電常數材料，舉例來說，聚合物基(polymer based)的介電質或例如磷矽玻璃(phosphorus silicate glass,PSG)、氟矽玻璃(fluorinated silicate glass,FSG)、未摻雜矽玻璃(undoped silicate glass,USG)或其他類似的材料。而介層孔插塞圖案的材質可包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或其合金。
如第1b圖所示，本發明實施例之例如為電感元件500a之半導體裝置500a設置於基板上方，且設置於內連線結構210的層間介電層220a~220c中。半導體裝置500a包括設置於層間介電層220a中之一頂層內連線金屬層(Mtop
)圖案250(意即位於內連線結構210之最上層的內連線金屬層)、設置於層間介電層220c中之一頂層下一層內連線金屬層(Mtop-1
)圖案252以及穿過層間介電層220b中之一第一介層孔插塞圖案254堆疊構成。頂層下一層內連線金屬層(Mtop-1
)圖案252位於頂層內連線金屬層圖案250的正下方，且藉由層間介電層220b後此隔開，而第一介層孔插塞圖案254係垂直設置於頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252之間，且電性連接其上之頂層內連線金屬層圖案250與其下之頂層下一層內連線金屬層圖案252，其中從上視方向看去，頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與第一介層孔插塞圖案254具有相互平行的輪廓，且頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252實質上相互重疊。舉例來說，頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與第一介層孔插塞圖案254(請參考第一介層孔插塞圖案254的輪廓256)的形狀可均為線圈形，例如為矩型線圈形、螺旋線圈形或其他線圈形狀。而例如為電感元件500a之半導體裝置500a之頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與第一介層孔插塞圖案254的圈數並無限制，且可依設計所決定。
如第1a和1b圖所示，利用一標準邏輯(logic)製程形成之例如電感元件500a之半導體裝置500a的總厚度為頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與第一介層孔插塞圖案254之三層線圈形導電層厚度的總和。因此，在相同的佈局面積(layout area)下，電感元件500a的電阻值可大為降低。另外，例如電感元件500a之半導體裝置500a係利用構成內連線結構210之內連線金屬層圖案和介層孔插塞圖案並聯形成，並不須額外的金屬層或介層孔插塞。因而，可在不使用高製造成本之射頻(RF)製程下，或者是不須額外的金屬層圖案或介層孔插塞圖案的情形下，也可降低電感元件500a的電阻值，提升電感元件500a的品質係數(Q factor)。
因而，電感元件的電阻值和品質係數(Q factor)可以依設計而定。第2a圖為本發明另一實施例之半導體裝置500b的上視示意圖，第2b圖為沿第2a圖之B-B’切線的剖面圖。為方便說明起見，第2a圖僅顯示半導體裝置500b，而第2b圖係另外顯示基板200和內連線結構210，以說明半導體裝置500b與基板200和內連線結構210的相對位置。本發明另一實施例之半導體裝置500b係利用一標準邏輯(logic)製程形成，其可視為設置於基板200上方，且設置於內連線結構210的層間介電層220a~220e中的一電感結構500b。半導體裝置500b包括設置於層間介電層220a中之一頂層內連線金屬層(Mtop
)圖案250、設置於層間介電層220c中之一頂層下一層內連線金屬層(Mtop-1
)圖案252、設置於層間介電層220e中之一頂層下兩層內連線金屬層(Mtop-2
)圖案230、穿過層間介電層220b中之一第一介層孔插塞圖案254以及穿過層間介電層220d中之一第二介層孔插塞圖案258堆疊構成。頂層下一層內連線金屬層(Mtop-1
)圖案252位於頂層內連線金屬層圖案250的正下方，且藉由層間介電層220b後此隔開，而第一介層孔插塞圖案254係垂直設置於頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252之間，且電性連接其上之頂層內連線金屬層圖案250與其下之頂層下一層內連線金屬層圖案252。另外，頂層下兩層內連線金屬層(Mtop-2
)圖案260位於頂層下一層內連線金屬層圖案252的正下方，且藉由層間介電層220d後此隔開，而第二介層孔插塞圖案258係垂直設置於頂層下一層內連線金屬層圖案252與頂層下兩層內連線金屬層圖案260之間，且電性連接其上之頂層下一層內連線金屬層圖案252與其下之頂層下兩層內連線金屬層圖案260。如第2a圖所示，從上視方向看去，頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、頂層下兩層內連線金屬層圖案260、第一介層孔插塞圖案254與第二介層孔插塞圖案258均具有相互平行的輪廓，且頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與頂層下兩層內連線金屬層圖案260實質上相互重疊。舉例來說，頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、頂層下兩層內連線金屬層圖案260、第一介層孔插塞圖案254(請參考第一介層孔插塞圖案254的輪廓256)與第二介層孔插塞圖案258的形狀可均為線圈形，例如為矩型線圈形、螺旋線圈形或其他線圈形狀。而電感元件500b的圈數並無限制，且可依設計所決定。
如第2a和2b圖所示，利用一標準邏輯(logic)製程形成之例如電感元件500b之半導體裝置500b的總厚度為頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、頂層下兩層內連線金屬層圖案260、第一介層孔插塞圖案254與第二介層孔插塞圖案258之五層線圈形導電層厚度的總和。因此，在相同的佈局面積(layout area)下，電感元件500b的電阻值可大為降低。另外，例如電感元件500a之半導體裝置500a係利用標準邏輯製程之已存在的內連線結構210之內連線金屬層圖案和介層孔插塞圖案形成，並不須額外的金屬層或介層孔插塞。因而，可在不使用高製造成本之射頻(RF)製程下，或者是不須額外的金屬層圖案或介層孔插塞圖案的情形下，也可降低電感元件500b的電阻值，提升電感元件500b的品質係數(Q factor)。
本發明實施例之例如為電感元件之半導體裝置的厚度可依並聯的內連線金屬層圖案和介層孔插塞圖案的數目而定，上述內連線金屬層圖案和介層孔插塞圖案的數目並無限制，且可為設計(例如內連線結構的層數)所決定。
或者，也可利用位於內連線結構210上方，用以形成連接墊結構(bond pad structure)的連接墊金屬層(pad metal layer)來增加電感元件的厚度。第3a圖為本發明又另一實施例之半導體裝置500c的上視示意圖，第3b圖為沿第3a圖之C-C’切線的剖面圖。為方便說明起見，第3a圖僅顯示半導體裝置500c，而第3b圖係另外顯示基板200、內連線結構210和介電層230a、230b，以說明半導體裝置500c與基板200、內連線結構210和介電層230a、230b的相對位置。如第3a和3b圖所示，可視為電感元件500c之半導體裝置500c可由設置於層間介電層220a中之頂層內連線金屬層圖案250、設置於層間介電層220c中之一頂層下一層內連線金屬層(Mtop-1
)圖案252、設置於介電層230a的上一層金屬層圖案264、穿過層間介電層220b之一第一介層孔插塞圖案254以及穿過介電層230b之一第三介層孔插塞圖案262堆疊構成，其中上一層金屬層圖案264與連接墊金屬層(pad metal layer)位於同一層。頂層下一層內連線金屬層(Mtop-1
)圖案252位於頂層內連線金屬層圖案250的正下方，且藉由層間介電層220b後此隔開，而第一介層孔插塞圖案254係垂直設置於頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252之間，且電性連接其上之頂層內連線金屬層圖案250與其下之頂層下一層內連線金屬層圖案252。另外，上一層金屬層圖案264位於頂層內連線金屬層圖案250的正上方，且藉由介電層230b後此隔開，而第三介層孔插塞圖案262係垂直設置於上一層金屬層圖案264與頂層內連線金屬層圖案250之間，且電性連接其上之上一層金屬層圖案264與其下之頂層內連線金屬層圖案250。如第3a圖所示，從上視方向看去，上一層金屬層圖案264、頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、第一介層孔插塞圖案254與第三介層孔插塞圖案262均具有相互平行的輪廓，且上一層金屬層圖案264、頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252實質上相互重疊。舉例來說，上一層金屬層圖案264、頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、第一介層孔插塞圖案254與第三介層孔插塞圖案262(請參考第三介層孔插塞圖案262的輪廓266)的形狀可均為線圈形，例如為矩型線圈形、螺旋線圈形或其他線圈形狀。而電感元件500c的圈數並無限制，且可依設計所決定。如第3a和3b圖所示，利用一標準邏輯(logic)製程形成之例如電感元件500c之半導體裝置500b的總厚度為上一層金屬層圖案264、頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252、第一介層孔插塞圖案254與第三介層孔插塞圖案262之五層線圈形導電層厚度的總和。另外，電感元件500c也可再藉由其他的介層孔圖案並聯位於頂層下一層內連線金屬層圖案252正下方之其他層內連線金屬層圖案，以增加電感元件500c的厚度，降低電阻值且提升品質係數(Q factor)，上述內連線金屬層圖案和介層孔插塞圖案的數目並無限制，且可為設計所決定。
本發明實施例之半導體裝置為設置於內連線結構中的電感元件，其至少包括一頂層內連線金屬層(Mtop
)圖案250、一頂層下一層內連線金屬層(Mtop-1
)圖案252以及一第一介層孔插塞圖案254堆疊構成。從上視方向看去，頂層內連線金屬層圖案250、頂層下一層內連線金屬層圖案252與第一介層孔插塞圖案254具有相互平行的輪廓，且頂層內連線金屬層圖案250與頂層下一層內連線金屬層圖案252實質上相互重疊。本發明實施例之例如電感元件之半導體裝置可在相同的佈局面積(layout area)下具有龐大的厚度，可大為降低電感元件的電阻值。另外，例如電感元件之半導體裝置係利用標準邏輯製程之已存在的內連線結構之內連線金屬層圖案和介層孔插塞圖案形成，並不須額外的金屬層或介層孔插塞。因而，可在不使用高製造成本之射頻(RF)製程下，或者是不須額外的金屬層圖案或介層孔插塞圖案的情形下，也可降低電感元件的電阻值，提升電感元件的品質係數(Q factor)。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
200．．．基板
210．．．內連線結構
220a、220b、220c、220d、220e．．．層間介電層
230a、230b．．．介電層
250．．．頂層內連線金屬層(Mtop
)圖案
252．．．頂層下一層內連線金屬層(Mtop-1
)圖案
254．．．第一介層孔插塞圖案
256．．．輪廓
258．．．第二介層孔插塞圖案
260．．．頂層下兩層內連線金屬層(Mtop-1
)圖案
262．．．第三介層孔插塞圖案
264．．．上一層金屬層圖案
266．．．輪廓
500a、500b、500c．．．半導體裝置
第1a圖為本發明一實施例之半導體裝置的上視示意圖。
第1b圖為沿第1a圖之A-A’切線的剖面圖。
第2a圖為本發明另一實施例之半導體裝置的上視示意圖。
第2b圖為沿第2a圖之B-B’切線的剖面圖。
第3a圖為本發明又另一實施例之半導體裝置的上視示意圖。
第3b圖為沿第3a圖之C-C’切線的剖面圖。
200．．．基板
210．．．內連線結構
220a、220b、220c．．．層間介電層
250．．．頂層內連線金屬層(Mtop
)圖案
252．．．頂層下一層內連線金屬層(Mtop-1
)圖案
254．．．第一介層孔插塞圖案
256．．．輪廓
500a．．．半導體裝置
Claims (29)
- 一種半導體裝置，包括：一頂層內連線金屬層(Mtop )圖案；一頂層下一層內連線金屬層(Mtop-1 )圖案，位於該頂層內連線金屬層圖案的正下方；以及一具單一結構的第一介層孔插塞圖案，垂直設置於該頂層內連線金屬層圖案與該頂層下一層內連線金屬層圖案之間，且電性連接該頂層內連線金屬層圖案與該頂層下一層內連線金屬層圖案，其中從上視方向看去，該頂層內連線金屬層圖案、該頂層下一層內連線金屬層圖案與該具單一結構的第一介層孔插塞圖案具有相互平行的輪廓，且其中該具單一結構的第一介層孔插塞圖案的一外末端與該頂層內連線金屬層圖案或該頂層下一層內連線金屬層圖案的一外末端之間的一第一垂直距離相同於該具單一結構的第一介層孔插塞圖案的一內末端與該頂層內連線金屬層圖案或該頂層下一層內連線金屬層圖案的一內末端之間的一第二垂直距離。
- 如申請專利範圍第1項所述之半導體裝置，更包括：一頂層下兩層內連線金屬層(Mtop-2 )圖案，位於該頂層下一層內連線金屬層(Mtop-1 )圖案的正下方；以及一第二介層孔插塞圖案，垂直設置於該頂層下一層內連線金屬層圖案與該頂層下兩層內連線金屬層圖案之間，且電性連接該頂層下一層內連線金屬層圖案與該頂層下兩層內連線金屬層圖案，其中從上視方向看去，該頂層下一層內連線金屬層圖案、該頂層下兩層內連線金屬層圖 案與該第二介層孔插塞圖案具有相互平行的輪廓。
- 如申請專利範圍第1項所述之半導體裝置，更包括：一頂層上一層金屬層(Mtop+1 )圖案，位於該頂層內連線金屬層(Mtop )圖案的正上方；以及一第三介層孔插塞圖案，垂直設置於該頂層上一層金屬層圖案與該頂層內連線金屬層圖案之間，且電性連接該頂層上一層金屬層圖案與該頂層內連線金屬層圖案，其中從上視方向看去，該頂層上一層金屬層圖案、該頂層內連線金屬層圖案與該第三介層孔插塞圖案具有相互平行的輪廓。
- 如申請專利範圍第1項所述之半導體裝置，其中從上視方向看去，該頂層內連線金屬層圖案、該頂層下一層內連線金屬層圖案與該具單一結構的第一介層孔插塞圖案均為線圈形。
- 如申請專利範圍第2項所述之半導體裝置，其中從上視方向看去，該頂層下一層內連線金屬層圖案、該頂層下兩層內連線金屬層圖案與該第二介層孔插塞圖案均為線圈形。
- 如申請專利範圍第3項所述之半導體裝置，其中從上視方向看去，該頂層上一層金屬層圖案、該頂層內連線金屬層圖案與該第三介層孔插塞圖案均為線圈形。
- 如申請專利範圍第1項所述之半導體裝置，其中從上視方向看去，該頂層內連線金屬層圖案與該頂層下一層內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第2項所述之半導體裝置，其中從 上視方向看去，該頂層下一層內連線金屬層圖案與該頂層下兩層內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第3項所述之半導體裝置，其中從上視方向看去，該頂層上一層金屬層圖案與該頂層內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第3項所述之半導體裝置，其中該頂層上一層金屬層(Mtop+1 )圖案與該半導體裝置之一連接墊金屬層位於同一層。
- 如申請專利範圍第1項所述之半導體裝置，其中該頂層內連線金屬層圖案、該頂層下一層內連線金屬層圖案與該具單一結構的第一介層孔插塞圖案係利用一標準邏輯製程形成。
- 一種電感元件，包括：一第一內連線金屬層圖案，位於一基板的上方；以及一第二內連線金屬層圖案，位於該基板的上方，且位於該第一內連線金屬層圖案的下一層的位置，該第二內連線金屬層圖案藉由一具單一結構的第一介層孔插塞圖案電性連接該第一內連線金屬層圖案，其中從上視方向看去，該第一內連線金屬層圖案、該第二內連線金屬層圖案與該具單一結構的第一介層孔插塞圖案具有相互平行的輪廓，且其中該具單一結構的第一介層孔插塞圖案的一外末端與該第一內連線金屬層圖案或該第二內連線金屬層圖案的一外末端之間的一第一垂直距離相同於該具單一結構的第一介層孔插塞圖案的一內末端與該第一內連線金屬層圖案或該第二內連線金屬層圖案的一內末端之間的 一第二垂直距離。
- 如申請專利範圍第12項所述之電感元件，更包括：一第三內連線金屬層圖案，位於該基板的上方，且位於該第二內連線金屬層圖案的下一層的位置，該第三內連線金屬層圖案藉由一第二介層孔插塞圖案電性連接該第二內連線金屬層圖案，其中從上視方向看去，該第三內連線金屬層圖案、該第二內連線金屬層圖案與該第二介層孔插塞圖案具有相互平行的輪廓。
- 如申請專利範圍第12項所述之電感元件，更包括：一金屬層圖案，位於該基板的上方，且於該第一內連線金屬層圖案的上一層的位置，該金屬層圖案藉由一第三介層孔插塞圖案電性連接該第一內連線金屬層圖案，其中從上視方向看去，該金屬層圖案、該第一內連線金屬層圖案與該第三介層孔插塞圖案具有相互平行的輪廓。
- 如申請專利範圍第12項所述之電感元件，其中從上視方向看去，該第一內連線金屬層圖案、該第二內連線金屬層圖案與該具單一結構的第一介層孔插塞圖案均為線圈形。
- 如申請專利範圍第13項所述之電感元件，其中從上視方向看去，該第二內連線金屬層圖案、該第三內連線金屬層圖案與該第二介層孔插塞圖案均為線圈形。
- 如申請專利範圍第14項所述之電感元件，其中從上視方向看去，該金屬層圖案、該第一內連線金屬層圖案與該第三介層孔插塞圖案均為線圈形。
- 如申請專利範圍第12項所述之電感元件，其中從 上視方向看去，該第一內連線金屬層圖案與該第二內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第13項所述之電感元件，其中從上視方向看去，該第二內連線金屬層圖案與該第三內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第14項所述之電感元件，其中從上視方向看去，該金屬層圖案與該第一內連線金屬層圖案實質上相互重疊。
- 如申請專利範圍第14項所述之電感元件，其中該金屬層圖案與該電感元件之一連接墊金屬層位於同一層。
- 如申請專利範圍第12項所述之電感元件，其中該第一內連線金屬層圖案、該第二內連線金屬層圖案與該單一第一介層孔插塞圖案係利用一標準邏輯製程形成。
- 一種半導體裝置，包括：複數個位於不同層之內連線金屬層圖案，位於一基板的上方，其中從上視方向看去，複數個位於不同層之該內連線金屬層圖案實質上相互重疊；以及複數個具單一結構的介層孔插塞圖案，夾設於任兩個位於不同層之該內連線金屬層圖案之間，每一個具單一結構的該介層孔插塞圖案電性連接位於正上方和正下方之該任兩個該內連線金屬層圖案，其中從上視方向看去，複數個位於不同層之該內連線金屬層圖案與複數個具單一結構的該介層孔插塞圖案具有相互平行的輪廓，且其中每一個具單一結構的該介層孔插塞圖案的一外末端與位於其正上方或正下方之該內連線金屬層圖案的一外末端之間的一 第一垂直距離相同於每一個具單一結構的該介層孔插塞圖案的一內末端與與位於其正上方或正下方之該內連線金屬層圖案的一內末端之間的一第二垂直距離。
- 如申請專利範圍第23項所述之半導體裝置，其中位於最上層之該內連線金屬層圖案為一頂層內連線金屬層(Mtop )圖案。
- 如申請專利範圍第23項所述之半導體裝置，其中從上視方向看去，複數個位於不同層之該內連線金屬層圖案與複數個具單一結構的該介層孔插塞圖案均為線圈形。
- 如申請專利範圍第24項所述之半導體裝置，更包括：一金屬層圖案，位於該基板的上方，且於該頂層內連線金屬層(Mtop )圖案的上一層的位置，該金屬層圖案藉由一頂層上一層介層孔插塞圖案電性連接該頂層內連線金屬層(Mtop )圖案，其中從上視方向看去，該金屬層圖案、該頂層內連線金屬層(Mtop )圖案與該頂層上一層介層孔插塞圖案具有相互平行的輪廓。
- 如申請專利範圍第26項所述之半導體裝置，其中該金屬層圖案、該頂層內連線金屬層(Mtop )圖案與該頂層上一層介層孔插塞圖案均為線圈形。
- 如申請專利範圍第26項所述之半導體裝置，其中該金屬層圖案與該半導體裝置之一連接墊金屬層位於同一層。
- 如申請專利範圍第23項所述之半導體裝置，其中複數個位於不同層之該內連線金屬層圖案與複數個具單一 結構的該介層孔插塞圖案係利用一標準邏輯製程形成。
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