TWI390684B - 半導體封裝及其製造方法 - Google Patents

半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI390684B
TWI390684B TW095133044A TW95133044A TWI390684B TW I390684 B TWI390684 B TW I390684B TW 095133044 A TW095133044 A TW 095133044A TW 95133044 A TW95133044 A TW 95133044A TW I390684 B TWI390684 B TW I390684B
Authority
TW
Taiwan
Prior art keywords
semiconductor package
semiconductor wafer
resin
resin member
semiconductor
Prior art date
Application number
TW095133044A
Other languages
English (en)
Other versions
TW200721404A (en
Inventor
Kobayashi Tsuyoshi
Koyama Tetsuya
Yamano Takaharu
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200721404A publication Critical patent/TW200721404A/zh
Application granted granted Critical
Publication of TWI390684B publication Critical patent/TWI390684B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

半導體封裝及其製造方法
本揭示內容係有關於一種半導體封裝及其製造方法，以及特別是有關於一種以三維安裝之半導體封裝及其製造方法。
近年來，在安裝有半導體封裝之電子設備等中強烈期望縮小化及薄化。因為這樣，所以已提出被稱為所謂層疊封裝(POP)之封裝結構，其中藉由疊合該等半導體封裝來實施三維安裝，以便改善該等半導體封裝之安裝密度(例如，見專利參考文獻1：日本專利未審查公告第2002－158312號)。
在此半導體封裝中，事先製造一形成有佈線之樹脂基板及藉由一打線接合或覆晶技術等之方法將像一半導體晶片之組件安裝在此樹脂基板上，之後藉由一成形樹脂或一環氧樹脂來形成一密封樹脂。
然後，藉由以一雷射來照射該密封樹脂，形成一用以暴露在該樹脂基板上之佈線的開口及並且使用一電鍍方法在一開口中形成佈線。結果，形成佈線，其中佈線之一端連接至該樹脂基板之佈線而另一端暴露於該樹脂基板之上表面。
藉由形成這樣延伸穿過該密封樹脂之佈線，可在該樹脂基板之上表面安裝另一半導體封裝。在相關技藝中，可藉由使用此一技術來實施該半導體封裝之三維安裝。
然而，在相關技藝半導體封裝中，需要該樹脂基板，以致於會有該半導體封裝變成較高(較厚)之問題。特別地，當為了三維安裝疊合具有此樹脂基板之半導體封裝時，在該疊合後之整體高度變高及變得很難減少安裝有此半導體封裝之電子設備等的高度。
並且，在該相關技藝半導體封裝中，配置成將一半導體晶片安裝在一樹脂基板上及進一步配置一密封樹脂，以便覆蓋該半導體晶片，以致於亦會有該半導體封裝因此組態而變得較高的問題。
本發明之具體例提供一種能夠達成變薄之半導體封裝，以及一種製造該半導體封裝之方法。
為了解決上述問題，本發明之特徵在於採取下面每一措施。
依據本發明之一個或多個具體例的第一態樣，一種半導體封裝包括一樹脂構件，該樹脂構件具有一安裝有一半導體晶片之凹處；以及一佈線，該佈線具有一圖案佈線部及一柱部，其中使該圖案佈線部形成以暴露至該樹脂構件之第一表面且亦連接至該半導體晶片，以及使該柱部形成以朝該樹脂構件之厚度方向延伸，該柱部之一端連接至該圖案佈線部而另一端係形成以暴露至一相對於該樹脂構件之第一表面的第二表面。
依據本發明之第一態樣，刪除在該相關技藝中所需之一樹脂基板的使用，以便可達成一半導體封裝之成本減少及變薄。並且，將一半導體晶片安裝在一樹脂構件中所形成之一凹處內，以便相較於在該樹脂構件上安裝之組態可減少該半導體封裝之高度。
並且，依據本發明之一個或多個具體例的第二態樣，在該半導體封裝之第一態樣中，該凹處之深度大於或等於該半導體晶片之厚度。
依據本發明之第二態樣，可確實減少該半導體封裝之高度。
並且，依據本發明之一個或多個具體例的第三態樣，在該半導體封裝之第一或第二態樣中，該柱部具有一圓柱狀且以一電鍍方法來形成。
依據本發明之第三態樣，該柱部具有一有相同斷面直徑之圓柱狀，以便相較於一圓錐形電極等可改善電氣特性。
並且，依據本發明之一個或多個具體例的第四態樣，在該半導體封裝之第一至第三態樣的任何一態樣中，將該半導體晶片安裝在該凹處中。
並且，依據本發明之一個或多個具體例的第五態樣，一種製造一半導體封裝之方法(其中，將該半導體封裝安裝在一樹脂構件上)包括一第一步驟，在一支撐基板上形成一圖案佈線部；一第二步驟，藉由一電鍍方法在該支撐基板上之一對應於該半導體晶片之安裝位置的位置中突出及形成一成形部；一第三步驟，藉由使用一光阻圖案以一電鍍方法在該圖案佈線部上形成一柱部來形成一佈線；一第四步驟，藉由配置一用以密封該成形部及該柱部之樹脂以形成一樹脂構件；以及一第五步驟，一起移除該支撐基板與該成形部及在該樹脂構件中形成一凹部。
依據本發明之第五態樣，藉由在該第五步驟中移除一支撐基板而在一樹脂構件中形成一對應於一成形部之凹處。因此，相較於一種用以在形成該樹脂構件後分別形成該凹處之方法，可簡單地形成具有高準確性之凹處。
並且，依據本發明之一個或多個具體例的第六態樣，一種製造一半導體封裝之方法的第五態樣進一步包括一第六步驟，將該半導體晶片安裝在該凹部中及亦將該半導體晶片連接至該圖案佈線部。
並且，依據本發明之一個或多個具體例的第七態樣，在製造一半導體封裝之方法的第五或第六態樣中，在該第四步驟中，使用一液態樹脂做為該樹脂構件之材料及在將該液態樹脂配置在該支撐基板上後，硬化該液態樹脂及形成該樹脂構件。
依據本發明之第七態樣，使用一液態樹脂做為該樹脂構件之材料，因此，甚至當在一圖案佈線部上形成多個柱部以朝厚度方向延伸時，可藉由該樹脂構件確實地密封柱部。
並且，依據本發明之一個或多個具體例的第八態樣，在製造一半導體封裝之方法的第六或第七態樣中，在該第六步驟中，將該半導體晶片藉由打線接合而連接至該圖案佈線部。
依據本發明之第八態樣，將該半導體晶片藉由打線接合而連接至該圖案佈線部，因此，可以高可靠性來實施連接。並且，使用一液態樹脂做為該密封樹脂之材料，因此，甚至當將該半導體晶片藉由一金屬線連接至該圖案佈線部時，可藉由該液態樹脂之配置而防止該金屬線之變形。
並且，依據本發明之一個或多個具體例的第九態樣，在製造一佈線基板之方法的第五至第八態樣之任何一態樣中，在該第一步驟中，在該支撐基板上形成一中止層後，形成該圖案佈線部，以及在該第五步驟中，藉由該中止層來停止該支撐基板之移除。
依據本發明之第九態樣，藉由該中止層停止該支撐基板之移除，以便可防止該支撐基板之移除程序對一離該中止層之內側的層之影響。並且，有助於該支撐基板之移除的移除過程之管理及可簡化該半導體封裝之製造。
各種實施可以包括下列一個或多個優點。例如：將一半導體晶片安裝在一在一樹脂構件中所形成之凹處內，以便可減少一半導體封裝之高度。並且，刪除在相關技藝中所需之一樹脂基板的使用，以便可達成該半導體封裝之成本減少及變薄。
從下面詳細說明、所附圖式及申請專利範圍可以明顯易知其它特徵及優點。
接下來，將一起描述用以實施本發明之最佳模式及圖式。
圖1係剛要性地顯示本發明之一具體例的一半導體封裝100之剖面圖，以及圖2顯示藉由疊合兩個半導體封裝100以實施三維安裝的狀態。此半導體封裝100大體上係由佈線105、一樹脂構件106、一半導體晶片110及一密封樹脂115等所構成。
該佈線105配置成用以整合地形成一柱部105a及一圖案佈線105b。在該圖式中，描述兩個佈線105及多個佈線105係形成用以與在該半導體晶片110上所形成之電極墊等連繫。此佈線105係由具有良好導電率之Cu(銅)所形成。
形成該柱部105a以朝做為一基板之樹脂構件106的厚度方向(在該圖式中之上及下方向)延伸。並且，該柱部105a具有一圓柱狀及藉由一如下面所述之電鍍方法來形成。藉由連續地疊合一Ni(鎳)層118b及一Au(金)層118a以在此柱部105a之下端上形成一電極118。
從該樹脂構件106之下表面106a(對應於申請專利範圍所述之一第二表面)暴露此電極118。並且，該柱部105a之上端配置用以連接至該圖案佈線105b。此外，在下面說明中假設該圖式中之箭頭X1所示的方向係一向下方向及該圖式中之箭頭X2所示的方向係一向上方向。
在該樹脂構件106上形成該圖案佈線105b以擴展有一預定圖案。從該樹脂構件106之一上表面106b暴露此圖案佈線105b之上表面(對應於申請專利範圍所述之一第一表面)。
在一從該圖案佈線105b之上表面106b所暴露的表面上相似地形成一電極102及一接合墊108，其中在該電極102中連續地疊合有一Ni(鎳)層102b及一Au(金)層102a及在該接合墊108中連續地疊合有一Ni(鎳)層108b及一Au(金)層108a。
該半導體晶片110係配置成用以安裝在該樹脂構件106中所形成之一凹處109內。在該具體例中，該半導體晶片110係以面向上方式所形成及藉由一打線接合方法將一金屬線111配置在該半導體晶片110之上表面所形成的一電極墊(未顯示)與在該佈線105上所形成之接合墊108之間。結果，該半導體晶片110配置成經由該金屬線111電性連接至該佈線105(柱部105a及圖案佈線105b)。
此外，將一晶粒附著薄膜層110A放置在該半導體晶片110之下部分，以及此晶粒附著薄膜層110A配置成接合至該凹處109之下表面。並且，該具體例配置用以藉由該打線接合方法將該半導體晶片110連接至該佈線105，然而亦可藉由覆晶接合將該半導體晶片110連接至該佈線105。在此情況中，去除對該晶粒附著薄膜層110A或該凹處109之需求。
該樹脂構件106係一種物質，其中硬化一液態樹脂，如下面所述。例如可使用一環氧液態灌封材料或一液態成形材料及亦可使用一液晶聚合物來做為此樹脂構件106之材料。
形成此樹脂構件106，以便覆蓋該佈線105。然而，使構成該佈線105之柱部105a的下表面(在該下表面形成有該電極118)及構成該佈線105之圖案佈線105b的上表面配置成從該樹脂構件106暴露。
如圖2所示，藉由接合一外部連接端120至位於下部分之半導體封裝100的電極102來以三維方式安裝如上面描述所配置之半導體封裝100，其中該外部連接端120係由位於上部分之半導體封裝100的焊錫球所製成。在此情況中，在位於上部分之半導體封裝100與位於下部分之半導體封裝100間配置由樹脂所製成的NCF(非導電薄膜)127。
在接合一對上及下半導體封裝100之情況中，將此NCF127事先配置在位於下部分之半導體封裝100上。然後，在接合位於上部分之半導體封裝100的外部連接端120至位於下半部之半導體封裝100的電極102的情況中同時硬化該NCF 127。結果，可改善以三維方式所安裝之半導體封裝100的接合可靠性。此外，此NCF 127之安裝不是必需的。
如上面描述所配置之半導體封裝100具有將該半導體晶片110安裝在該樹脂構件106中所形成之凹處109內之結構。因此，當從內部觀看時，該半導體晶片110之厚度與該樹脂構件106之厚度部分重疊，以及可減少該半導體封裝100之高度。
並且，不像相關技藝半導體封裝，在依據該具體例之半導體封裝100中不使用一樹脂基板。結果，可使該半導體封裝100變薄成在相關技藝中所使用之樹脂基板的厚度，並且可減少組件之數目，因此可達到成本降低。
接下來，將使用圖3至圖17來描述如上面描述所配置之半導體封裝100的製造方法。
為了製造該半導體封裝100，如圖3所示，首先準備一由導電材料(例如：Cu)所製成之支撐基板101。接下來，使用一電解電鍍方法在此支撐基板101之下表面上形成一中止層121。此中止層121具有下面結構：疊合有一具有0.1至0.2微米厚之Au(金)層121a及一具有0.1至3微米厚之Ni(鎳)層121b。在此情況中，如圖4所示，在一晶片安裝相應位置A(一下面所述之成形部107所要形成之位置)以外之位置上形成該中止層121。
做為一具體形成方法，藉由一微影方法先在該晶片安裝相應位置A中之支撐基板101上形成一光阻圖案(未顯示)。接下來，使用此光阻圖案做為一罩幕，藉由電解電鍍連續地沉積一Au層121a和一Ni層121b，然後移除該光阻圖案。結果，在除該支撐基板101之晶片安裝相應位置A以外之位置中形成該中止層121。
此外，在下面所述隨後步驟之電解電鍍中，該支撐基板101及該中止層121構成一電流攜帶路徑，以致於該支撐基板101及該中止層121最好是導電材料。
在圖5所示之下一步驟中，在該中止層121上形成圖案佈線105b。藉由一微影方法在該中止層121上形成一光阻圖案(未顯示)及使用此光阻圖案做為一罩幕藉由電解電鍍在中止層121上沉積Cu以形成此圖案佈線105b，然後移除該光阻圖案。
當如以上所述形成該圖案佈線105b，在該具體例中隨後實施一成形部107之形成步驟。圖6至8顯示該成形部107之製程。如圖6所示，為了製造該成形部107，先形成一具有一開口103A之光阻圖案103。在此光阻圖案103中，配置一薄膜狀光電導樹脂薄膜以覆蓋該支撐基板101及使用一罩幕(未顯示)，暴露及顯影對應於該晶片安裝相應位置A之部分及藉此形成對應於該晶片安裝相應位置A之開口103A。
接下來，使用此光阻圖案103做為一罩幕以藉由電解電鍍沉積Cu來形成該成形部107。圖7顯示在該開口103A內形成該成形部107之狀態。隨後，如圖8所示，藉由移除該光阻圖案103以形成該成形部107。
形成該成形部107以對應於下面所述之一半導體晶片110的安裝位置及形狀。具體地，以稍微大於從水平所觀看到之半導體晶片110的形狀來形成從下面所觀看之成形部107的形狀，並且將該成形部107之高度(圖8中之箭頭T所示)設定成大於或等於該半導體晶片110之厚度(包括一晶粒附著薄膜層110A之厚度)。因此，以朝下突出超過該支撐基板101之下表面的形狀來形成該成形部107。
當如上所述在該支撐基板101上形成該成形部107時，隨後實施一柱部105a之形成製程。為了形成該柱部105a，形成一光阻圖案104以覆蓋該支撐基板101，其中在支撐基板101形成有該圖案佈線105b及該成形部107。
在此光阻圖案104中，首先使用一塗佈機等以一預定厚度塗抹一光阻至該支撐基板101或配置一具有一預定厚度之光阻薄膜及藉由一微影方法圖案化此光阻，藉此形成具有開口104A之光阻圖案104。圖9顯示在該支撐基板101上形成具有該等開口104A之光阻圖案104的狀態。
然後，在圖10所示之步驟中，使用此光阻圖案104做為一罩幕，藉由電解電鍍沉積Cu及在該等開口104A內沉積該等柱部105a。結果，形成由該柱部105a及該圖案佈線105b所構成之佈線105。
因此，所形成之柱部105a係配置成朝該圖式中之向上及向下方向(該半導體封裝100之厚度方向)延伸。並且，該柱部105a之上端係配置成整合地連接至該圖案佈線105b及該柱部105a之下端配置成從該開口104A暴露至外部。
接著，在從該柱部105a之開口104A所暴露的端上形成一電極118。使用一電解電鍍方法藉由連續地疊合一Ni層118b及一Au層118a以形成此電極118。當如上所述形成該柱部105a(佈線105)及該電極118時，移除該光阻圖案104。圖11顯示移除該光阻圖案104之狀態。
然後，在圖12所示之步驟中，形成一樹脂構件106。該具體例之特徵在於使用一液態樹脂做為該樹脂構件106之材料。可使用一環氧液態灌封材料或一液態成形材料及亦可使用一液晶聚合物以做為該液態樹脂。此外，當使用該液態灌封材料或該液態成形材料做為該液態樹脂時，在配置在該支撐基板101上後，藉由加熱實施硬化製程。
藉由使用該液態樹脂做為該樹脂構件106，甚至當在該圖案佈線105b上形成許多柱部105a以朝該圖中之向下方向延伸(突出)時，該液態樹脂可平順地在該等柱部105a間移動。結果，甚至當許多柱部105a呈現時，在該樹脂構件106及該佈線105中沒有形成氣隙及可確實地密封該半導體晶片110等。
此外，在該樹脂構件106之配置後，可以相對於該樹脂構件106之下表面106a實施研磨製程，以便確實地從該樹脂構件106暴露該電極118。
然後，在圖13所示之步驟中，實施藉由蝕刻以移除該支撐基板101(包括該成形部107)之製程。在此情況中，使用可分解該支撐基板101(Cu)而不可分解該中止層121之蝕刻溶液。結果，藉由該中止層121停止該支撐基板101之移除及亦藉由該樹脂構件106停止該成形部107之移除。
結果，該蝕刻溶液可防止對在該樹脂構件106中所形成之佈線105的影響。並且，有助於該支撐基板101之移除的移除製程及可簡化該半導體封裝100之製造。
此外，藉由移除該支撐基板101，形成一沒有呈現一用以支撐該樹脂構件106之構件的結構，然而在移除該支撐基板101時，該樹脂構件106硬化以確保預定剛度。因此，甚至當沒有呈現該支撐基板101時，可實施隨後之每一步驟。
圖13顯示移除該支撐基板101之狀態。在此支撐基板101之移除製程中，亦同時移除在該支撐基板101上所形成之成形部107。結果，在該樹脂構件106中形成一對應於該成形部107之形狀的凹處109。形成該成形部107，以便如上所述對應於該半導體晶片110之安裝位置及形狀。因此，使用此做為一模型之成形部107所形成的凹處109之形成位置及形狀亦對應於該半導體晶片110之安裝位置及形狀。
接著，在圖14所示之步驟中，在該樹脂構件106之下表面106a上形成一光阻圖案125及同樣在該上表面所形成之中止層121上形成一光阻圖案126。在所有下表面106a上形成該光阻圖案125。另一方面，使用一微影方法以圖案化在該中止層121上所形成之光阻圖案126及藉此使該光阻圖案126形成於一電極102之位置(見圖2)及一接合墊108之形成位置中，其中在三維安裝時位於上部分之半導體封裝100的一外部連接端120連接至該電極102，以及連接一用以連接至下面所述之半導體晶片110的金屬線111連接至該接合墊108。
然後，使用該等光阻圖案125及126做為一罩幕以實施該中止層121(Au層121a及Ni層121b)之蝕刻製程。結果，移除該中止層121之其它部分，以留下該電極102及該接合墊108。隨後，如圖15所示，藉由移除該等光阻圖案125及126，在佈線105上(圖案佈線105b)上形成該電極102及該接合墊108。
接著，在圖16所示之步驟中，實施用以在該凹處109中安裝該半導體晶片110之製程。具體地，使用該晶粒附著薄膜層110A以面向上方式將該半導體晶片110安裝在該凹處109中。
如以上所述，以一對應於該成形部107之形狀來形成該凹處109，因此，以稍微大於從水平所觀看到之半導體晶片110的形狀方式來形成從水平所觀看到之形狀，並且將深度(圖16中之箭頭T的所示)設定成大於或等於該半導體晶片110之厚度(包括該晶粒附著薄膜層110A之厚度)。因此，該半導體晶片110處於被嵌入該樹脂構件106中之狀態，其中將該半導體晶片110安裝至該凹處109中。
隨後，使用一打線接合裝置藉由一金屬線111將在該半導體晶片110上所形成之電極墊連接至在該佈線105上所形成之接合墊108。結果，配置用以在該半導體晶片110與該佈線105間實施電性連接。在該具體例中，在該半導體晶片110之安裝中使用一打線接合方法，以便可以高可靠性便宜地將該半導體晶片110連接至該佈線105。
然後，在圖17所示之步驟中，形成一用以密封該半導體晶片110之密封樹脂115。配置此密封樹脂115，以便保護該半導體晶片110及該金屬線111。可以在該密封樹脂115之形成中使用一成形方法或一灌封方法。
當如此形成該密封樹脂115時，藉由接合焊錫球至該等電極118以形成該等外部連接端120。可藉由實施上述步驟以形成圖1所示之半導體封裝100。
在依據上述具體例之製造方法中，藉由移除該支撐基板101以同時在該樹脂構件106中形成對應於該成形部107之凹處109。因此，相較於一用以在形成該樹脂構件106後個別形成該凹處109之方法，可簡單地形成具有高準確性之凹處109。
並且，在依據本發明之製造方法中，使用該光阻圖案104藉由一電鍍方法以形成該柱部105a。結果，使用一微影技術在該光阻圖案104中形成為了要形成該柱部105a之開口104A，以便可形成具有高準確性之高深寬比(aspect ratio)的圖案。
藉由如此使用該光阻圖案104以電鍍及形成該柱部105a，可形成具有高準確性之柱部105a。因此，甚至當疊合複數個半導體封裝100以實施如圖2所示之三維安裝時，可確實地實施在該外部連接端120與該電極102間之連接。
並且，藉由如上所述之具有高深寬比的開口104A以形成該柱部105a，該柱部105a具有在厚度方向上皆有均勻斷面之圓柱狀及可形成具有良好電氣特性之佈線及它亦可好好地處理高頻信號。
此外，在上述半導體封裝之製造方法中，為了說明方便起見已描述一用以從一支撐基板101起製造一半導體封裝100之程序，然而可實際地製造所謂多重封裝。亦即，在一支撐基板101上形成複數個半導體封裝100後，藉由以一預定位置切割來製造個別半導體封裝100。
上面已藉由該較佳具體例描述本發明，然而本發明並非侷限於上述特定具體例，以及於申請專利範圍中所述之要點內可實施各種修改及變化。
具體地，上述具體例已配置成用以一起使用該Au層121a(一貴金屬)與該Ni層121b做為該中止層121。然而，像Au之貴金屬的使用可能增加該半導體封裝100之製造成本。因此，它可以配置成只使用該Ni層做為該中止層121。然而，在此情況中，例如：在圖14所示之步驟中，在形成只具有該等Ni層108b、102b之接合墊108及該電極102後，藉由提供無電鍍以在該接合墊108及該電極102之Ni層108b、102b上形成該等Au層108a、102a。
並且，在上述具體例中，已設定該凹處109之深度以使該半導體晶片110完全地嵌入該凹處109中，然而，沒有必要使用此結構。亦即，只要使用使該半導體晶片110在從水平觀看之狀態中部分與該樹脂構件106重疊的結構，可藉由此重疊大小使該半導體封裝100變薄。
100．．．半導體封裝
101．．．支撐基板
102．．．電極
102a．．．Au層
102b．．．Ni層
103．．．光阻圖案
103A．．．開口
104．．．光阻圖案
104A．．．開口
105．．．佈線
105a．．．柱部
105b．．．圖案佈線
106．．．樹脂構件
106a．．．下表面
106b．．．上表面(前表面)
107．．．成形部
108．．．接合墊
108a．．．Au層
108b．．．Ni層
109．．．凹處
110．．．半導體晶片
110A．．．晶粒附著薄膜層
111．．．金屬線
115．．．密封樹脂
118．．．電極
118a．．．Au層
118b．．．Ni層
120．．．外部連接端
121．．．中止層
121a．．．Au層
121b．．．Ni層
125．．．光阻圖案
126．．．光阻圖案
127．．．NCF(非導電薄膜)
A．．．晶片安裝相應位置
T．．．深度
圖1係顯示本發明之一具體例的一半導體封裝之剖面圖。
圖2係顯示疊合兩層圖1所示之半導體封裝的狀態之剖面圖。
圖3係顯示一藉由根據一程序(第一)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖4係顯示藉由根據一程序(第二)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖5係顯示藉由根據一程序(第三)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖6係顯示藉由根據一程序(第四)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖7係顯示藉由根據一程序(第五)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖8係顯示藉由根據一程序(第六)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖9係顯示藉由根據一程序(第七)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖10係顯示藉由根據一程序(第八)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖11係顯示藉由根據一程序(第九)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖12係顯示藉由根據一程序(第十)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖13係顯示藉由根據一程序(第十一)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖14係顯示藉由根據一程序(第十二)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖15係顯示藉由根據一程序(第十三)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖16係顯示藉由根據一程序(第十四)以製造本發明之一具體例的半導體封裝之方法的圖式。
圖17係顯示藉由根據一程序(第十五)以製造本發明之一具體例的半導體封裝之方法的圖式。
100．．．半導體封裝
102．．．電極
102a．．．Au層
102b．．．Ni層
105．．．佈線
105a．．．柱部
105b．．．圖案佈線
106．．．樹脂構件
106a．．．下表面
106b．．．上表面(前表面)
108．．．接合墊
108a．．．Au層
108b．．．Ni層
109．．．凹處
110．．．半導體晶片
110A．．．晶粒附著薄膜層
111．．．金屬線
115．．．密封樹脂
118．．．電極
118a．．．Au層
118b．．．Ni層
120．．．外部連接端

Claims (13)

  1. 一種半導體封裝，包括：樹脂構件，該樹脂構件形成有安裝有半導體晶片之凹處；以及佈線，該佈線係由圖案佈線部及柱部所構成，其中，該圖案佈線部係以暴露在該樹脂構件之第一表面之方式形成並且連接該半導體晶片，該柱部係以朝該樹脂構件之厚度方向延伸之方式形成，該柱部之一端連接至該圖案佈線部，而另一端係以暴露在相對於該樹脂構件之第一表面的第二表面之方式形成，該圖案佈線部及該樹脂構件係以該圖案佈線部與該樹脂構件之第一表面成為同一平面之方式形成，在該圖案佈線部上係設有電極、及用以與該半導體晶片進行線連接之接合墊，該佈線係在凹處之周圍形成。
  2. 如申請專利範圍第1項之半導體封裝，其中，該柱部具有圓柱狀且以電鍍方法來形成。
  3. 如申請專利範圍第1或2項之半導體封裝，其中，將該半導體晶片安裝在該凹處中。
  4. 如申請專利範圍第3項之半導體封裝，其中，該凹處之深度大於或等於該所安裝之半導體晶片的厚度。
  5. 如申請專利範圍第3項之半導體封裝，其中，該半導體晶片與該接合墊係藉由接合線而進行線連接，且以覆蓋該半導體晶片、該接合墊及該接合線之方式形成 密封構件。
  6. 一種半導體封裝之安裝結構，係積層複數個申請專利範圍第5項之半導體封裝而構成者，其中，藉由連接一半導體封裝中設於該圖案佈線部上的電極、與另一半導體封裝中暴露在該樹脂構件之第二表面的該柱部之端部，而積層連接複數個半導體封裝。
  7. 如申請專利範圍第6項之半導體封裝之安裝結構，其中，該一半導體封裝中設於該圖案佈線部上的電極、及另一半導體封裝中暴露在該樹脂構件之第二表面的該柱部之端部係經由焊錫球所構成之外部連接端而連接。
  8. 如申請專利範圍第6或7項之半導體封裝之安裝結構，其中，該所積層之複數個半導體封裝係經由樹脂而接合。
  9. 一種半導體封裝之製造方法，係在樹脂構件上安裝半導體晶片之半導體封裝之製造方法，該方法包括：第一步驟，在支撐基板上形成圖案佈線部；第二步驟，藉由電鍍方法在該支撐基板上之對應於該半導體晶片之安裝位置的位置中突出及形成成形部；第三步驟，藉由使用光阻圖案，以電鍍方法在該圖案佈線部上形成柱部，而形成包含該圖案佈線部及該柱部之佈線；第四步驟，藉由配置用以密封該成形部及該佈線之樹脂，而形成樹脂構件；第五步驟，一起移除該支撐基板與該成形部，在該樹脂 構件中形成凹部；以及第六步驟，在該圖案佈線部上形成電極、及用以與該半導體晶片進行線連接之接合墊，在該第四步驟中，以與該圖案佈線部成為同一平面之方式形成該樹脂構件。
  10. 如申請專利範圍第9項之半導體封裝之製造方法，進一步包括：第七步驟，將該半導體晶片安裝在該凹部中，並且連接該半導體晶片與該接合墊。
  11. 如申請專利範圍第9或10項之半導體封裝之製造方法，其中，在該第四步驟中，使用液態樹脂作為該樹脂構件之材料，在將該液態樹脂配置在該支撐基板上後，硬化該液態樹脂而形成該樹脂構件。
  12. 如申請專利範圍第10項之半導體封裝之製造方法，其中，在該第七步驟中，藉由打線接合而連接該半導體晶片與該接合墊。
  13. 如申請專利範圍第9或10項之半導體封裝之製造方法，其中，在該第一步驟中，在該支撐基板上形成中止層後，形成該圖案佈線部，以及在該第五步驟中，藉由該中止層而停止該支撐基板之移除。
TW095133044A 2005-09-07 2006-09-07 半導體封裝及其製造方法 TWI390684B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005259723A JP4566866B2 (ja) 2005-09-07 2005-09-07 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
TW200721404A TW200721404A (en) 2007-06-01
TWI390684B true TWI390684B (zh) 2013-03-21

Family

ID=37829292

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095133044A TWI390684B (zh) 2005-09-07 2006-09-07 半導體封裝及其製造方法

Country Status (5)

Country Link
US (1) US7772689B2 (zh)
JP (1) JP4566866B2 (zh)
KR (1) KR101177473B1 (zh)
CN (1) CN100573865C (zh)
TW (1) TWI390684B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010056210A1 (en) * 2008-11-17 2010-05-20 Advanpack Solutions Private Limited Semiconductor substrate, package and device and manufacturing methods thereof
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
JP5485110B2 (ja) * 2010-10-29 2014-05-07 新光電気工業株式会社 配線基板及びその製造方法、電子装置
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8714725B2 (en) * 2011-11-10 2014-05-06 Xerox Corporation Image receiving member with internal support for inkjet printer
US8867231B2 (en) * 2012-01-13 2014-10-21 Tyco Electronics Corporation Electronic module packages and assemblies for electrical systems
CN103400772B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先封后蚀芯片正装三维***级金属线路板结构及工艺方法
US20150342046A1 (en) * 2014-05-23 2015-11-26 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, method for maufacturing the same and package on package having the same
US9748187B2 (en) * 2014-12-19 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer structure and method for wafer dicing
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
CN108962766B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4483067A (en) * 1981-09-11 1984-11-20 U.S. Philips Corporation Method of manufacturing an identification card and an identification manufactured, for example, by this method
JPS61266350A (ja) * 1985-05-21 1986-11-26 株式会社日立製作所 配線回路用セラミック基板
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
JPH0955445A (ja) * 1995-08-11 1997-02-25 Sony Corp 半導体装置およびその製造方法
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP2001189403A (ja) 1999-10-22 2001-07-10 Ibi Tech Co Ltd 配線基板
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置
JP2002158312A (ja) 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
US6528869B1 (en) * 2001-04-06 2003-03-04 Amkor Technology, Inc. Semiconductor package with molded substrate and recessed input/output terminals
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same

Also Published As

Publication number Publication date
US7772689B2 (en) 2010-08-10
CN100573865C (zh) 2009-12-23
US20070052071A1 (en) 2007-03-08
CN1929122A (zh) 2007-03-14
KR20070028229A (ko) 2007-03-12
JP4566866B2 (ja) 2010-10-20
TW200721404A (en) 2007-06-01
KR101177473B1 (ko) 2012-08-28
JP2007073765A (ja) 2007-03-22

Similar Documents

Publication Publication Date Title
TWI390684B (zh) 半導體封裝及其製造方法
TWI390683B (zh) 半導體封裝及其製造方法
US8415789B2 (en) Three-dimensionally integrated semicondutor device and method for manufacturing the same
US8344492B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
JP4274290B2 (ja) 両面電極構造の半導体装置の製造方法
US8174109B2 (en) Electronic device and method of manufacturing same
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US8399980B2 (en) Electronic component used for wiring and method for manufacturing the same
JP2009506572A (ja) 相互接続構造を含むマイクロフィーチャ組立品およびそのような相互接続構造を形成するための方法
JP5237242B2 (ja) 配線回路構造体およびそれを用いた半導体装置の製造方法
TWI471991B (zh) 半導體封裝
JP2002093831A (ja) 半導体装置およびその製造方法
JP5147755B2 (ja) 半導体装置及びその製造方法
TW201631701A (zh) 以聚合物部件爲主的互連體
TWI413210B (zh) 電子裝置封裝及製造方法
US9245864B2 (en) Ball grid array semiconductor package and method of manufacturing the same
TW201631715A (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
JP3394696B2 (ja) 半導体装置及びその製造方法
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
JP4663172B2 (ja) 半導体装置の製造方法
JP2005116715A (ja) 半導体装置およびその製造方法
TWI842404B (zh) 電子封裝件之製法及其承載結構
KR101678969B1 (ko) 유전체 부재에 단자를 구비하는 마이크로전자 패키지
TWI474413B (zh) 晶片封裝結構的製程

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees