TWI390543B - 於記憶體系統中達成訊框鎖定的方法、記憶體系統、記憶體裝置控制器及用於啟始記憶體系統之基於處理器系統 - Google Patents

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Description

於記憶體系統中達成訊框鎖定的方法、記憶體系統、記憶體裝置控制器及用於啟始記憶體系統之基於處理器系統
本發明大體係關於記憶體裝置，且更特定言之係關於一種用於啟始與複數個記憶體裝置之通信的系統與方法以及使用其之記憶體裝置與基於處理器系統。
傳統上，動態隨機存取記憶體("DRAM")裝置已經架構設計用於信號線並行連接至若干信號終端機的"多點(multi-drop)"組態。隨著記憶體裝置之操作速度繼續增加，此方法不能提供充分效能。更新近之DRAM裝置架構已拋棄多點方法且改為經架構設計用於每一信號線連接於僅兩個信號終端機之間的點對點組態。點對點組態允許更乾淨利落、受更多控制之允許非常高資料轉移速率的信號傳輸。點對點拓撲需要低針腳計數及每針腳高資料速率，以便保持並擴展系統記憶體密度。
隨著記憶體裝置之操作速度進一步增加，甚至點對點架構可變得不充分。詳言之，在多個通道(亦即，匯流排)中並行傳輸的指令、位址及資料信號之間的時序偏斜可相對於彼此而變得偏斜。此外，此等指令、位址及資料信號之間的時序可相對於連同指令、位址及資料信號一起轉遞的時脈信號而變得偏斜。結果，在可使用記憶體系統之前啟始記憶體系統經常為必要的。在主機控制器與耦接至主機控制器或另一記憶體裝置的若干記憶體裝置中之每一者兩者中完成此啟始所需的電路可能非常複雜。在具有大量記 憶體裝置之基於處理器系統中，藉由將此複雜電路包括於主機控制器及所有記憶體裝置中而添加至系統的成本可增加該等基於處理器系統之成本。
因此，需要一可(例如)相對廉價地啟始經由高速匯流排將資料耦接至記憶體裝置並經由高速匯流排耦接來自記憶體裝置之資料的記憶體系統的啟始系統與方法。
圖1中展示根據本發明之一實施例的電腦系統10。電腦系統10包括一經由處理器匯流排18而連接至主機控制器16之中央處理單元("CPU")12。主機控制器16連接至周邊輸入/輸出("I/O")匯流排20且連接至四個雙列直插式(double in-line)記憶體模組("DIMM")22、24、26、28。DIMM 22至28經由單向指令/位址("CA")匯流排30自主機控制器16接收指令、位址及寫入資料，且其經由單向資料匯流排32將讀取資料傳輸至主機控制器16。另外，DIMM 22至28經由邊帶存取匯流排34而耦接至主機控制器16。如下文更詳細地解釋，邊帶存取匯流排34用於將組態資料傳遞至DIMM 22至28。最後，主機控制器16及DIMM中之每一者自參考時脈產生器38接收一時脈信號。
如之前所提及，點對點資料("DQ")匯流排菊鏈鏈接於點對點架構中之DIMM 22至28上的DRAM裝置之間。DIMM 22至28上之最後裝置將儘可能快地在匯流排上傳輸記憶體資料以最小化潛時。最後裝置界定讀取資料之訊框邊界。在最後裝置與主機之間的中間DRAM裝置將其資料合併至 與訊框邊界對準的DQ資料流中，使得在對相同DIMM 22至28上之不同裝置進行背對背存取時DQ訊框不會被截斷。自主機觀點來看，在進行背對背讀取請求的同時在DQ匯流排上不存在間隙。最後裝置之上游裝置識別第二DQ匯流排上之訊框邊界，且識別其中之特定訊框以合併DQ資料。訓練序列用於識別訊框邊界及關於CA匯流排上所發出之指令的特定訊框兩者。
圖1中所示之DIMM 22至28中之每一者具有一在其與主機控制器16之間的專用記憶體通道，在圖2中更詳細地展示該專用記憶體通道。如圖2中所示，複數個記憶體裝置40至44以菊鏈型式連接在DIMM 22至28中之每一者上。將含有指令、位址及寫入資料的訊框封包以菊鏈方式自主機控制器16(圖1)轉遞至第一記憶體裝置40，自第一記憶體裝置40轉遞至第二記憶體裝置42，等等。同樣，將含有讀取資料之封包以菊鏈型式自最後記憶體裝置44傳輸至第二記憶體裝置42等等直至到達主機控制器16。如上文所提及，來自匯流排34(圖1)之裝置組態經由低速串列邊帶存取匯流排48而耦接至記憶體裝置40至44中之每一者中的邊帶埠以允許主機控制器16自內部裝置組態暫存器讀取並寫入至內部裝置組態暫存器。亦將來自參考時脈產生器38(圖1)之時脈信號提供給記憶體裝置40至44中之每一者，使得記憶體裝置40至44中之每一者中的內部鎖相迴路("PLL")可合成傳輸資料所需之高速時脈。
主機控制器16及記憶體裝置40至44使用高速點對點匯流 排架構來通信，高速點對點匯流排架構在本文中有時將被稱為"鏈路"匯流排。如圖1中所示，主機控制器16(圖1)在單向CA匯流排30上發出含有指令、位址及寫入資料之訊框封包，如圖2中所示，該等訊框封包以菊鏈型式施加至每一DRAM裝置40至44。亦如圖1中所示，DRAM裝置40至44在單向資料匯流排32上將讀取資料傳回至主機控制器16。以如上文參看圖2所解釋的菊鏈型式將讀取資料自一DRAM裝置40至44傳遞至下一者。
在一實施例中，含有指令、位址及寫入資料之訊框封包經組織於54位元訊框中，如圖3中所示，54位元訊框為六個CA通道中之每一者上的九個位元時間。在一實施例中，讀取資料資訊經組織於36位元訊框封包中，如圖4中所示，36位元訊框封包為四個DQ通道中之每一者上的九個位元時間。循環冗餘檢查("CRC")位元可包括於訊框封包中以偵測並校正串列位元錯誤。由於追蹤延遲及其他條件之變化，來自每一通道之九個訊框封包位元可能在鏈路通道之間偏斜。DRAM裝置40至44中之邏輯負責解串來自每一通道之九個位元，且接著對準來自每一通道資料之資料以重新構成訊框，如下文更詳細地解釋。
圖5中更詳細地展示根據本發明之一實施例的記憶體裝置50。記憶體裝置50中之多數組件亦用於主機控制器16中以傳輸並接收由記憶體裝置50傳輸並接收的相同信號。記憶體裝置50在埠52處接收一差分CA主時脈信號，將差分CA主時脈信號連同含有指令、位址及寫入資料之訊框封 包一起自主機控制器16或上游記憶體裝置轉遞。所轉遞之CA主時脈信號具有一頻率，該頻率為傳輸資料的頻率之一分數(例如，四分之一)。差分信號傳輸在埠52處用於提供良好雜訊抗擾性及信號完整性。將CA主時脈信號施加至差分接收器56，差分接收器56將信號轉換至單端時脈信號且將其施加至一同步延遲線("SDL")60。差分接收器56以及下文描述之記憶體裝置50中的其他差分接收器可經校準以補償DC偏移差。在校準期間，可將用於接收器中之運算放大器的輸入置於同一電壓下，此在接收器輸出處產生隨機資料。若不存在DC偏移差，則差分接收器在於長時段內取樣時隨機地產生同樣多的一與零。當存在DC偏移差時，樣本將主要朝向零或主要朝向一而加權。求和邏輯可判定在取樣時段內是否存在一與零之相等分布。此偏移消除可應用於用於傳遞訊框封包位元之差分接收器與用於傳遞經轉遞之時脈信號的差分接收器兩者。
進一步參看圖5，SDL 60產生接收("Rx")CA時脈信號之四個相位，該等相位在與傳輸CA主時脈信號之主機控制器16或記憶體裝置相同的時脈域中。SDL 60使用由鎖相迴路("PLL")62產生之四相內部時脈信號以產生Rx CA時脈信號之四個相位。PLL 62經由接收器64接收自參考時脈產生器38輸出的參考時脈信號以亦產生傳輸("Tx")CA時脈信號之四個相位，該等相位在與記憶體裝置50相同的時脈域中。PLL 62亦產生並經由傳輸器66輸出CA第二時脈信號之四個相位，將該等相位施加至下游記憶體裝置之CA 主時脈埠52。最後，PLL 62產生並經由傳輸器68輸出DQ主時脈信號之四個相位，將該等相位施加至主機控制器16或上游記憶體裝置之DQ第二時脈埠。通常將DQ主時脈信號連同讀取資料一起傳輸至主機控制器16或上游記憶體裝置之埠70處的差分DQ第二時脈信號。DQ第二時脈信號經由一差分接收器72而耦合並施加至另一SDL 76，SDL 76以與SDL 60產生Rx CA時脈信號之四個相位之方式(如上文解釋)相同的方式產生Rx DQ時脈信號之四個相位。Rx DQ時脈信號用於擷取來自下游記憶體裝置之讀取資料，如上文所解釋。PLL 62亦以與其產生Tx CA時脈信號之四個相位之方式相同的方式產生Tx DQ時脈信號之四個相位。Tx DQ時脈信號用於在記憶體裝置50之時脈域中同步化來自下游記憶體裝置之讀取資料的處理。
記憶體裝置亦包括CA主接收埠80，其具有6個通道。CA主接收埠80接收含有指令及位址以及寫入資料的訊框封包以用於儲存於記憶體裝置50中或下游記憶體裝置中。每一訊框封包由9組6位元封包字組成，使得每一訊框封包含有54個位元。為有助於菊鏈鏈接至下游記憶體裝置，記憶體裝置50包括CA第二傳輸埠84，該埠耦接至下游記憶體裝置(未圖示)之CA主接收埠80。每一埠80、84可能能夠具有自3.2 GT/s至6.4 GT/s之資料轉移速率。
將由記憶體裝置50在CA主接收器埠80處所接收的訊框封包施加至差分接收器90，差分接收器90又將其施加至由參考數字92共同指示之四個差分接收器。接收器92中之每 一者將信號施加至各別鎖存器(由參考數字94共同指示)之資料輸入。鎖存器94藉由四相Rx CA時脈之各別相位來時脈控制(clocked)。圖6中展示藉由四個相位CLK0至CLK3擷取訊框封包以產生所接收之資料RxData0至3的方式。
若由鎖存器94擷取之訊框封包位元係用於存取記憶體裝置50而非存取下游記憶體裝置，則將訊框封包位元儲存於為5位元深度之各別4位元暫存器98中，且自暫存器98轉移至Rx定框邏輯100。Rx定框邏輯100辨識每一訊框封包之邊界。將訊框封包之對應於指令及位址的位元施加至訊框解碼器110，訊框解碼器110將對應於指令、位址及寫入資料的位元彼此分開。位址位元臨時儲存於指令佇列114中且按序施加至列解碼器120及行解碼器124。解碼器120、124選擇記憶體陣列130中之記憶體單元的列及行。訊框解碼器110將寫入資料位元施加至寫入緩衝器134，其中臨時儲存該等寫入資料位元以用於隨後導引至記憶體陣列130。
亦將由鎖存器94擷取之訊框位元施加至多工器140。若由鎖存器94擷取之訊框位元用於存取下游記憶體裝置，則多工器140將位元耦接至第二多工器144。多工器144由Tx CA時脈信號之4個相位操作以經由差分傳輸器148將資料之4個位元輸出至CA第二傳輸埠84，其中將資料之4個位元施加至下游記憶體裝置之CA主接收埠80。
將來自記憶體陣列130之待轉移至下游記憶體裝置的讀取資料施加至筒形移位器150，筒形移位器150藉由控制電路152來操作。筒形移位器150自陣列130接收並行資料之 64個位元且將該等位元分成9個6位元群，其連同循環冗餘檢查("CRC")位元一起儲存於暫存器154中。藉由來自PLL 62之TX CA時脈信號之4個各別相位將儲存於暫存器154中之位元時脈控制至大體由參考數字160指示的四個暫存器中。接著經由多工器140、144將儲存於暫存器160中之位元順序地耦接至CA第二傳輸埠84。
讀取資料耦接至記憶體裝置50中及經由記憶體裝置50耦接讀取資料類似於封包訊框耦接至記憶體裝置50中及經由記憶體裝置50耦接封包訊框的方式。特定言之，將來自下游記憶體裝置之讀取資料位元施加至具有4個通道之寬度的DQ第二接收器埠170。將讀取資料位元施加至差分接收器172且經由4個接收器174而耦接至4個鎖存器178之資料輸入。鎖存器178係藉由Rx DQ時脈信號之4個各別相位來時脈控制。儲存於鎖存器178中之讀取資料位元經由多工器180而耦接至第二多工器182，第二多工器182係由Tx DQ時脈信號之4個相位來控制以順序地將4個位元施加至差分傳輸器186。傳輸器186將讀取資料輸出至DQ主傳輸埠188，因此可將資料耦接至上游記憶體裝置或主機控制器16之DQ第二接收埠170。
將自記憶體陣列130讀取之待轉移至主機控制器16或上游記憶體裝置的讀取資料施加至筒形移位器190，筒形移位器190係藉由控制電路192來操作。筒形移位器190自陣列130接收並行資料之64個位元且將該等位元分成9個6位元群，將9個6位元群連同循環冗餘檢查("CRC")位元一起 儲存於暫存器194中。藉由來自PLL 62的TX DQ時脈信號之4個各別相位將儲存於暫存器194中之位元時脈控制至大體由參考數字200所指示的四個暫存器中。接著經由多工器180、182將儲存於暫存器200中之位元順序地耦接至DQ主傳輸埠188。
如上文所提及，經由邊帶存取匯流排34(圖1)耦接組態資料且經由緩衝器214將組態資料施加至暫存器210。經由第二緩衝器216將來自暫存器210之組態資料施加至邊帶存取匯流排34。邊帶存取匯流排34為一慢速低針腳計數匯流排，主機控制器16可使用該匯流排來以特定時序參數程式化暫存器210，或可在鏈路訓練期間查詢特定狀態暫存器。存在許多可能邊帶組態位元。下文在表1中列出與啟始特別相關的彼等位元。
記憶體裝置50亦接收告警信號，告警信號經由緩衝器224而耦接至暫存器210且經由緩衝器226而自暫存器耦接。最後，重設信號經由緩衝器230而耦接至重設電路234，重設電路234在加電時重設記憶體裝置50。
如上文所提及，在系統使用之前使用高速匯流排來啟始記憶體系統之組件通常為必要的。記憶體裝置50包括用於此目的之鏈路介面單元238。鏈路介面單元238執行啟始程序以允許Rx定框邏輯100辨識每一所接收之訊框的邊界。Rx定框邏輯100實際上具有調整由PLL 62所產生之四相Tx時脈的能力。此能力允許訊框封包以正確訊框邊界重新建構於記憶體裝置50內。如下文更詳細地描述，在訓練期間藉由發出可識別符記，接著旋轉時脈及資料多工直至已準確重新建構符記為止而建立訊框邊界。一旦符記被重新建構，Rx定框邏輯100便停止搜尋符記，且鎖定搜尋狀態機。此被稱為"訊框鎖定"。下文詳細解釋鏈路介面單元 238及記憶體裝置之剩餘部分執行其啟始功能的方式。簡要地，以一允許啟始之多數複雜性在主機控制器16中執行的方式來執行啟始。此避免將許多過度複雜性置於耦接至主機控制器16的記憶體裝置中。
圖7中展示可用作主機控制器16(圖1)之主機控制器240的一實施例。主機控制器240包括一自參考時脈產生器38(圖1)接收參考時脈信號之接收器242。接收器242將時脈信號施加至PLL 244，PLL 244產生內部時脈信號之四個相位。PLL 244亦產生CA主時脈信號之四個相位並自CA主時脈埠246輸出CA主時脈信號之四個相位，該等相位係自傳輸器248接收。將CA主時脈信號相位施加至主機控制器240所連接至的記憶體裝置50之CA主時脈埠52。最後，PLL 244產生內部傳輸("Tx")CA時脈信號之四個相位，該等相位在與主機控制器240相同的時脈域中。
主機控制器240亦自其直接連接的記憶體裝置50在DQ主時脈埠250處接收DQ主時脈信號。DQ主時脈信號經由接收器252而耦接至一同步延遲線("SDL")254，同步延遲線("SDL")254使用由PLL 244所產生之四相內部時脈信號以產生接收("Rx")CA時脈信號之四個相位。Rx CA時脈信號在與傳輸DQ主時脈信號之記憶體裝置50相同的時脈域中。
藉由習知記憶體控制器電路(未圖示)將記憶體指令及位址施加至筒形移位器262，筒形移位器262係藉由控制電路264來操作。筒形移位器262接收並行指令及位址之64個位 元且將該等位元分成9個6位元群，9個6位元群連同循環冗餘檢查("CRC")位元一起儲存於暫存器266中。藉由來自PLL 244之Tx CA時脈信號之4個各別相位將儲存於暫存器266中的位元時脈控制至大體由參考數字268指示的四個暫存器中。接著經由多工器270、272及傳輸器273將儲存於暫存器268中之位元順序地耦接至CA主傳輸埠274。埠274通常將連接至其直接連接至的記憶體裝置50之CA主接收埠80(圖5)。
主機控制器240亦包括DQ主接收埠280，DQ主接收埠280自其直接連接至的記憶體裝置50接收讀取資料之封包。讀取資料經由差分接收器282而耦接，差分接收器282又將其施加至由參考數字284共同指示的四個差分接收器。接收器284中之每一者將信號施加至各別鎖存器(由參考數字288共同指示)之資料輸入。藉由SDL 254所產生的四相Rx DQ時脈之各別相位而時脈控制鎖存器288。資料位元儲存於為5位元深度之各別4位元暫存器290中，且自暫存器290轉移至DQ Rx定框邏輯291。Rx定框邏輯291辨識每一讀取資料封包之邊界。
筒形移位器262、PLL 244、SDL 254及Rx定框邏輯291在啟始期間藉由鏈路啟始模組292來控制。在來自主機控制器240之CA主傳輸埠274的6個CA通道中的持續時間小於一單位間隔("UI")的較小信號偏斜已經校正以達成"位元鎖定"後，執行此啟始。位元鎖定指代確保已校正來自埠274的CA通道中之相對小的CA信號偏斜小於一UI。藉由調整6個 CA通道中之每一者上的指令及位址位元經時脈控制離開暫存器268並自CA主傳輸埠274傳輸的時序而在主機控制器240中完成此校正。類似地，在來自記憶體裝置50之DQ主傳輸埠190的4個DQ通道中的持續時間小於一單位間隔("UI")之較小信號偏斜已經校正以達成"位元鎖定"後，執行下文描述之啟始。藉由調整由鎖存器288擷取在4個DQ通道中之每一者上的讀取資料位元的時序而在主機控制器240中完成此校正。
在CA通道及DQ通道中達成位元鎖定後，執行兩部分啟始程序以解偏斜CA通道及DQ通道來校正粗通道間偏斜(亦即，持續時間大於一單位間隔("UI")的通道間偏斜)。在啟始程序之第一TS0部分期間，記憶體裝置50自DQ主傳輸埠190傳輸埠190之所有4個通道上之資料圖案。此資料圖案係藉由主機控制器240來接收且耦接至DQ Rx定框邏輯291。定框邏輯291在主機控制器240之較慢時脈域中將資料圖案傳遞至鏈路啟始模組292。鏈路啟始模組292接著偵測4個DQ通道中之具有大於一時脈循環(亦即，大於完整資料單位間隔)之持續時間的任何偏斜。鏈路啟始模組292接著調整DQ Rx定框邏輯291以正確地組織在正常操作期間經由DQ主接收埠280而接收的讀取資料位元。
在啟始程序之第二TS1部分期間，主機控制器240自CA主傳輸埠274傳輸在埠274之所有6個通道上的指令及位址位元之圖案。此圖案係藉由記憶體裝置50依序接收，且將6個CA通道中之4者上的圖案傳遞回至主機控制器240之DQ 主接收埠280。隨後以相同方式將6個CA通道中之剩餘2者傳遞回至主機控制器240之DQ主接收埠280。在DQ主接收埠280處接收的圖案耦接至DQ Rx定框邏輯291，且接著被傳遞至鏈路啟始模組292。鏈路啟始模組292接著判定粗通道間偏斜，如上文所解釋。在鏈路啟始模組292已判定DQ通道之粗通道間偏斜的情況下，其能夠自經由DQ通道所接收的圖案中之偏斜判定可歸因於CA通道之粗通道間偏斜的粗偏斜。鏈路啟始模組292接著調整筒形移位器262，以補償CA通道中之任何粗通道間偏斜。
如同記憶體裝置50，主機控制器240包括一經由邊帶存取匯流排34(圖1)及緩衝器294接收組態資料的暫存器293。暫存器293亦可經由第二緩衝器295將組態資料施加至邊帶存取匯流排34。主機控制器240亦接收一告警信號，該告警信號經由緩衝器296而耦接至暫存器293，且經由緩衝器297而自暫存器293耦接。最後，重設信號經由緩衝器298而耦接至重設電路299，重設電路299在加電時重設主機控制器240。
如上文所提及，在主機控制器240及記憶體裝置50可操作之前，其必須經啟始以建立位元鎖定、通道解偏斜及訊框邊界。建立位元鎖定及通道解偏斜之啟始實質上校正訊框封包及讀取資料信號在其分別耦接至記憶體裝置50及自記憶體裝置50耦接時相對於所轉遞之時脈信號與通道間(from lane-to-lane)兩者的時序偏斜。如圖8中所示在資料之每一通道之間將不可避免地存在某偏斜。因此，可在訓 練期間調諧每一通道，以準確地擷取指令、位址及資料。將上文描述的所轉遞之時脈信號提供作為參考。此等時脈信號可藉由主機控制器16來啟始，主機控制器16調整時脈信號之時序直至時脈信號之四個相位位於"資料眼"之中央為止，在此時間期間訊框封包之位元為有效的。更特定言之，所轉遞之時脈信號的校正時序可藉由在如圖9中所示的訓練期間在一時段內以小增量延遲相對於訊框封包位元掃掠所轉遞之時脈信號來判定。在掃掠訊框封包位元與所轉遞之時脈信號之間的相對時序的同時，將擷取之訊框封包位元與預期資料比較以判定每一通道中之訊框封包位元何時在時脈信號掃掠之每一末端處被錯誤地擷取。接著將時脈信號重新定位以在掃掠之兩個失敗末端之間的中點處擷取資料。此將建立粗略地在資料眼之中央的時脈且被稱為位元鎖定。
在記憶體裝置50已經啟始以達成位元鎖定及通道解偏斜後，其可經啟始以達成適當訊框邊界。記憶體裝置50經啟始以藉由發出訓練序列之有序集合而達成適當訊框邊界。在所有位元通道上並行地連續地發出訓練序列。訓練序列係由串列轉移之若干群構成，且每一群之長度為九個位元。每一群內的資訊可包括標頭(其識別訓練序列)、控制資訊及用於建立穩定通道之其他資訊。自每一群內的位元0 (LSB)至位元9 (MSB)起始接著按自群0至群N之順序群次序連續地發送訓練序列。特定訓練序列可在轉變至下一訓練序列之前重複多次。訓練序列轉變係藉由一組協定規則 來掌控以確保適當地啟始所有裝置。圖10中展示一組協定規則之一實施例。
圖10中所示之協定規則包括若干訓練狀態，下文詳細描述該等狀態中之每一者。主機控制器16負責經由訓練狀態轉變系統。此等訓練狀態為去能狀態300，其中與主機控制器16通信及自主機控制器16通信為不活動的。第二訓練狀態為"TS0"狀態304，其中主機控制器16及記憶體裝置50位元鎖定每一通道，主機控制器16對其自己的位元通道執行通道解偏斜，且主機控制器16訊框鎖定讀取資料。第三訓練狀態為"TS1"狀態306，其中主機控制器16達成指令/位址位元之訊框鎖定，如上文所解釋。如上文所解釋，指令/位址位元為指令/位址匯流排之含有記憶體指令或記憶體位址的位元。下一訓練狀態為"TS2"狀態308，其中記憶體裝置計算"DQ合併"(若需要)，如下文更詳細地描述。第五訓練狀態為"TS3"狀態310，其中產生使用者界定之測試圖案，亦如下文更詳細地描述。第六訓練狀態為"L0"狀態314，其中主機控制器16及記憶體裝置50為活動的且在記憶體裝置50與主機控制器16之間傳遞訊框封包。最後狀態為"校準"狀態318，其中主機控制器16及記憶體裝置50使用上文描述之技術來執行接收器偏移校準。
"去能"狀態300之目標為重設主機控制器16及記憶體裝置50中之介面邏輯。若需要，則記憶體裝置亦進入自再新模式中。當確定硬體重設時，將主機控制器16及記憶體裝置50強迫至去能狀態300中，如上文所描述。主機控制器 16可在任何時間藉由設定Cfg.Fast_reset經由邊帶介面使記憶體裝置50進入去能狀態300中。主機控制器16應使記憶體裝置50持續最小數目之時脈循環保持於去能狀態300中。當自任何其他狀態轉變至去能狀態300中時，記憶體裝置50可進入自再新模式中以保存儲存於記憶體裝置50中的內容直至匯流排進入L0狀態314為止。若主機控制器16堅持最小時間使通道保持於去能狀態300中，則記憶體裝置50應保證有足夠時間來完成自再新序列。主機控制器16亦可在無限時段內使記憶體裝置50保持於去能狀態300中。下文在表2中更詳細地描述記憶體裝置50之去能狀態300的特性：
下文在表3中更詳細地描述主機控制器16之去能狀態300的特性：
如上文所解釋，TS0狀態304之目標為位元鎖定上文描述之CA及DQ接收器，且訊框鎖定最慢CA通道。在TS0狀態304期間，如上文所述調整上述內部時脈信號之時序，且位元鎖定接收資料("DQ")接收器。另外，主機控制器16在內部於DQ Rx通道之間解偏斜且執行訊框鎖定。最後，主機控制器16適當地調整其內部時脈之時序。在此狀態期間，主機控制器16達成對讀取資料("DQ")接收器的位元鎖定及訊框鎖定，執行讀取資料通道之間的解偏斜，且調整主機控制器16中之內部時脈的時序。一旦已清除Cfg.Fast_reset， 記憶體裝置50中之每一者便在CA傳輸器與DQ傳輸器上驅動0。主機控制器16接著在CA傳輸器上發出TS0訓練序列。在同一CA區段上之記憶體裝置50中的每一者接著執行位元鎖定序列。一旦記憶體裝置50已達成位元鎖定，記憶體裝置50便對準其內部傳輸時脈，判定慢CA接收通道且訊框鎖定慢通道。一旦已達成訊框鎖定，主機控制器16便停止輸出0，且將TS0圖案自CA接收器轉遞至CA傳輸器。若記憶體裝置50使其Cfg.LastDQ位元被設定，則記憶體裝置50在其DQ傳輸器上產生TS0訓練序列。若裝置50使Cfg.LastDQ位元清除，則記憶體裝置50便位元鎖定DQ接收器，且接著將TS0圖案自DQ接收器轉遞至DQ傳輸器。訓練序列傳播以此方式在CA匯流排區段與DQ匯流排區段兩者上轉遞。主機控制器16最終位元鎖定最後DQ區段之每一通道。一旦被位元鎖定，主機控制器16便可確定DQ區段中所涉及的通道偏斜，且在內部正規化DQ通道偏斜(若需要)，如上文解釋。若主機控制器16在預定時間間隔內未在DQ接收器上見到TS0訓練序列，則可假定通道斷開，且可採用使用者界定之任何必需步驟。
下文在表4中更詳細地描述記憶體裝置50之TS0狀態304：
下文在表5中更詳細地描述主機控制器16之TS0狀態304：
下文在表6中描述TS0狀態304之訓練序列的一實施例：
TS1狀態306之目標為解記憶體裝置50之CA通道的通道偏斜以允許主機控制器240達成對CA通道之訊框鎖定，且適當地調整內部時脈信號之時序。更特定言之，在TS1狀態306期間，記憶體裝置50將CA主接收埠80映射至DQ主傳輸埠188以允許主機控制器240可見CA通道偏斜。主機控 制器16接著藉由使筒形移位器262在較快通道上引入延遲而將CA通道與最慢通道之間的偏斜解除。若設定Cfg.LastDQ位元，則記憶體裝置50解碼TS1控制欄位以判定六個CA Rx通道中之哪些被映射至四個DQ Tx通道。下文中表10說明自CA通道至DQ通道的通道映射。若清除Cfg.LastDQ位元，則記憶體裝置50如同在TS0狀態304期間所進行的一樣繼續將DQ通道上所見之圖案轉遞至DQ通道。如上文所解釋，主機控制器16之鏈路啟始模組292可計算記憶體裝置50處的CA接收器通道偏斜，且藉由解偏斜CA傳輸器來補償。
下文在表7中更詳細地描述記憶體裝置50之TS1狀態306：
下文在表8中更詳細地描述主機控制器16之TS1狀態306：
下文在表9中展示TS1訓練序列之一實施例：
下文在表10中展示如上文所論述的CA至DQ通道映射之一實施例：
TS2狀態308之目標為使記憶體裝置50(中間其他記憶體裝置50)將DQ傳輸資料適當合併至DQ資料流中。在TS2狀態308期間，中間記憶體裝置50執行計算以將DQ傳輸資料適當地合併至在DQ接收器處所見之資料流中。TS2訓練圖案具有一稱為TS2.ID之控制欄位，該欄位唯一地識別一訓練圖案。主機控制器16發出一預定最小數目之TS2圖案。第一TS2訓練圖案具有為零之TS2.ID，且每一後繼TS2訓練圖案將TS2.ID遞增一。若在記憶體裝置50中之一者中設定Cfg.LastDQ，則記憶體裝置50以同一指令將CA接收器上所見之TS2圖案轉遞至DQ傳輸器上以讀取記憶體裝置50在處於L0狀態314時將具有的資料潛時。若清除Cfg. LastDQ，則中間記憶體裝置50量測在CA接收器與DQ接收器處見到特定TS2訓練圖案之時間之間的距離。此所量測之距離接著可藉由中間記憶體裝置50來使用以將延遲添加至DQ傳輸之讀取資料路徑來將資料成功地合併至DQ流中。若中間記憶體裝置50不能合併至DQ流中，則裝置將指示資料合併錯誤。藉由設定Cfg.DME位元並經由邊帶匯流排發出告警來指示資料合併錯誤。記憶體裝置50計算預定最小數目之TS2訓練圖案中的資料合併。
下文在表11中更詳細地描述記憶體裝置50之TS2狀態308：
下文在表12中更詳細地描述主機控制器16之TS2狀態308：
下文在表13中更詳細地描述TS2狀態308之訓練序列的一實施例：
TS3狀態310之目標為執行使用者界定之測試。在TS3狀態期間，可將使用者界定之測試圖案發出至記憶體裝置50以測試每一鏈路區段之完整性。主機控制器16在TS3序列內發出使用者界定之測試圖案。使用者界定之測試圖案經識別於TS3序列內之唯一起始定界符與末端定界符之間。使用者界定之序列可能不含有末端定界符圖案。TS3序列內之控制欄位識別哪一記憶體裝置50將CA接收圖案映射至DQ傳輸器上。當設定Cfg.LastDQ時，裝置無條件地將CA接收圖案映射至DQ傳輸器上。上文表10說明如何將六個CA接收通道映射至四個DQ傳輸通道上。用於測試鏈路區段中之每一者的演算法及隨後所採取的動作為使用者界定的。
下文在表14中更詳細地展示記憶體裝置50之TS3狀態310的特性：
下文在表15中更詳細地展示主機控制器16之TS3狀態310的特性：
下文在表16中展示TS3訓練序列之一實施例：
在L0狀態314期間，將記憶體裝置50彼此連接並將記憶體裝置50連接至主機控制器16之鏈路匯流排為可操作的，且其為活動的且準備好解碼指令並發出回應。主機控制器16可在發出指令之前在最後TS3序列後發出最小數目之閒置訊框。當在CA接收器上偵測到最小數目之閒置訊框時，記憶體裝置50進入L0狀態314。記憶體裝置50可在來自先前去能狀態之自再新中，且主機控制器16負責發出適當指令以退出自再新。若設定Cfg.LastDQ，則記憶體裝置50在DQ傳輸器上發出閒置訊框。
下文在表17中更詳細地描述記憶體裝置50之L0狀態314：
下文在表18中更詳細地描述主機控制器16之L0狀態314：
在校準狀態318期間，主機控制器16及記憶體裝置50執行上述接收器偏移消除程序，及任何其他必需之校準步驟。當清除Cfg.Fast_reset且設定Cfg.Calibrate時，進入校準狀態318。主機控制器16及記憶體裝置50持續最小數目之訊框保持於校準狀態中。當設定Cfg.Fast_reset時，退出校準狀態318。校準狀態318僅自去能狀態300進入，或退出至去能狀態300。
下文在表19中更詳細地描述記憶體裝置50的校準狀態318：
下文在表20中更詳細地描述主機控制器16之校準狀態318：
當在特定訓練狀態中時，可背對背無間隙地發出訓練序列之給定集合。舉例而言，TS1序列之起始應跟隨先前TS1訓練序列之末端。當在狀態之間轉變時，不同訓練序列之間可能或可能不存在間隙。不同訓練序列之間的間隙應為閒置訊框。舉例而言，TS1序列之末端可能或可能不 繼之以閒置訊框，及接著TS2序列之開頭。允許間隙提供給傳輸裝置一在狀態與責任之間轉變的機會。對此之例外係自TS3進入L0之入口，其被界定為最小數目之閒置訊框。
八位元記憶體裝置50遵循與四位元裝置相同之訓練協定。對DQ[3:0]採用的動作對DQ[7:4]重複。
自前述內容將瞭解，儘管為說明之目的本文已描述本發明之特定實施例，但是可在不脫離本發明之精神及範疇的情況下進行各種修改。因此，除如由附加申請專利範圍所限制外，本發明不受其他限制。
10‧‧‧電腦系統
12‧‧‧中央處理單元(CPU)
16‧‧‧主機控制器
18‧‧‧處理器匯流排
20‧‧‧周邊輸入/輸出(I/O)匯流排
22‧‧‧雙列直插式記憶體模組(DIMM)
22至28‧‧‧DIMM
24‧‧‧雙列直插式記憶體模組(DIMM)
26‧‧‧雙列直插式記憶體模組(DIMM)
28‧‧‧雙列直插式記憶體模組(DIMM)
30‧‧‧單向指令/位址(CA)匯流排
32‧‧‧單向資料匯流排
34‧‧‧邊帶存取匯流排
38‧‧‧參考時脈產生器
40‧‧‧第一記憶體裝置/DRAM裝置
42‧‧‧第二記憶體裝置/DRAM裝置
44‧‧‧最後記憶體裝置/DRAM裝置
48‧‧‧低速串列邊帶存取匯流排
50‧‧‧記憶體裝置
52‧‧‧CA主時脈埠
56‧‧‧差分接收器
60‧‧‧同步延遲線(SDL)
62‧‧‧鎖相迴路(PLL)
64‧‧‧接收器
66‧‧‧傳輸器
68‧‧‧傳輸器
70‧‧‧埠
72‧‧‧差分接收器
76‧‧‧同步延遲線(SDL)
80‧‧‧CA主接收埠/CA主接收器埠
84‧‧‧CA第二傳輸埠
90‧‧‧差分接收器
92‧‧‧差分接收器
94‧‧‧鎖存器
98‧‧‧暫存器
100‧‧‧Rx定框邏輯
110‧‧‧訊框解碼器
114‧‧‧指令佇列
120‧‧‧列解碼器
124‧‧‧行解碼器
130‧‧‧記憶體陣列
134‧‧‧寫入緩衝器
140‧‧‧多工器
144‧‧‧多工器
148‧‧‧差分傳輸器
150‧‧‧筒形移位器
152‧‧‧控制電路
154‧‧‧暫存器
160‧‧‧暫存器
170‧‧‧DQ第二接收器埠/DQ第二接收埠
172‧‧‧差分接收器
174‧‧‧接收器
178‧‧‧鎖存器
180‧‧‧多工器
182‧‧‧第二多工器
186‧‧‧差分傳輸器
188‧‧‧DQ主傳輸埠
190‧‧‧筒形移位器/DQ主傳輸埠
192‧‧‧控制電路
194‧‧‧暫存器
200‧‧‧暫存器
210‧‧‧暫存器
214‧‧‧緩衝器
216‧‧‧第二緩衝器
224‧‧‧緩衝器
226‧‧‧緩衝器
230‧‧‧緩衝器
234‧‧‧重設電路
238‧‧‧鏈路介面單元
240‧‧‧主機控制器
242‧‧‧接收器
244‧‧‧PLL
246‧‧‧CA主時脈埠
248‧‧‧傳輸器
250‧‧‧DQ主時脈埠
252‧‧‧接收器
254‧‧‧同步延遲線(SDL)
262‧‧‧筒形移位器
264‧‧‧控制電路
266‧‧‧暫存器
268‧‧‧暫存器
270‧‧‧多工器
272‧‧‧多工器
273‧‧‧傳輸器
274‧‧‧CA主傳輸埠
280‧‧‧DQ主接收埠
282‧‧‧差分接收器
284‧‧‧差分接收器
288‧‧‧鎖存器
290‧‧‧暫存器
291‧‧‧Rx定框邏輯
292‧‧‧鏈路啟始模組
293‧‧‧暫存器
294‧‧‧緩衝器
295‧‧‧第二緩衝器
296‧‧‧緩衝器
297‧‧‧緩衝器
298‧‧‧緩衝器
299‧‧‧重設電路
300‧‧‧去能狀態
304‧‧‧TS0狀態
306‧‧‧TS1狀態
308‧‧‧TS2狀態
310‧‧‧TS3狀態
314‧‧‧L0狀態
318‧‧‧校準狀態
圖1為根據本發明之一實施例的電腦系統之方塊圖。
圖2為用於圖1之電腦系統中的主機控制器與記憶體裝置之間的專用記憶體通道之一實施例的方塊圖。
圖3為展示用於圖2之專用記憶體通道中的含有指令、位址及寫入資料的訊框封包之一實施例的示意圖。
圖4為展示用於圖2之專用記憶體通道中的讀取資料訊框封包之一實施例的示意圖。
圖5為根據本發明之一實施例的可用於圖1之電腦系統中的記憶體裝置之方塊圖。
圖6為展示可用於圖5之記憶體裝置中的回應於時脈信號之四個相位而擷取訊框封包之一實施例的時序圖。
圖7為根據本發明之一實施例的可用於圖1之電腦系統中的主機控制器之方塊圖。
圖8為展示可能存在於自圖5之記憶體裝置耦接至圖7之主機控制器的特定信號中的信號偏斜之時序圖。
圖9為展示用於在訓練期間相對於訊框封包掃掠經轉遞之時脈信號的一實施例之時序圖。
圖10為展示可用於控制圖5中所示之記憶體裝置之操作的一組協定規則之一實施例的示意圖。
50‧‧‧記憶體裝置
52‧‧‧CA主時脈埠
56‧‧‧差分接收器
60‧‧‧同步延遲線(SDL)
62‧‧‧鎖相迴路(PLL)
64‧‧‧接收器
66‧‧‧傳輸器
68‧‧‧傳輸器
70‧‧‧埠
72‧‧‧差分接收器
76‧‧‧同步延遲線(SDL)
80‧‧‧CA主接收埠/CA主接收器埠
84‧‧‧CA第二傳輸埠
90‧‧‧差分接收器
92‧‧‧差分接收器
94‧‧‧鎖存器
98‧‧‧暫存器
100‧‧‧Rx定框邏輯
110‧‧‧訊框解碼器
114‧‧‧指令佇列
120‧‧‧列解碼器
124‧‧‧行解碼器
130‧‧‧記憶體陣列
134‧‧‧寫入緩衝器
140‧‧‧多工器
144‧‧‧多工器
148‧‧‧差分傳輸器
150‧‧‧筒形移位器
152‧‧‧控制電路
154‧‧‧暫存器
160‧‧‧暫存器
170‧‧‧DQ第二接收器埠/DQ第二接收埠
172‧‧‧差分接收器
174‧‧‧接收器
178‧‧‧鎖存器
180‧‧‧多工器
182‧‧‧第二多工器
186‧‧‧差分傳輸器
188‧‧‧DQ主傳輸埠
190‧‧‧筒形移位器/DQ主傳輸埠
192‧‧‧控制電路
194‧‧‧暫存器
200‧‧‧暫存器
210‧‧‧暫存器
214‧‧‧緩衝器
216‧‧‧第二緩衝器
224‧‧‧緩衝器
226‧‧‧緩衝器
230‧‧‧緩衝器
234‧‧‧重設電路
238‧‧‧鏈路介面單元

Claims (32)

  1. 一種在一具有一控制器及耦接至該控制器之至少一記憶體裝置的記憶體系統中達成訊框鎖定的方法，該方法包含：經由複數個讀取資料通道將讀取資料之圖案自該至少一記憶體裝置傳輸至該控制器，在封包訊框中傳輸讀取資料之該圖案，封包訊框中之每一者具有一完整單位間隔之一持續時間；在該控制器處擷取該經傳輸之讀取資料之圖案；將在每一讀取資料通道上所擷取的讀取資料之該等圖案分成複數個各別訊框；偵測由該控制器自該等讀取資料通道中之各別者所擷取的讀取資料之該等訊框中的任一者之間的粗通道間偏斜；及使用任何經偵測之粗通道間偏斜來改變將由該控制器所擷取之讀取資料分成訊框的方式。
  2. 如請求項1之方法，其中該將由該控制器在每一讀取資料通道上所擷取的讀取資料之該等圖案分成複數個各別訊框的動作，包含使用定框邏輯將由該控制器在每一讀取資料通道上所擷取的讀取資料之該等圖案分成複數個各別訊框。
  3. 如請求項1之方法，其中該偵測由該控制器自該等讀取資料通道中之各別者所擷取的讀取資料之該等訊框中的任一者之間的任何粗通道間偏斜之動作包含： 將由該控制器所擷取的讀取資料之該等訊框自一第一時脈域轉譯至一第二時脈域，該第二時脈域比該第一時脈域慢；及偵測由該控制器自該等讀取資料通道中之各別者所擷取的讀取資料之該等經轉譯訊框的任一者之間的粗通道間偏斜。
  4. 如請求項1之方法，其進一步包含，在達成訊框鎖定之前，將自該至少一記憶體裝置傳輸該等讀取資料的時序或由該控制器擷取該等讀取資料的時序調整於小於一完整單位間隔內。
  5. 如請求項1之方法，其進一步包含：經由複數個指令/位址通道將指令/位址位元之圖案自該控制器傳輸至該至少一記憶體裝置，指令/位址位元之該圖案在封包訊框中傳輸，封包訊框中之每一者具有一完整單位間隔之一持續時間；在該至少一記憶體裝置處擷取指令/位址位元之該等經傳輸之圖案；經由該複數個讀取資料通道將位元之各別圖案自該至少一記憶體裝置傳輸至該控制器，位元之該等圖案對應於由該至少一記憶體裝置接收並擷取的指令/位址位元之各別圖案；在該控制器處擷取位元之該等經傳輸之圖案；將在每一讀取資料通道上所擷取的位元之該等圖案分成複數個各別訊框； 偵測由該控制器自該等讀取資料通道中之各別者所擷取的位元之該等訊框中的任一者之間的粗通道間偏斜；及使用由該控制器自該等讀取資料通道中之各別者所擷取的位元之該等訊框的任何經偵測之粗通道間偏斜，及由該控制器自該等讀取資料通道中之各別者所擷取的讀取資料之該等訊框的任何經偵測之粗通道間偏斜，以改變經由該複數個指令/位址通道將指令/位址位元之訊框自該控制器傳輸至該至少一記憶體裝置的方式。
  6. 如請求項5之方法，其中該改變將指令/位址位元之訊框自該控制器傳輸至該至少一記憶體裝置之方式的動作，包含相對於在該複數個指令/位址通道中之另一者上傳輸指令/位址位元的時序而改變在該複數個指令/位址通道中之至少一者上傳輸指令/位址位元的時序。
  7. 如請求項6之方法，其中該改變在該複數個指令/位址通道中之至少一者上傳輸指令/位址位元的該時序的動作包含：將指令/位址位元之訊框施加至一筒形移位器；及使用該筒形移位器，以相對於該複數個指令/位址通道中之另一者上的指令/位址位元之一各別訊框而改變該複數個指令/位址通道中之至少一者上的指令/位址位元之該訊框。
  8. 如請求項5之方法，其中指令/位址通道之數目大於讀取資料通道之數目，且其中該經由該複數個讀取資料通道將位元之各別圖案自該至少一記憶體裝置傳輸至該控制 器的動作包含：將經由該複數個指令/位址通道傳輸並在該至少一記憶體裝置處擷取的指令/位址位元之該等圖案分成經由少於該等指令/位址通道中之全部者所傳輸的該等指令/位址位元之各別子集；提供該等位元之對應於該等指令/位址位元之該等子集的各別子集；及經由該複數個讀取資料通道將該等位元之該等子集自該至少一記憶體裝置傳輸至該控制器。
  9. 如請求項1之方法，其進一步包含將一信號自該控制器耦接至該至少一記憶體裝置，以將該至少一記憶體裝置置於一低功率去能狀態中。
  10. 一種在一具有一控制器及耦接至該控制器之至少一記憶體裝置的記憶體系統中達成訊框鎖定的方法，該方法包含：經由複數個指令/位址通道將指令/位址位元之圖案自該控制器傳輸至該至少一記憶體裝置，在封包訊框中傳輸指令/位址位元之該圖案；在該至少一記憶體裝置處擷取指令/位址位元之該等經傳輸之圖案；經由複數個該等讀取資料通道將位元之各別圖案自該至少一記憶體裝置傳輸至該控制器，位元之該等圖案對應於由該至少一記憶體裝置所擷取的指令/位址位元之各別圖案； 在該控制器處擷取位元之該等經傳輸之圖案；將由該控制器所擷取的位元之該等圖案分成複數個各別訊框；偵測由該控制器自該等讀取資料通道中之各別者所擷取的位元之該等訊框中的任一者之間的粗通道間偏斜；及使用該等位元之任何所偵測之粗通道間偏斜，以改變經由該複數個指令/位址通道將指令/位址位元之訊框自該控制器傳輸至該至少一記憶體裝置的方式。
  11. 如請求項10之方法，其中該改變將指令/位址位元之訊框自該控制器傳輸至該至少一記憶體裝置之方式的動作，包含相對於在該複數個指令/位址通道中之另一者上傳輸指令/位址位元的時序改變在該複數個指令/位址通道中之至少一者上傳輸指令/位址位元的時序。
  12. 如請求項10之方法，其中該將由該控制器所擷取的位元之該等圖案分成複數個各別訊框的動作，包含使用定框邏輯以將由該控制器所擷取的位元之該等圖案分成複數個各別訊框。
  13. 如請求項10之方法，其中該偵測由該控制器自該等讀取資料通道中之各別者所擷取的該等位元中之任一者之間的粗通道間偏斜的動作包含：將由該控制器所擷取的位元之該等訊框自一第一時脈域轉譯至一第二時脈域，該第二時脈域比該第一時脈域慢；及偵測由該控制器自該等讀取資料通道中之各別者所擷 取的位元之該等經轉譯之訊框中的任一者之間的任何粗通道間偏斜。
  14. 如請求項10之方法，其進一步包含，在達成訊框鎖定之前，將自該控制器傳輸該等指令/位址位元的時序或由該至少一記憶體裝置擷取該等指令/位址位元的時序調整於小於一完整單位間隔內。
  15. 如請求項10之方法，其進一步包含將一信號自該控制器耦接至該至少一記憶體裝置，以將該至少一記憶體裝置置於一低功率去能狀態中。
  16. 一種記憶體系統，其包含：一讀取資料匯流排，其具有複數個讀取資料通道；至少一記憶體裝置，其可操作以自一具有複數個讀取資料通道之讀取資料埠輸出讀取資料之圖案，讀取資料之該圖案係在封包訊框中傳輸；及一控制器，其包含：一讀取資料埠，其具有複數個讀取資料通道，該讀取資料埠經由該讀取資料匯流排而耦接至該至少一記憶體裝置之該讀取資料埠；若干讀取資料鎖存器，其耦接至該讀取資料埠，該等讀取資料鎖存器可操作以經由該讀取資料埠之該等讀取資料通道中的各別者而擷取由該至少一記憶體裝置所輸出的讀取資料之該等圖案；定框邏輯，其經耦接以自該等讀取資料鎖存器接收讀取資料之該等圖案，該定框邏輯可操作以將讀取資 料之該等圖案分成複數個各別訊框；及一鏈路啟始模組，其經耦接以自該定框邏輯接收讀取資料之該等訊框，該鏈路啟始模組可操作以偵測在該等讀取資料通道中之各別者上所接收的讀取資料之該等訊框中的任一者之間的粗通道間偏斜，該鏈路啟始模組可操作以基於由該鏈路啟始模組偵測之任何粗通道間偏斜，而使將自該等讀取資料鎖存器所接收的讀取資料分成訊框的方式改變。
  17. 如請求項16之記憶體系統，其中該定框邏輯可操作以將自該等讀取資料鎖存器所接收的讀取資料之該等圖案自一第一時脈域轉換至一第二時脈域，該第二時脈域比該第一時脈域慢。
  18. 如請求項16之記憶體系統，其中該控制器可操作以自一具有複數個指令/位址通道的指令/位址埠輸出指令/位址位元之圖案，該控制器在封包訊框中輸出該等指令/位址位元；且其中該至少一記憶體裝置包含：一指令/位址埠，其具有複數個指令/位址通道，該指令/位址埠經由該指令/位址匯流排而耦接至該控制器之該指令/位址埠；指令/位址鎖存器，其耦接至該指令/位址埠，該等指令/位址鎖存器中之每一者可操作以擷取在該指令/位址埠之各別指令/位址通道上接收的指令/位址位元輸出之該等圖案；及一旁路路徑，其將該等指令/位址鎖存器中之至少一些 耦接至該讀取資料埠之該等讀取資料通道中之各別者。
  19. 如請求項18之記憶體系統，其中該定框邏輯可操作以將自該至少一記憶體裝置所接收的指令/位址位元之該等圖案分成複數個各別訊框，且其中該鏈路啟始模組可操作以偵測自該至少一記憶體裝置在該等讀取資料通道中之各別者上所接收的該等指令/位址位元之該等訊框中的任一者之間的粗通道間偏斜，且基於由該鏈路啟始模組所偵測的在於該等讀取資料通道中之各別者上所接收的該等指令/位址位元之該等訊框中的任一者之間及在於該等讀取資料通道中之各別者上所接收的讀取資料之該等訊框中的任一者之間的任何偏斜，使自該控制器輸出指令/位址位元之訊框的方式改變。
  20. 如請求項18之記憶體系統，其中該控制器進一步包含一耦接至該鏈路啟始模組之筒形移位器，該筒形移位器可操作以接收指令/位址位元，且可操作以相對於在該指令/位址埠之該複數個指令/位址通道中之另一者上輸出指令/位址位元的時序改變在該指令/位址埠之該複數個指令/位址通道中的至少一者上輸出指令/位址位元的時序。
  21. 如請求項18之記憶體系統，其中該至少一記憶體裝置之該指令/位址埠之指令/位址通道的數目大於該至少一記憶體裝置之該讀取資料埠的讀取資料通道之數目，且其中該記憶體裝置進一步包含一多工器其耦接至該等指令/位址鎖存器及該至少一記憶體裝置之該讀取資料埠，該多工器可操作以將該等指令/位址鎖存器之一第一子集耦 接至該讀取位址埠之該等讀取資料通道中之各別者，且隨後將該等指令/位址鎖存器之一第二子集耦接至該讀取位址埠之該等讀取資料通道中的各別者。
  22. 如請求項16之記憶體系統，其進一步包含一延伸於該控制器與該至少一記憶體裝置之間的邊帶存取匯流排，該邊帶存取匯流排可操作以將組態資料自該控制器傳遞至該至少一記憶體裝置。
  23. 一種記憶體裝置控制器，其包含：一資料埠，其具有複數個通道；資料鎖存器，其耦接至該資料埠，該等資料鎖存器可操作以在該資料埠之該等通道中的各別者上擷取施加至該資料埠的數位資料之圖案；定框邏輯，其經耦接以自該等資料鎖存器接收數位資料之該等圖案，該定框邏輯可操作以將數位資料之該等圖案分成複數個各別訊框；及一鏈路啟始模組，其經耦接以自該定框邏輯接收數位資料之該等訊框，該鏈路啟始模組可操作以偵測在自該定框邏輯所接收的資料之該等訊框中之任一者之間的粗通道間偏斜，該鏈路啟始模組可操作以基於由該鏈路啟始模組所偵測的任何粗通道間偏斜，使自該等資料鎖存器所接收之資料分成訊框的方式改變。
  24. 如請求項23之記憶體裝置控制器，其中該定框邏輯可操作以將自該等資料鎖存器所接收的數位資料之該等圖案自一第一時脈域轉換至一第二時脈域，該第二時脈域比 該第一時脈域慢。
  25. 如請求項23之記憶體裝置控制器，其進一步包含一耦接至該鏈路啟始模組之筒形移位器，該筒形移位器可操作以接收數位信號位元，且可操作以相對於在一輸出埠之複數個通道中之另一者上輸出該等數位信號位元的時序改變在該輸出埠之該複數個通道中的至少一者上輸出該等數位信號位元的時序。
  26. 一種用於啟始記憶體系統之基於處理器系統，其包含：一處理器；至少一記憶體裝置，其可操作以自一讀取資料埠輸出讀取資料之圖案，讀取資料之該圖案係在封包訊框中傳輸；及一主機控制器，其經由一處理器匯流排而耦接至該處理器，並經由一具有複數個讀取資料通道之讀取資料匯流排而耦接至該至少一記憶體裝置，該主機控制器包含：若干讀取資料鎖存器，其耦接至該讀取資料匯流排，該等讀取資料鎖存器可操作以擷取由該至少一記憶體裝置輸出的讀取資料之該等圖案；定框邏輯，其經耦接以自該等讀取資料鎖存器接收讀取資料之該等圖案，該定框邏輯可操作以將讀取資料之該等圖案分成複數個各別訊框；及一鏈路啟始模組，其經耦接以自該定框邏輯接收讀取資料之該等訊框，該鏈路啟始模組可操作以偵測在 該等讀取資料通道中之各別者上所接收的讀取資料之該等訊框中的任一者之間的粗通道間偏斜，該鏈路啟始模組可操作以基於由該鏈路啟始模組所偵測的任何粗通道間偏斜，而使自該等讀取資料鎖存器所接收的讀取資料分成訊框的方式改變。
  27. 如請求項26之用於啟始記憶體系統之基於處理器系統，其中該定框邏輯可操作以將自該等讀取資料鎖存器所接收的讀取資料之該等圖案自一第一時脈域轉換至一第二時脈域，該第二時脈域比該第一時脈域慢。
  28. 如請求項26之用於啟始記憶體系統之基於處理器系統，其中該主機控制器可操作以經由一具有複數個指令/位址通道的指令/位址匯流排將指令/位址位元之圖案耦接至該至少一記憶體裝置，該主機控制器在封包訊框中輸出該等指令/位址位元；且其中該至少一記憶體裝置包含：指令/位址鎖存器，其耦接至該指令/位址匯流排，該等指令/位址鎖存器中之每一者可操作以擷取由該主機控制器輸出並在該指令/位址匯流排之各別指令/位址通道上接收的指令/位址位元之該等圖案；及一旁路路徑，其將該等指令/位址鎖存器中之至少一些耦接至該讀取資料匯流排的讀取資料通道中之各別者。
  29. 如請求項28之用於啟始記憶體系統之基於處理器系統，其中該定框邏輯可操作以將自該至少一記憶體裝置所接收的指令/位址位元之該等圖案分成複數個各別訊框，且其中該鏈路啟始模組可操作以偵測在自該至少一記憶體 裝置在該等讀取資料通道中之各別者上所接收的該等指令/位址位元之該等訊框中的任一者之間的粗通道間偏斜，且使該定框邏輯基於由該鏈路啟始模組所偵測的在於該等讀取資料通道中之各別者上所接收的該等指令/位址位元之該等訊框中的任一者之間及在於該等讀取資料通道中之各別者上所接收的讀取資料之該等訊框的該等通道中之任一者之間的任何偏斜而改變自該主機控制器輸出指令/位址位元之訊框的方式。
  30. 如請求項28之用於啟始記憶體系統之基於處理器系統，其中該控制器進一步包含一耦接至該鏈路啟始模組之筒形移位器，該筒形移位器可操作以接收指令/位址位元，且可操作以相對於在該指令/位址匯流排之該複數個指令/位址通道中的另一者上輸出指令/位址位元的時序改變在該指令/位址匯流排之該複數個指令/位址通道中的至少一者上輸出指令/位址位元的時序。
  31. 如請求項28之用於啟始記憶體系統之基於處理器系統，其中該指令/位址匯流排之指令/位址通道的數目大於該讀取資料匯流排之讀取資料通道的數目，且其中該記憶體裝置進一步包含一多工器其耦接至該等指令/位址鎖存器及該讀取資料匯流排，該多工器可操作以將該等指令/位址鎖存器之一第一子集耦接至該讀取位址匯流排之該等讀取資料通道中的各別者，且隨後將該等指令/位址鎖存器之一第二子集耦接至該讀取位址匯流排之該等讀取資料通道中的各別者。
  32. 如請求項26之用於啟始記憶體系統之基於處理器系統，其進一步包含一延伸於該主機控制器與該至少一記憶體裝置之間的邊帶存取匯流排，該邊帶存取匯流排可操作以將組態資料自該控制器傳遞至該至少一記憶體裝置。
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