KR20200043017A - 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법 - Google Patents

메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법 Download PDF

Info

Publication number
KR20200043017A
KR20200043017A KR1020180123522A KR20180123522A KR20200043017A KR 20200043017 A KR20200043017 A KR 20200043017A KR 1020180123522 A KR1020180123522 A KR 1020180123522A KR 20180123522 A KR20180123522 A KR 20180123522A KR 20200043017 A KR20200043017 A KR 20200043017A
Authority
KR
South Korea
Prior art keywords
address
command
clock signal
semiconductor memory
control device
Prior art date
Application number
KR1020180123522A
Other languages
English (en)
Inventor
김종훈
윤영
김왕수
권유정
류시훈
이영호
박성주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180123522A priority Critical patent/KR20200043017A/ko
Priority to US16/390,460 priority patent/US10872653B2/en
Priority to CN201910664343.0A priority patent/CN111061648A/zh
Publication of KR20200043017A publication Critical patent/KR20200043017A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

메모리 모듈은 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 제어 장치를 포함한다. 상기 제어 장치는 상기 회로 기판 상에 실장되고, 외부 장치로부터 커맨드, 어드레스 및 클럭 신호를 수신하고, 상기 수신된 커맨드, 상기 어드레스 및 상기 클럭 신호를 상기 복수의 반도체 메모리 장치들에 제공한다. 노멀 동작 중의 히든 트레이닝 모드에서 상기 복수의 반도체 메모리 장치들 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 상기 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 상기 적어도 하나의 반도체 메모리 장치에 대한 커맨드/어드레스 트레이닝을 자체적으로 수행한다.

Description

메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법{Memory modules, memory systems and methods of operating memory modules}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이고, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 휘발성 메모리 장치의 일종인 DRAM은 빠른 액세스 속도를 갖기 때문에, 컴퓨팅 시스템의 동작 메모리, 버퍼 메모리, 주메모리 등으로서 널리 사용된다. 최근에는 컴퓨팅 기술이 발달함에 따라 컴퓨팅 시스템의 동작 메모리로서의 DRAM에 대한 수요가 증가하고 있다. 일반적인 DRAM 메모리 셀은 캐패시터 및 트랜지스터를 포함하기 때문에, 일정 수준 이하로 셀 크기를 감소시키는데 어려움이 있다. 즉, 제한된 면적에서 대용량의 DRAM을 구현하는데 어려움이 있다.
대용량을 구현하기 위하여 복수의 DRAM들이 메모리 모듈의 형태로 제공된다.
본 발명의 일 목적은 커맨드/어드레스 트레이닝을 자체적으로 수행할 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 일 목적은 커맨드/어드레스 트레이닝을 자체적으로 수행할 수 있는 메모리 모듈을 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 커맨드/어드레스 트레이닝을 자체적으로 수행할 수 있는 메모리 모듈의 동작 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 메모리 모듈은 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 제어 장치를 포함한다. 상기 제어 장치는 상기 회로 기판 상에 실장되고, 외부 장치로부터 커맨드, 어드레스 및 클럭 신호를 수신하고, 상기 수신된 커맨드, 상기 어드레스 및 상기 클럭 신호를 상기 복수의 반도체 메모리 장치들에 제공한다. 노멀 동작 중의 히든 트레이닝 모드에서 상기 복수의 반도체 메모리 장치들 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 상기 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 상기 적어도 하나의 반도체 메모리 장치에 대한 커맨드/어드레스 트레이닝을 자체적으로 수행한다.
본 발명의 실시예들에 따른 메모리 시스템은 메모리 모듈 및 메모리 컨트롤러를 포함한다. 상기 메모리 모듈은 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 상기 복수의 반도체 메모리 장치들을 제어하는 제어 장치를 포함한다. 상기 메모리 컨트롤러는 상기 메모리 모듈을 제어한다. 상기 제어 장치는 상기 메모리 컨트롤러로부터 커맨드, 어드레스 및 클럭 신호를 수신하고, 상기 수신된 커맨드, 상기 어드레스 및 상기 클럭 신호를 상기 복수의 반도체 메모리 장치들에 제공한다. 상기 제어 장치는 노멀 동작 중의 히든 트레이닝 모드에서 상기 복수의 반도체 메모리 장치들 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 상기 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 상기 적어도 하나의 반도체 메모리 장치에 대한 커맨드/어드레스 트레이닝을 수행한다.
본 발명의 실시예들에 따른 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 상기 회로 기판에 실장되며 상기 복수의 반도체 메모리 장치들을 제어하는 제어 장치를 포함하는 메모리 모듈의 동작 방법에서는, 상기 메모리 모듈의 초기 트레이닝 모드에서, 상기 반도체 메모리 장치들 각각에 대하여 초기 커맨드/어드레스 트레이닝을 수행하여 상기 반도체 메모리 장치들 각각의 커맨드/어드레스와 클럭 신호 사이의 스큐를 제어 장치의 레지스터에 저장하고, 상기 반도체 메모리 장치들 각각에서 노멀 동작을 수행하고, 상기 제어 장치가 상기 메모리 장치들 중 적어도 하나가 노멀 동작 중에 히든 트레이닝 모드에 진입하였는지 여부를 판단하고, 상기 히든 트레이닝 모드에 진입한 적어도 하나의 반도체 메모리 장치로부터 상기 제어 장치가 커맨드/어드레스 및 클럭 신호를 수신하여 스큐를 조절하고, 상기 적어도 하나의 반도체 메모리 장치에서 상기 조절된 스큐에 기초하여 노멀 동작을 수행한다.
본 발명의 실시예들에 따르면, 복수의 반도체 메모리 장치들 및 상기 복수의 반도체 메모리 장치들을 제어하는 제어 장치를 구비하는 메모리 모듈에서 상기 제어 장치는 노멀 동작 중의 히든 트레이닝 모드에서 복수의 반도체 메모리 장치들 중 적어도 하나에 대한 커맨드/어드레스 트레이닝을 자체적으로 및 실시간으로 수행하여 커맨드/어드레스와 클럭 신호 사이의 스큐를 조정할 수 있다. 따라서 메모리 모듈의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 모듈을 보다 상세히 나타내는 블록도이다.
도 3은 도 2에서 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 루프백 회로를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 루프백 회로에서 제1 선택 회로와 제2 선택 회로의 예들을 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 5의 루프백 회로에서 제1 선택 회로와 제2 선택 회로의 다른 예들을 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 메모리 모듈에서 제어 장치와 반도체 메모리 장치의 일부를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 레지스터를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 예를 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 다른 예를 나타내는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 다른 예를 나타내는 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 도 2의 메모리 모듈의 일부를 나타낸다.
도 14는 본 발명의 다른 실시예들에 따른 도 1의 메모리 모듈을 보다 상세히 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 모듈의 동작 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 메모리 모듈의 동작 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 18은 본 발명의 실시예에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 호스트(20) 및 메모리 모듈(100)을 포함할 수 있다. 호스트(20)는 메모리 컨트롤러(25)를 포함할 수 있다.
메모리 모듈(100)은 제어 장치(500)(RCD; registering clock driver), 직렬 프레즌스 검출칩(180)(SPD; serial presence detection chip) 및 전원관리 집적회로(185)(PMIC; power management integrated circuit)을 포함할 수 있다.
제어 장치(500)는 메모리 컨트롤러(25)의 제어에 따라 반도체 메모리 장치들(200)과 전원관리 집적회로(185)를 제어할 수 있다. 예를 들어, 제어 장치(500)는 메모리 컨트롤러(25)로부터 어드레스(ADDR), 커맨드(CMD) 및 클럭 신호(CK)를 수신할 수 있다.
제어 장치(500)는 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통하여 수신된 데이터가 반도체 메모리 장치들(200)에 기입되거나 또는 반도체 메모리 장치들(200)에 저장된 데이터가 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력되도록 반도체 메모리 장치들(200)을 제어할 수 있다. 예를 들어, 제어 장치(110)는 메모리 컨트롤러(25)로부터 수신된 어드레스(ADDR), 커맨드(CMD)및 클럭 신호(CK)를 반도체 메모리 장치들(200)로 전달할 수 있다.
반도체 메모리 장치들(200)은 제어 장치(500)의 제어에 따라 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 기입할 수 있다. 또는 반도체 메모리 장치들(200)은 제어 장치(500)의 제어에 따라 기입된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력할 수 있다.
예시적으로, 반도체 메모리 장치들(200)은 다양한 종류의 메모리 장치들을 포함할 수 있다. 예를 들어, 반도체 메모리 장치들(200)은 DRAM 기반의 휘발성 메모리 장치를 포함할 수 있다. 예시적으로, 반도체 메모리 장치들(200)은 DRAM, SRAM, SDRAM과 같은 휘발성 메모리 장치를 포함할 수 있다. 특히, 반도체 메모리 장치들(200)은 DDR5(double data rate 5) SDRAM을 포함할 수 있다.
SPD 칩(180)은 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(180)는 메모리 모듈(100)의 초기 정보 또는 장치 정보(DI; Device Information)를 포함할 수 있다. 예시적으로, SPD 칩(180)은 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보(DI)를 포함할 수 있다.
메모리 모듈(100)을 포함하는 메모리 시스템(10)이 부팅될 때, 호스트(20)는 SPD 칩(180)으로부터 장치 정보(DI)를 읽고, 이를 기반으로 메모리 모듈(100)을 인식할 수 있다. 호스트(20)는 SPD 칩(180)으로부터의 장치 정보(DI)를 기반으로 메모리 모듈(100)을 제어할 수 있다. 예를 들어, 호스트(20)는 SPD 칩(180)으로부터의 장치 정보(DI)에 따라 메모리 모듈(100)에 포함된 반도체 메모리 장치들(200)의 타입을 식별할 수 있다.
예시적으로, SPD 칩(180)은 직렬 버스를 통해 호스트(20)와 통신할 수 있다. 예시적으로, SPD 칩(180)은 직렬 버스를 통해 제어 장치(500)와 통신할 수 있다. 예시적으로, 직렬 버스는 I2C, SMBus, PMBus, IPMI, MCTP 등과 같은 2라인 직렬 버스들 중 적어도 하나를 포함할 수 있다.
제어 장치(500)는 제2 제어 신호(CTL2)를 통하여 전원관리 집적 회로(185)를 제어하고, 제3 제어 신호(CTL3)를 통하여 반도체 메모리 장치들(200)을 제어할 수 있다. 제3 제어 신호(CTL3)는 어드레스(ADDR), 커맨드(CMD)및 클럭 신호(CK)를 포함할 수 있다.
제어 장치(500)는 노멀 동작의 히든 트레이닝 모드에서 반도체 메모리 장치들(200) 중 적어도 일부와 커맨드/어드레스(CA) 및 클럭 신호(CK)를 교환할 수 있다.
전원관리 집적회로(185)는 입력 전압(VIN)을 기초로 전원 전압(VDD)을 생성하고, 생성된 전원 전압(VDD)을 반도체 메모리 장치들(200)에 제공할 수 있다. 반도체 메모리 장치들(200)은 전원 전압(VDD)을 기반으로 하여 동작할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 모듈을 보다 상세히 나타내는 블록도이다.
도 2를 참조하면, 메모리 모듈(100)은 회로 기판(101)에 배치되는(실장되는) 제어 장치(500), 복수의 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e), 데이터 버퍼들(141~145, 151~155), 모듈 저항부들(160, 170), SPD 칩(180) 및 전원관리 집적회로(185)를 포함할 수 있다.
여기서, 회로 기판(101)은 인쇄회로 기판으로서, 제1 방향(D1)의 제1 에지부(103) 및 제2 에지부(105) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다.
제어 장치(500)는 회로 기판(101)의 중심부에 배치되고, 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)은 제어 장치(500)와 제1 에지부(103) 사이 및 제어 장치(110)와 제2 에지부(105) 사이에서 복수의 행들로 배치될 수 있다. 여기서, 반도체 메모리 장치들(201a~201e, 202a~202e)은 제어 장치(110)와 제1 에지부(103) 사이에서 복수의 행들로 배치되고, 반도체 메모리 장치들(203a~203e, 204a~204e)은 제어 장치(110)와 제2 에지부(105) 사이에서 복수의 행들로 배치된다.
반도체 메모리 장치들(201a~201e, 202a~202e)의 일부는 ECC(error correction code) 메모리 장치일 수 있다. ECC 메모리 장치는 메모리 셀들에 기입될 데이터에 대한 패리티 비트들을 발생하는 ECC 인코딩 동작과, 메모리 셀들로부터 독출된 데이터에 에러가 발생된 경우에 에러를 교정하는 ECC 디코딩 동작을 수행할 수 있다.
반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)은 각각 상응하는 데이터 전송선을 통하여 데이터 버퍼들(141~145, 151~155) 중 상응하는 데이터 버퍼와 연결되어 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다.
제어 장치(500)는 커맨드/어드레스 전송선(161)을 통하여 반도체 메모리 장치들(201a~201e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(163)을 통하여 반도체 메모리 장치들(202a~202e)에 커맨드/어드레스 신호를 제공한다. 또한, 제어 장치(500)는 커맨드/어드레스 전송선(171)을 통하여 반도체 메모리 장치들(203a~203e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(173)을 통하여 반도체 메모리 장치들(204a~204e)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(161, 163)은 제1 에지부(103)에 인접하여 배치되는 모듈 저항부(160)에 공통으로 연결되고, 커맨드/어드레스 전송선들(171, 173)은 제2 에지부(105)에 인접하여 배치되는 모듈 저항부(170)에 공통으로 연결된다. 모듈 저항부들(160, 170)은 각기 종단 전압(Vtt)에 연결된 종단 저항(Rtt/2)을 포함한다. 이와 같은 모듈 저항부들(160, 170)의 배치는 모듈 저항부들의 개수를 줄여, 종단 저항이 차지하는 점유 면적을 감소시킨다.
또한, 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 각각은 DDR5 SDRAM일 수 있다.
SPD 칩(180)은 제어 장치(500)에 인접하게 배치될 수 있고, 전원관리 집적회로(185)는 반도체 메모리 장치(203e)와 제2 에지부(105) 사이에 배치될 수 있다. 전원관리 집적회로(185)는 입력 전압(VIN)을 기초로 전원 전압(VDD)을 생성하고, 전원 전압(VDD)을 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)에 제공할 수 있다.
도 2에서, 전원관리 집적회로(185)가 제2 에지부(105)에 인접하여 배치되는 것으로 도시되었으나, 전원관리 집적회로(500)는 회로 기판(101)의 중심부에 제어 장치(500)와 인접하게 배치될 수 있다.
제어 장치(500)는 노멀 동작 중의 히든 트레이닝 모드에서, 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도하나의 반도체 메모리 장치로부터 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 제2 커맨드/어드레스와 제2 클럭 신호 사이의 스큐를 검출하는 커맨드/어드레스 트레이닝을 수행할 수 있다. 특히, 제어 장치(500)는 히든 트레이닝 모드에서 상기 적어도 하나의 반도체 메모리 장치의 제1 루프백 핀과 제2 루프백 핀을 통하여 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신할 수 있다.
도 3은 도 2에서 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(201a)는 제어 로직 회로(210), 어드레스 레지스터(220), 클럭 버퍼(225), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ECC 엔진(410), 리프레쉬 카운터(245) 및 루프백 회로(430)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 메모리 셀 어레이(300)는 전원 전압(VDD)에 기반하여 동작할 수 있다.
또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들(WL)과 복수의 비트라인들(BTL) 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다.
도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(201a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(201a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 제어 장치(500)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드라인에 워드 라인 구동 전압을 인가할 수 있다. 활성화된 뱅크 로우 디코더는 전원 전압(VDD)을 이용하여 워드라인 구동 전압을 생성하고, 워드라인 구동 전압을 상응하는 워드라인에 제공할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 칼럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다.
상기 독출 데이터 래치들에 저장된 데이터는 ECC 엔진(410)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(25)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터는 메모리 컨트롤러(25)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 ECC 엔진(410)에서 ECC 디코딩을 수행한 후 입출력 게이팅 회로(290)에 제공한다.
데이터 입출력 버퍼(295)는 노멀 모드의 기입 동작에서 데이터 신호(DQ)를 ECC 엔진(410)에 제공할 수 있다. 데이터 입출력 버퍼(295)는 노멀 모드의 독출 동작에서 ECC 엔진(410)으로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 메모리 컨트롤러(25)에 제공할 수 있다. 데이터 입출력 버퍼(295)는 비트 에러율 트레이닝 모드에서 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 루프백 회로(430)에 제공할 수 있다. 데이터 입출력 버퍼(295)는 제어 신호(DCTL)에 응답하여 동작할 수 있다.
클럭 버퍼(225)는 노멀 모드에서 클럭 신호(CK)를 제어 로직 회로(210)에 제공할 수 있다. 클럭 버퍼(225)는 히든 트레이닝 모드에서 클럭 신호(CK)를 반도체 메모리 장치(201)의 코어부에 제공하지 않고 루프백 회로(430)에 직접 제공할 수 있다. 클럭 버퍼(225)는 제어 신호(CCTL)에 응답하여 동작할 수 있다.
루프백 회로(430)는 비트 에러율 테스트(BERT) 모드에서 모드에서 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 제어 장치(500)에 제공할 수 있다. 루프백 회로(430)는 히든 트레이닝 모드에서 커맨드/어드레스(CA) 및 클럭 신호(CK)를 제어 장치(500)에 제공할 수 있다. 루프백 회로(430)는 선택 신호(SS)에 응답하여 동작할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(201a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(201a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(25)로부터 제어 장치(110)를 통하여 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 데이터 메모리(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 모드에 따라 데이터 입출력 버퍼(295)의 동작을 제어하는 제어 신호(DCTL)를 생성하고, 루프백 회로(430)를 제어하는 선택 신호(SS)를 생성하고, 클럭 버퍼(225)를 제어하는 제어 신호(CCTL)를 생성할 수 있다. 실시예에 따라서, 선택 신호(SS)는 제어 장치(500)로부터 직접 루프백 회로(430)에 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WL2m, m은 2상의 정수), 복수개의 비트라인들(BTL1~BTL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BTL1~BTL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 루프백 회로를 나타내는 블록도이다.
도 5를 참조하면, 루프백 회로(430)는 제1 선택 회로(440), 제2 선택 회로(450), 제1 전송기(461) 및 제2 전송기(462)를 포함할 수 있다. 제1 전송기(461)는 제1 루프백 핀(471)에 연결될 수 있고, 제2 전송기(462)는 제2 루프백 핀(472)에 연결될 수 있다.
제1 선택 회로(440)는 선택 신호(SS)에 응답하여 제1 수신기(421)에서 제공되는 제1 커맨드/어드레스(CA1) 및 제2 수신기(422)에서 제공되는 데이터 신호(DQ) 중 하나를 선택하고, 선택된 하나를 제1 전송기(461)에 제공한다. 제1 선택 회로(440)는 히든 트레이닝 모드에서 제1 커맨드/어드레스(CA1)를 선택하고, 선택된 제1 커맨드/어드레스(CA1)를 제1 송신기(461)에 제공할 수 있다.
제2 선택 회로(450)는 선택 신호(SS)에 응답하여 제3 수신기(423)에서 제공되는 제1 클럭 신호(CK1) 및 제4 수신기(424)에서 제공되는 데이터 스트로브 신호(DQS) 중 하나를 선택하고, 선택된 하나를 제2 전송기(462)에 제공한다. 제2 선택 회로(450)는 히든 트레이닝 모드에서 제1 클럭 신호(CK1)를 선택하고, 선택된 제1 클럭 신호(CK1)를 제2 전송기(462)에 제공할 수 있다.
즉, 반도체 메모리 장치(201)는 노멀 동작 중의 히든 트레이닝 모드에서 제1 커맨드/어드레스(CA1)와 제1 클럭 신호(CK1)를 선택하고, 제1 커맨드/어드레스(CA1)와 제1 클럭 신호(CK1)를 각각 제2 커맨드/어드레스와 제2 클럭 신호로서 제1 루프백 핀(471)과 제2 루프백 핀(472)를 통하여 제어 장치(500)에 전달할 수 있다.
제어 장치(201)는 반도체 메모리 장치(201)가 메모리 셀 어레이(300)의 동적 메모리 셀들에 대한 셀프 리프레쉬 동작을 완료완 후에 상기 반도체 메모리 장치(201)가 히든 트레이닝 모드에 진입하도록 반도체 메모리 장치(201)를 제어할 수 있다.
제어 장치(201)는 히든 트레이닝 모드에서 반도체 메모리 장치(201)에 대한 커맨드/어드레스 트레이닝을 메모리 컨트롤러(25)의 개입 없이 자체적으로 및 실시간으로 수행할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 루프백 회로에서 제1 선택 회로와 제2 선택 회로의 예들을 나타내는 회로도이다.
도 6를 참조하면, 도 5의 제1 선택 회로(440)는 제1 스위치(440a)를 포함할 수 있고, 제2 선택 회로(450)는 제2 스위치(450a)를 포함할 수 있다.
제1 스위치(440a)는 제1 커맨드/어드레스(CA1)를 수신하는 제1 단자(441), 데이터 신호(DQ)를 수신하는 제2 단자(442) 및 제1 전송기(461)에 연결되는 제3 단자(443)를 포함할 수 있다. 선택 신호(SS)에 응답하여 제3 단자(443)는 제1 단자(441) 및 제2 단자(442) 중 하나에 연결된다.
제2 스위치(450a)는 제1 클럭 신호(CK1)를 수신하는 제1 단자(451), 데이터 스트로브 신호(DQS)를 수신하는 제2 단자(452) 및 제2 전송기(462)에 연결되는 제3 단자(453)를 포함할 수 있다. 선택 신호(SS)에 응답하여 제3 단자(453)는 제1 단자(451) 및 제2 단자(452) 중 하나에 연결된다.
도 7은 본 발명의 실시예들에 따른 도 5의 루프백 회로에서 제1 선택 회로와 제2 선택 회로의 다른 예들을 나타내는 회로도이다.
도 7을 참조하면, 도 5의 제1 선택 회로(440)는 제1 멀티플렉서(440b)를 포함할 수 있고, 제2 선택 회로(450)는 제2 멀티플렉서(450b)를 포함할 수 있다.
제1 멀티플렉서(440b)는 제1 커맨드/어드레스(CA1)를 수신하는 제1 단자, 데이터 신호(DQ)를 수신하는 제2 단자 및 제1 전송기(461)에 연결되는 제3 출력 단자 및 선택 신호(SS)를 수신하는 제어 단자를 포함할 수 있다. 선택 신호(SS)에 응답하여 제1 멀티플렉서(440b)는 히든 트레이닝 모드에서 제1 커맨드/어드레스(CA1)를 선택할 수 있다. 선택 신호(SS)에 응답하여 제1 멀티플렉서(440b)는 비트 에러율 테스트 모드에서 데이터 신호(DQ)를 선택할 수 있다.
제2 멀티플렉서(450b)는 제1 클럭 신호(CK1)를 수신하는 제1 단자, 데이터 스트로브 신호(DQS)를 수신하는 제2 단자 및 제2 전송기(462)에 연결되는 제3 출력 단자 및 선택 신호(SS)를 수신하는 제어 단자를 포함할 수 있다. 선택 신호(SS)에 응답하여 제2 멀티플렉서(450b)는 히든 트레이닝 모드에서 제1 클럭 신호(CK1)를 선택할 수 있다. 선택 신호(SS)에 응답하여 제2 멀티플렉서(450b)는 비트 에러율 테스트 모드에서 데이터 스트로브 신호(DQS)를 선택할 수 있다.
즉 반도체 메모리 장치들 각각은 데이터 신호(DQ)를 제어 장치(500)에 전송하는 제1 루프백 핀(471) 및 데이터 스트로브 신호(DQS)를 상기 제어 장치에 전송하는 제2 루프백 핀(472_을 구비하고, 상기 히든 트레이닝 모드에서 상기 제1 루프백 핀(471)과 상기 제2 루프백 핀(472_을 이용하여 상기 커맨드/어드레스 트레이닝을 수행하는 동기식 메모리 장치일 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 모듈에서 제어 장치와 반도체 메모리 장치의 일부를 나타낸다.
도 8에는 제어 장치(500)에 포함되는 인터페이스 회로(510)와 반도체 메모리 장치(201)에 포함되는 루프백 회로(430)가 도시된다.
도 8을 참조하면, 인터페이스 회로(510)는 전송기들(511, 512), 지연 고정 루프 회로(520), 지연 회로(550), 커맨드/어드레스 생성기(560), 클럭 생성기(570) 및 레지스터(580)를 포함할 수 있다.
커맨드/어드레스 생성기(560)는 히든 트레이닝 모드에서 제1 커맨드/어드레스(CA1)을 생성하여 지연 회로(550)에 제공할 수 있다. 클럭 생성기(570)는 제1 클럭 신호(CK1)를 생성할 수 있다. 지연 회로(550)는 제1 커맨드/어드레스(CA1)의 지연량을 선택적으로 조절하여 전송기(511)를 통하여 루프백 회로(430)의 제1 선택 회로(440)에 제공할 수 있다.
전송기(512)는 제1 클럭 신호(CK1)를 전송기(512)를 통하여 제2 선택 회로(450)에 제공할 수 있다.
지연 고정 루프 회로(520)는 반도체 메모리 장치(201)의 제1 루프백 핀(471)을 통하여 제2 커맨드/어드레스(CA2)를 수신하고 제2 루프백 핀(472)을 통하여 제2 클럭 신호(CK2)를 수신할 수 있다. 지연 고정 루프 회로(520)는 제2 커맨드/어드레스(CA2)와 제2 클럭 신호(CK2) 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI)를 지연 회로(550)에 제공할 수 있다. 지연 회로(520)는 스큐 정보(SKWI)에 응답하여 제1 커맨드/어드레스(CA1)의 지연량을 조절하여 조절된 제1 커맨드/어드레스(CA1)를 루프백 회로(430)에 제공할 수 있다.
인터페이스 회로(510)는 히든 트레이닝 모드에서 각각 제1 루프백 핀(513)과 제2 루프백 핀(514)를 통하여 반도체 메모리 장치(201)의 루프백 회로(430)로부터 제공되는 제2 커맨드/어드레스(CA2)와 제2 클럭 신호(CK2)를 수신할 수 있다.
실시예에 있어서, 지연 고정 루프 회로(520)는 제2 클럭 신호(CA2)의 에지와 제2 커맨드/어드레스(CA2)의 센터 사이의 차이를 검출하여 상기 스큐를 검출할 수 있다.
실시예에 있어서, 인터페이스 회로(510)는 메모리 모듈(100) 또는 반도체 메모리 장치(201)의 초기 트레이닝 모드에서 반도체 메모리 장치(201)에 대한 커맨드/어드레스 트레이닝을 수행하고, 상기 초기 커맨드/어드레스에서 획득된 초기 스큐 정보(ISKWI)를 레지스터(580)에 저장할 수 있다. 지연 회로(550)는 상기 제2 커맨드/어드레스(CA2)와 제2 클럭 신호(CK2)에 더 기초하여 제1 커맨드/어드레스(CA1)의 지연량을 조절할 수 있다.
실시예에 있어서, 지연 고정 루프 회로(520)는 제1 클럭 신호(CK1)의 에지와 제2 클럭 신호(CK2)의 에지 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI)를 출력할 수 있다.
실시예에 있어서, 지연 고정 루프 회로(520)는 제1 커맨드/어드레스(CA1)의 센터와 제2 커맨드/어드레스의 센터 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI)를 출력할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 레지스터를 나타내는 블록도이다.
도 9를 참조하면, 제어 장치(500)는 초기 트레이닝 모드에서 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 각각에 대하여 초기 커맨드/어드레스 트레이닝을 수행하고, 그 결과에 따른 초기 스큐 정보(ISKWI1~ ISKWIs)를 반도체 메모리 장치들(MD1~MDs) 각각에 대하여 레지스터(580)에 저장할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 예를 나타내는 타이밍도이다.
도 10을 참조하면, 지연 고정 루프 회로(520)는 제2 커맨드/어드레스(CA2)와 제2 클럭 신호(CK2) 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI1)를 지연 회로(550)에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 다른 예를 나타내는 타이밍도이다.
도 11을 참조하면, 지연 고정 루프 회로(520)는 제1 클럭 신호(CK1)의 에지와 제2 클럭 신호(CK2)의 에지 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI2)를 지연 회로(550)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 8의 인터페이스 회로에서 지연 고정 루프 회로의 동작의 다른 예를 나타내는 타이밍도이다.
도 12를 참조하면, 지연 고정 루프 회로(520)는 제1 커맨드/어드레스(CA1)의 센터와 제2 커맨드/어드레스(CA2)의 센터 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보(SKWI3)를 지연 회로(550)에 제공할 수 있다. 제1 커맨드/어드레스(CA1)의 센터와 제2 커맨드/어드레스(CA2)의 센터를 검출함에 있어, 제1 클럭 신호(CK1)가 기준 신호로 사용될 수 있다.
제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)는 단일 클럭 신호 또는 차동 클럭 신호일 수 있다. 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)가 차동 클럭 신호일 경우에는 클럭 신호 쌍의 교차점을 기준으로 클럭 신호의 에지들이 검출될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 2의 메모리 모듈의 일부를 나타낸다.
도 13을 참조하면, 메모리 모듈(100)의 제어 장치(500)는 반도체 메모리 장치들(201a~201e, 202a~202e)과 제1 루프백 채널(LBC1)과 제2 루프백 채널(LBC2)을 통하여 연결될 수 있다. 도시하지는 않았지만, 도 2의 메모리 모듈(100)의 반도체 메모리 장치들(203a~203e, 204a~204e)도 상응하는 루프백 채널들을 통하여 제어 장치(500)에 연결될 수 있다.
도 14는 본 발명의 다른 실시예들에 따른 도 1의 메모리 모듈을 보다 상세히 나타내는 블록도이다.
도 14의 메모리 모듈(100a)은 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e)과 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고받는 데이터 버퍼들을 포함하지 않는다는 점에서 도 2의 메모리 모듈(100)과 차이가 있다. 메모리 모듈(100a)은 제어 장치(500)를 통하여 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 메모리 컨트롤러(25)와 주고받을 수 있다.
도 14에서, 전원관리 집적회로(185)가 제2 에지부(105)에 인접하여 배치되는 것으로 도시되었으나, 전원관리 집적회로(185)는 회로 기판(101)의 중심부에 제어 장치(500)와 인접하게 배치될 수 있다.
제어 장치(500)는 상술한 바와 같이, 히든 트레이닝 모드에서 반도체 메모리 장치들(201a~201e, 202a~202e, 203a~203e, 204a~204e) 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하고, 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호 사이의 스큐를 검출하여 제1 커맨드/어드레스의 지연량을 조절하는 커맨드/어드레스 트레이닝을 실시간으로 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 모듈의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 15를 참조하면, 회로 기판(101)에 실장되는 복수의 반도체 메모리 장치들(200) 및 상기 복수의 반도체 메모리 장치들(200)을 제어하는 제어 장치(500)를 포함하는 메모리 모듈(100)의 동작 방법에서는, 제어 장치(500)가 초기 트레이닝 모드에서 복수의 반도체 메모리 장치들(200) 각각에 대한 초기 트레이닝을 수행한다(S210).
제어 장치(500)는, 상기 초기 트레이닝의 결과에 따라 반도체 메모리 장치들(200) 각각에 대한 초기 스큐 정보를 레지스터(580)에 저장한다(S220).
이후 제어 장치(500)는 반도체 메모리 장치들(200)을 제어하여 반도체 메모리 장치들(200)의 노멀 동작을 수행하도록 한다(S230).
제어 장치(500)는 반도체 메모리 장치들(200) 중 적어도 하나가 히든 트레이닝 모드에 진입하는지 여부를 판단한다(S235). 상기 히든 트레이닝 모드는 반도체 메모리 장치들(200) 중 셀프 리프레쉬 모드를 탈출하는 적어도 하나의 반도체 메모리 장치가 진입할 수 있다.
반도체 메모리 장치들(200) 중 히든 트레이닝 모드에 진입하는 반도체 메모리 장치가 없는 경우(S235에서 No), 절차는 동작(S230)으로 복귀한다.
반도체 메모리 장치들(200) 중 히든 트레이닝 모드에 진입하는 반도체 메모리 장치가 적어도 하나 이상 있는 경우(S235에서 Yes), 상기 적어도 하나의 반도체 메모리 장치는 제1 루프백 핀과 제2 루프백 핀을 통하여 커맨드/어드레스와 클럭 신호를 제어 장치(500)에 전송한다(S240).
제어 장치(500)의 인터페이스 회로(510)는 제1 루프백 핀과 제2 루프백 핀을 통하여 수신된 커맨드/어드레스와 클럭 신호에 기초하여 상기 적어도 하나의 반도체 메모리 장치에서의 커맨드/어드레스와 클럭 신호의 스큐를 결정하고, 초기 트레이닝에서 결정된 초기 스큐와 비교한다(S250).
제어 장치(500)의 인터페이스 회로(510)는 상기 비교에 기초하여 커맨드/어드레스의 지연량을 조절하여 상기 적어도 하나의 반도체 메모리 장치에 전송한다(S260).
제어 장치(500)의 인터페이스 회로(510)는 조절된 커맨드/어드레스 및 클럭 신호를 적어도 하나의 반도체 메모리 장치로부터 다시 수신하여 스큐가 조절되었는지 여부를 판단한다(S270).
스큐가 조절되지 않았으면(S270에서 No), 절차는 동작(D260)으로 복귀한다.
스큐가 조절되었으면(S270에서 Yes), 제어 회로(500)는 히든 트레이닝 모드를 종료시킨다(S280).
도 16은 본 발명의 실시예들에 따른 메모리 모듈의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 14 및 도 16을 참조하면, 회로 기판(101)에 실장되는 복수의 반도체 메모리 장치들(200) 및 상기 복수의 반도체 메모리 장치들(200)을 제어하는 제어 장치(500)를 포함하는 메모리 모듈(100)의 동작 방법에서는, 제어 장치(500)가 초기 트레이닝 모드에서 복수의 반도체 메모리 장치들(200) 각각에 대한 초기 트레이닝을 수행하여 초기 트레이닝의 결과에 따라 반도체 메모리 장치들(200) 각각에 대한 초기 스큐 정보를 레지스터(580)에 저장한다(S310).
이후 제어 장치(500)는 반도체 메모리 장치들(200)을 제어하여 반도체 메모리 장치들(200)의 노멀 동작을 수행하도록 한다(S320).
제어 장치(500)는 반도체 메모리 장치들(200) 중 적어도 하나가 히든 트레이닝 모드에 진입하는지 여부를 판단한다(S330). 상기 히든 트레이닝 모드는 반도체 메모리 장치들(200) 중 셀프 리프레쉬 모드를 탈출하는 적어도 하나의 반도체 메모리 장치가 진입할 수 있다.
반도체 메모리 장치들(200) 중 히든 트레이닝 모드에 진입하는 반도체 메모리 장치가 없는 경우(S330에서 No), 절차는 동작(S320)으로 복귀한다.
반도체 메모리 장치들(200) 중 히든 트레이닝 모드에 진입하는 반도체 메모리 장치가 적어도 하나 이상 있는 경우(S330에서 Yes), 제어 장치(500)의 인터페이스 회로(510) 상기 적어도 하나의 반도체 메모리 장치로부터 커맨드/어드레스 및 클럭 신호를 수신하여 커맨드/어드레스와 클럭 신호 사이의 스큐를 조절한다(S340).
상기 적어도 하나의 반도체 메모리 장치는 제어 장치(500)의 제어에 따라 조절된 스큐에 기초하여 노멀 동작을 수행한다(S350).
도 17은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(700)은 메모리 컨트롤러(710), 및 적어도 하나 이상의 메모리 모듈(720, 730)을 포함할 수 있다.
메모리 컨트롤러(710)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들을 제어할 수 있다. 메모리 컨트롤러(710)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(710)의 버스(70)에는 신호 무결성(signal integrity)을 위해 소스 터미네이션이 저항(RTT)을 통해 구현된다.
제1 메모리 모듈(720) 및 제2 메모리 모듈(730)은 버스(740)를 통하여 메모리 컨트롤러(710)에 연결된다. 제1 메모리 모듈(720) 및 제2 메모리 모듈(730) 각각은 도 2의 메모리 모듈(100) 또는 도 14의 메모리 모듈(100a)로 구현될 수 있다. 제1 메모리 모듈(720)은 적어도 하나 이상의 메모리 랭크(R1, R2)를 포함하고, 제2 메모리 모듈(730)은 적어도 하나 이상의 메모리 랭크(R3, R4)를 포함할 수 있다.
제1 메모리 모듈(720) 및 제2 메모리 모듈(730) 각각은 또한 도 8의 인터페이스 회로(510)를 포함하는 제어 장치를 포함하고, 상기 제어 장치는 히든 트레이닝 모드에서 루프백 채널을 통하여 실장된 복수의 반도체 메모리 장치들 중 적어도 하나에 대한 커맨드/어드레스 트레이닝을 자체적으로 및 실시간으로 수행하여 커맨드/어드레스와 클럭 신호 사이의 스큐를 조정할 수 있다. 따라서, 제1 메모리 모듈(720) 및 제2 메모리 모듈(730)은 각각 메모리 컨트롤러의 개입 없이 노멀 동작 중에도 타이밍을 개선하여 성능을 향상시킬 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity) 모듈(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 메모리 모듈(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.
메모리 모듈(950) 은 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 모듈(950)은 복수의 반도체 메모리 장치들(951~95q) 및 제어 장치(962)를 포함할 수 있다. 제어 장치(962)는 도 8의 인터페이스 회로(510)를 포함할 수 있고, 히든 트레이닝 모드에서 루프백 채널을 통하여 반도체 메모리 장치들(951~95q) 중 적어도 하나에 대한 커맨드/어드레스 트레이닝을 자체적으로 및 실시간으로 수행하여 커맨드/어드레스와 클럭 신호 사이의 스큐를 조정할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 메모리 모듈을 채용하는 다양한 시스템들에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 회로 기판 상에 실장되는 복수의 반도체 메모리 장치들; 및
    상기 회로 기판 상에 실장되고, 외부 장치로부터 커맨드, 어드레스 및 클럭 신호를 수신하고, 상기 수신된 커맨드, 상기 어드레스 및 상기 클럭 신호를 상기 복수의 반도체 메모리 장치들에 제공하는 제어 장치를 포함하고,
    상기 제어 장치는 노멀 동작 중의 히든 트레이닝 모드에서 상기 복수의 반도체 메모리 장치들 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 상기 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 상기 적어도 하나의 반도체 메모리 장치에 대한 커맨드/어드레스 트레이닝을 수행하는 메모리 모듈.
  2. 제1항에 있어서,
    상기 적어도 하나의 반도체 메모리 장치는 상기 제어 장치의 제어에 따라 상기 히든 트레이닝 모드에서 제1 루프백 핀과 제2 루프백 핀을 통하여 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 각각 상기 제어 장치에 전달하고,
    상기 적어도 하나의 메모리 장치는,
    선택 신호에 응답하여 상기 제1 커맨드/어드레스와 데이터 신호 중 하나를 선택하는 제1 선택 회로;
    상기 선택 신호에 응답하여 상기 제1 클럭 신호와 데이터 스트로브 신호 중 하나를 선택하는 제2 선택 회로;
    상기 제1 선택 회로와 상기 제1 루프백 핀에 연결되는 제1 전송기; 및
    상기 제2 선택 회로와 상기 제2 루프백 핀에 연결되는 제2 전송기를 구비하는 루프백 회로를 포함하는 메모리 모듈.
  3. 제2항에 있어서,
    상기 제1 선택 회로는 상기 히든 트레이닝 모드에서 상기 선택 신호에 응답하여 상기 제1 커맨드/어드레스를 선택하여 상기 제1 전송기에 제공하고,
    상기 제2 선택 회로는 상기 히든 트레이닝 모드에서 상기 선택 신호에 응답하여 상기 제1 클럭 신호를 선택하여 상기 제1 전송기에 제공하는 메모리 모듈.
  4. 제1항에 있어서, 상기 제어 장치는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호 사이의 스큐를 검출하고, 상기 검출된 스큐에 기초하여 상기 제1 커맨드/어드레스의 지연을 조절하여 상기 커맨드/어드레스 트레이닝을 수행하는 인터페이스 회로를 포함하고,
    상기 인터페이스 회로는 상기 제2 클럭 신호의 에지와 상기 제2 커맨드/어드레스의 센터 사이의 차이를 검출하여 상기 스큐를 검출하고,
    상기 인터페이스 회로는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호 사이의 상기 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보를 출력하는 지연 고정 루프 회로; 및
    상기 스큐 정보에 응답하여 상기 제1 커맨드/어드레스의 지연량을 조절하여 조절된 커맨드/어드레스를 제공하는 지연 회로를 포함하고,
    상기 제어 장치는 상기 히든 트레이닝 모드에서 제1 루프백 핀과 제2 루프백 핀을 통하여 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 각각 상기 적어도 하나의 메모리 장치로부터 수신하는 메모리 모듈.
  5. 제4항에 있어서,
    상기 인터페이스 회로는 초기 트레이닝 모드에서, 초기 커맨드/어드레스 트레이닝을 수행하고, 상기 초기 커맨드/어드레스 트레이닝에 기초하여 획득된 초기 스큐 정보를 저장하는 레지스터를 더 포함하고,
    상기 지연 회로는 상기 초기 스큐 정보와 상기 스큐 정보의 비교에 기초하여 상기 제1 커맨드/어드레스의 지연량을 조절하는 메모리 모듈.
  6. 제1항에 있어서, 상기 제어 장치는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제1 클럭 신호와 상기 제2 클럭 신호 사이의 위상차이를 검출하고, 상기 검출된 위상차이에 기초하여 상기 제1 커맨드/어드레스의 지연을 조절하여 상기 커맨드/어드레스 트레이닝을 수행하는 인터페이스 회로를 포함하고,
    상기 인터페이스 회로는 상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호의 위상 차이를 검출하여 상기 스큐를 검출하고,
    상기 인터페이스 회로는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제1 클럭 신호의 에지와 상기 제2 클럭 신호 의 에지 사이의 상기 스큐를 검출하고, 상기 검출된 위상 차이에 대한 스큐 정보를 출력하는 지연 고정 루프 회로; 및
    상기 스큐 정보에 응답하여 상기 제1 커맨드/어드레스의 지연량을 조절하여 조절된 커맨드/어드레스를 제공하는 지연 회로를 포함하는 메모리 모듈.
  7. 제1항에 있어서, 상기 제어 장치는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제1 커맨드/어드레스와 상기 제2 커맨드/어드레스 사이의 스큐를 검출하고, 상기 검출된 스큐에 기초하여 상기 제1 커맨드/어드레스의 지연을 조절하여 상기 커맨드/어드레스 트레이닝을 수행하는 인터페이스 회로를 포함하고,
    상기 인터페이스 회로는 상기 제1 커맨드/어드레스의 센터와 상기 제2 커맨드/어드레스의 센터 사이의 차이를 검출하여 상기 스큐를 검출하고,
    상기 인터페이스 회로는
    상기 히든 트레이닝 모드에서 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 수신하고, 상기 제1 커맨드/어드레스의 센터와 상기 제2 커맨드/어드레스의 센터 사이의 스큐를 검출하고, 상기 검출된 스큐에 대한 스큐 정보를 출력하는 지연 고정 루프 회로; 및
    상기 스큐 정보에 응답하여 상기 제1 커맨드/어드레스의 지연량을 조절하여 조절된 커맨드/어드레스를 제공하는 지연 회로를 포함하는 메모리 모듈.
  8. 제1항에 있어서, 상기 적어도 하나의 반도체 메모리 장치는
    복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하는 메모리 셀 어레이를 더 포함하고,
    상기 제어 장치는 상기 적어도 하나의 반도체 메모리 장치가 상기 복수의 동적 메모리 셀들에 대한 리프레쉬 동작을 수행한 직후, 상기 적어도 하나의 반도체 메모리 장치가 상기 히든 트레이닝 모드에 진입하도록 상기 적어도 하나의 반도체 메모리 장치를 제어하고,
    상기 반도체 메모리 장치들 각각은 데이터 신호를 상기 제어 장치에 전송하는 제1 루프백 핀 및 데이터 스트로브 신호를 상기 제어 장치에 전송하는 제2 루프백 핀을 구비하고, 상기 히든 트레이닝 모드에서 상기 제1 루프백 핀과 상기 제2 루프백 핀을 이용하여 상기 커맨드/어드레스 트레이닝을 수행하는 동기식 메모리 장치이고,
    상기 메모리 모듈은
    상기 회로 기판에 실장되고, 입력 전압을 기초로 하여 전원 전압을 생성하고, 상기 전원 전압을 상기 반도체 메모리 장치들에 제공하는 전원관리 집적회로(power management integrated circuit; PMIC)를 더 포함하는 메모리 모듈.
  9. 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 상기 복수의 반도체 메모리 장치들을 제어하는 제어 장치를 포함하는 메모리 모듈; 및
    상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하고,
    상기 제어 장치는 상기 메모리 컨트롤러로부터 커맨드, 어드레스 및 클럭 신호를 수신하고, 상기 수신된 커맨드, 상기 어드레스 및 상기 클럭 신호를 상기 복수의 반도체 메모리 장치들에 제공하고,
    상기 제어 장치는 노멀 동작 중의 히든 트레이닝 모드에서 상기 복수의 반도체 메모리 장치들 중 적어도 하나에 제1 커맨드/어드레스 및 제1 클럭 신호를 전송하고, 상기 적어도 하나의 반도체 메모리 장치로부터 상기 제1 커맨드/어드레스 및 제1 클럭 신호에 응답하는 제2 커맨드/어드레스 및 제2 클럭 신호를 수신하여 상기 적어도 하나의 반도체 메모리 장치에 대한 커맨드/어드레스 트레이닝을 수행하고,
    상기 적어도 하나의 반도체 메모리 장치는 상기 제어 장치의 제어에 따라 상기 히든 트레이닝 모드에서 제1 루프백 핀과 제2 루프백 핀을 통하여 상기 제2 커맨드/어드레스와 상기 제2 클럭 신호를 각각 상기 제어 장치에 전달하는 메모리 시스템.
  10. 회로 기판에 실장되는 복수의 반도체 메모리 장치들 및 상기 회로 기판에 실장되며 상기 복수의 반도체 메모리 장치들을 제어하는 제어 장치를 포함하는 메모리 모듈의 동작 방법으로서,
    상기 메모리 모듈의 초기 트레이닝 모드에서, 상기 반도체 메모리 장치들 각각에 대하여 초기 커맨드/어드레스 트레이닝을 수행하여 상기 반도체 메모리 장치들 각각의 커맨드/어드레스와 클럭 신호 사이의 스큐를 제어 장치의 레지스터에 저장하는 단계;
    상기 반도체 메모리 장치들 각각에서 노멀 동작을 수행하는 단계;
    상기 제어 장치가 상기 메모리 장치들 중 적어도 하나가 노멀 동작 중에 히든 트레이닝 모드에 진입하였는지 여부를 판단하는 단계;
    상기 히든 트레이닝 모드에 진입한 적어도 하나의 반도체 메모리 장치로부터 상기 제어 장치가 커맨드/어드레스 및 클럭 신호를 수신하여 스큐를 조절하는 단계; 및
    상기 적어도 하나의 반도체 메모리 장치에서 상기 조절된 스큐에 기초하여 노멀 동작을 수행하는 단계를 포함하는 메모리 모듈의 동작 방법.
KR1020180123522A 2018-10-17 2018-10-17 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법 KR20200043017A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180123522A KR20200043017A (ko) 2018-10-17 2018-10-17 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
US16/390,460 US10872653B2 (en) 2018-10-17 2019-04-22 Memory modules, memory systems, and methods of operating memory modules
CN201910664343.0A CN111061648A (zh) 2018-10-17 2019-07-23 存储模块、存储***和操作存储模块的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180123522A KR20200043017A (ko) 2018-10-17 2018-10-17 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법

Publications (1)

Publication Number Publication Date
KR20200043017A true KR20200043017A (ko) 2020-04-27

Family

ID=70279324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180123522A KR20200043017A (ko) 2018-10-17 2018-10-17 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법

Country Status (3)

Country Link
US (1) US10872653B2 (ko)
KR (1) KR20200043017A (ko)
CN (1) CN111061648A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825545B2 (en) * 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
KR20220083291A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템을 포함하는 전자 시스템
WO2022132538A1 (en) * 2020-12-15 2022-06-23 Rambus Inc. Signal skew correction in integrated circuit memory devices
EP4310843A1 (en) * 2022-07-07 2024-01-24 Samsung Electronics Co., Ltd. Register clock driver, operating method of register clock driver, and memory module including register clock driver and plurality of memory devices
US11983443B2 (en) * 2022-09-30 2024-05-14 Lenovo Enterprise Solutions (Singapore) Pte Ltd. Multi-access memory modules

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6874097B1 (en) * 2001-06-01 2005-03-29 Maxtor Corporation Timing skew compensation technique for parallel data channels
US20060056214A1 (en) 2004-08-25 2006-03-16 Ocz Technologies, Inc. Memory module with reduced input clock skew
US7624310B2 (en) 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
KR101532529B1 (ko) 2007-12-21 2015-06-29 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치
US8533538B2 (en) 2010-06-28 2013-09-10 Intel Corporation Method and apparatus for training a memory signal via an error signal of a memory
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US9025399B1 (en) 2013-12-06 2015-05-05 Intel Corporation Method for training a control signal based on a strobe signal in a memory module
KR102147228B1 (ko) 2014-01-23 2020-08-24 삼성전자주식회사 타겟 모듈의 라이트 레벨링을 제어하는 라이트 레벨링 제어 회로 및 그에 따른 라이트 레벨링 제어방법
US9754650B2 (en) * 2015-10-20 2017-09-05 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
KR20170111572A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US10235312B2 (en) * 2016-10-07 2019-03-19 Samsung Electronics Co., Ltd. Memory system and host device that maintain compatibility with memory devices under previous standards and/or versions of standards
US10242723B1 (en) * 2017-12-19 2019-03-26 Apple Inc. Method and apparatus for background memory subsystem calibration

Also Published As

Publication number Publication date
US20200126609A1 (en) 2020-04-23
CN111061648A (zh) 2020-04-24
US10872653B2 (en) 2020-12-22

Similar Documents

Publication Publication Date Title
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
US11249662B2 (en) Memory modules, memory systems and methods of operating memory modules
KR20200043017A (ko) 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
US10762947B2 (en) Memory devices
EP3249542B1 (en) Memory module, memory controller and associated control method for read training technique
US20190115053A1 (en) Memory modules, methods of operating the memory modules, and test systems of the memory modules
CN101404184B (zh) 半导体存储装置
US20060069948A1 (en) Error detecting memory module and method
US12027225B2 (en) Memory modules including a mirroring circuit and methods of operating the same
KR20210032810A (ko) 메모리 컨트롤러 및 메모리 시스템
KR20210129370A (ko) 메모리 모듈 및 적층형 메모리 장치
KR20190132788A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
KR20220145009A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 장치
KR20210051668A (ko) 메모리 컨트롤러, 메모리 시스템 및 메모리 모듈
JP2007042264A (ja) メモリモジュール及びそのテスト方法
US10885950B2 (en) Method and memory system for optimizing on-die termination settings of multi-ranks in a multi-rank memory device
US20120063210A1 (en) Semiconductor Device
US9141472B2 (en) Sharing a check bit memory device between groups of memory devices
KR20230019596A (ko) 반도체 메모리 장치 및 메모리 시스템
US11211102B2 (en) Method and memory system for optimizing on-die termination settings of multi-ranks in a multi-rank memory device
KR102401182B1 (ko) 메모리 장치 및 메모리 패키지
US8369181B2 (en) Semiconductor integrated circuit device for controlling a sense amplifier
KR20230148989A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 장치
US20090175102A1 (en) Method for controlling access of a memory
KR20200122956A (ko) 메모리 모듈 및 메모리 모듈의 동작 방법