DE19749521C2 - Bistabile Kippstufe - Google Patents
Bistabile KippstufeInfo
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Description
Die Erfindung betrifft eine bistabile Kippstufe gemäß dem Oberbegriff des
Patentanspruchs 1.
Eine derartige bistabile Kippstufe ist aus der Druckschrift "IEEE 1993 - Custom
Integrated Circuits Conference", Seiten 27.6.1-27.6.4 bekannt. Die dort als
dynamisches D-Flip-Flop bezeichnete bistabile Kippstufe weist drei
Inverterstufen auf, von denen die erste durch ein Eingangssignal, die zweite
durch ein Taktsignal und die dritte durch ein Ausgangssignal der zweiten
Inverterstufe angesteuert sind. Die erste Inverterstufe ist dabei durch einen
High-Pegel des Eingangssignals, die zweite Inverterstufe durch einen Low-
Pegel des Ausgangssignals der ersten Inverterstufe und die dritte
Inverterstufe durch einen Low-Pegel des Taktsignals in einen sperrenden
Zustand schaltbar, in welchem die Signalpegel an den Ausgängen der
jeweiligen Inverterstufe zwischengespeichert werden. Als Ergebnis erhält
man am Ausgang der dritten Inverterstufe ein dem invertierten
Eingangssignal entsprechendes Ausgangssignal mit zum Taktsignal
synchronisierten Signalflanken.
Der wesentliche Nachteil dieser vorbekannten Kippstufe besteht darin, daß
sie nicht unabhängig vom Eingangssignal in einen definierten Zustand
setzbar ist, d. h. der Signalpegel am Ausgang der dritten Inverterstufe ist
nicht unabhängig vom Eingangssignal vorgebbar.
Der Erfindung liegt die Aufgabe zugrunde eine bistabile Kippstufe gemäß
dem Oberbegriff des Patentanspruchs 1 anzugeben, die innerhalb einer
Taktperiode in einen definierten Zustand setzbar ist.
Die Aufgabe wird durch die Merkmale im Kennzeichen des Patentanspruchs
1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich
aus den Unteransprüchen.
Das Wesen der Erfindung besteht demnach darin, durch ein erstes
Setzsignal zu verhindern, daß die dritte Inverterstufe in den sperrenden
Zustand geschaltet wird, und durch ein zweites Setzsignal die zweite
Inverterstufe bei einem bestimmten Signalpegel des Taktsignals,
beispielsweise bei einem High-Pegel, in den sperrenden Zustand zu schalten,
so daß der vor der Sperrung der zweiten Inverterstufe wirksame Signalpegel
des Taktsignals den Signalpegel des Ausgangssignals der zweiten
Inverterstufe und, aufgrund der nichtsperrenden dritten Inverterstufe,
unmittelbar danach den Signalpegel des Ausgangssignals der dritten
Inverterstufe, beispielsweise auf einen Low-Pegel, festlegt. Die Kippstufe ist
auf diese Weise innerhalb einer Periode des Taktsignals setzbar.
In einer bevorzugten Weiterbildung läßt sich die zweite Inverterstufe durch
ein Rücksetzsignal in einen nichtsperrbaren Zustand schalten. Da das
Ausgangssignal der zweiten Inverterstufe und das Taktsignal dann
gegenphasige Signale sind, nimmt das Ausgangssignal der dritten
Inverterstufe innerhalb einer Periode des Taktsignals den vor der Sperrung
der dritten Inverterstufe wirksamen Signalpegel des Taktsignals an.
Die erfindungsgemäße Kippstufe ist aufgrund der linearen Struktur und der
geringen Anzahl von benötigten Bauelementen einfach und kostengünstig
realisierbar. Zudem weist sie eine geringe Stromaufnahme auf und arbeitet
schnell, so daß sie bestens für den Einsatz in Hochfrequenzbausteinen
geeignet ist, beispielsweise zur Realisierung schneller Frequenzteiler- oder
Zählerbausteine, wie sie üblicherweise in Phasenregelschleifen verwendet
werden.
Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter
Bezugnahme auf die Figuren näher beschrieben. Es zeigen:
Fig. 1 ein Schaltbild der erfindungsgemäßen bistabilen Kippstufe,
Fig. 2 Impulsdiagramme für die Kippstufe aus Fig. 1,
Fig. 3 weitere Impulsdiagramme für die Kippstufe aus Fig. 1.
Gemäß Fig. 1 weist die Kippstufe insgesamt 12 mit M1 ... M12 bezeichnete
Feldeffekttransistoren auf, von denen der erste, der zweite, der vierte und
der siebente M1 bzw. M2 bzw. M4 bzw. M7 als PMOS-Transistor und der
dritte, der fünfte, der sechste, der achte, der neunte, der zehnte, der elfte
und der zwölfte M3 bzw. M5 bzw. M6 bzw. M8 bzw. M9 bzw. M10 bzw. M11
bzw. M12 als NMOS-Transistor ausgeführt sind. Der erste, der zweite und der
dritte Feldeffekttransistor M1, M2, M3 bilden dabei die erste Inverterstufe 1,
der vierte, der fünfte, der sechste, der elfte und der zwölfte
Feldeffekttransistor M4, M5, M6, M11, M12 die zweite Inverterstufe 2 und der
siebente, der achte, der neunte und der zehnte Feldeffekttransistor M7, M8,
M9, M10 die dritte Inverterstufe 3.
In der ersten Inverterstufe 1 ist deren Ausgang 10 über die zueinander in
Reihe geschalteten Drain-Source-Strecken des ersten und zweiten
Feldeffekttransistors M1, M2 mit einem auf einem ersten
Versorgungspotential liegenden ersten Versorgungsanschluß VS und über
die Drain-Source-Strecke des dritten Feldeffekttransistors M3 mit einem auf
einem zweiten Versorgungspotential, beispielsweise auf Massepotential,
liegenden zweiten Versorgungsanschluß GND verbunden. In der zweiten
Inverterstufe 2 ist deren Ausgang 20 über die Drain-Source-Strecke des
vierten Feldeffekttransistors M4 mit dem ersten Versorgungsanschluß VS
und über die zueinander in Reihe geschalteten Drain-Source-Strecken des
fünften und elften Feldeffekttransistors M5, M11 sowie über die Drain-
Source-Strecke des zwölften Feldeffekttransistors M12 mit dem
Drainanschluß des sechsten Feldeffekttransistors M6 und über dessen Drain-
Source-Strecke mit dem zweiten Versorgungsanschluß GND verbunden. In
der dritten Inverterstufe 3 ist deren Ausgang 30 über die Drain-Source-
Strecke des siebenten Feldeffekttransistors M7 mit dem ersten
Versorgungsanschluß VS und über die Drain-Source-Strecke des achten
Feldeffekttransistors M8 sowie über die Drain-Source-Strecke des zwölften
Feldeffekttransistors M12 mit dem Drainanschluß des neunten
Feldeffekttransistors M9 und über dessen Drain-Source-Strecke mit dem
zweiten Versorgungsanschluß GND verbunden.
Ferner sind in den Inverterstufen 1, 2, 3 die Gateanschlüsse zweier
Feldeffekttransistoren, und zwar jene des ersten und dritten
Feldeffekttransistors M1, M3 bzw. jene des vierten und sechsten
Feldeffekttransistors M4, M6 bzw. jene des siebenten und neunten
Feldeffekttransistors M7, M9, miteinander zum Signaleingang 11 bzw. 21
bzw. 31 der jeweiligen Inverterstufe 1 bzw. 2 bzw. 3 verbunden. Des
weiteren bilden der Gateanschluß des zweiten Feldeffekttransistors M2
einen Steuereingang 12 der ersten Inverterstufe 1, der Gateanschluß des
fünften Feldeffekttransistors M5 einen Steuereingang 22 der zweiten
Inverterstufe 2, der Gateanschluß des achten Feldeffekttransistors M8 einen
Steuereingang 32 der dritten Inverterstufe 3, die Gateanschlüsse des
zehnten und elften Feldeffekttransistors M10, M11 zwei gegenphasig
angesteuerte Setzeingänge 33 bzw. 23 der Kippstufe und der Gateanschluß
des zwölften Feldeffekttransistors M12 einen Rücksetzeingang 24 der
Kippstufe.
Der Ausgang 10, an dem die Ausgangsspannung INV1 als Ausgangssignal der
ersten Inverterstufe 1 ansteht, ist mit dem Steuereingang 22 verbunden,
der Ausgang 20, an dem die Ausgangsspannung INV2 als Ausgangssignal der
zweiten Inverterstufe 2 ansteht, mit dem Signaleingang 31 verbunden und
der Steuereingang 12, dem das Taktsignal CLK als Steuerspannung zugeführt
wird, mit dem Signaleingang 21 und dem Steuereingang 32 verbunden. Der
Signaleingang 11 bildet den Eingang der Kippstufe, dem das Eingangssignal
D als Eingangsspannung zugeführt wird, und der Ausgang 30 den Ausgang
der Kippstufe, an dem das Ausgangssignal QN als Ausgangsspannung
bereitgestellt wird. Schließlich wird dem Gateanschluß des zehnten
Feldeffekttransistors M10 das erste Setzsignal SET, dem Gateanschluß des
elften Feldeffekttransistor M11 das zum ersten Setzsignal SET
komplementäre zweite Setzsignal SETN und dem Gateanschluß des zwölften
Feldeffekttransistors M12 das Rücksetzsignal RESET zugeführt.
Bei bestimmten Signalpegeln an den Signaleingängen 11, 21, 31 der
Inverterstufen 1, 2, 3 lassen sich diese jeweils durch die ihren
Steuereingängen 12, 22, 32 zugeführten Steuerspannungen in einen
sperrenden Zustand schalten, in welchem die Strompfade zwischen ihren
Ausgängen 10 bzw. 20 bzw. 30 und den beiden Versorgungsanschlüssen VS,
GND gesperrt sind. Dieses führt dazu, daß die Ladungen aus den
Gatekapazitäten der den jeweiligen Ausgängen 10 bzw. 20 bzw. 30
nachgeschalteten Feldeffekttransistoren nicht ausgeräumt werden können,
so daß die Signalpegel an diesen Ausgängen 10 bzw. 20 bzw. 30 unverändert
bleiben, d. h. zwischengespeichert werden.
Im vorliegenden Beispiel wird die erste Inverterstufe 1 bei einem Low-Pegel
des Eingangssignals D durch einen High-Pegel des Taktsignals CLK, die zweite
Inverterstufe 2 bei einem High-Pegel des Taktsignals CLK durch einen Low-
Pegel des Ausgangssignals INV1 der ersten Inverterstufe 1 und die dritte
Inverterstufe 3 bei einem High-Pegel des Ausgangssignals INV2 der zweiten
Inverterstufe 2 durch einem Low-Pegel des Taktsignals CLK in den
sperrenden Zustand geschaltet. Die Sperrung der zweiten und dritten
Inverterstufe 2, 3 läßt sich durch einen High-Pegel des Rücksetzsignals RESET
bzw. durch einen High-Pegel des ersten Setzsignals SET unterbinden. Des
weiteren wird die erste Inverterstufe 1 bei einem High-Pegel des
Eingangssignals D, die zweite Inverterstufe 2 bei einem Low-Pegel des
Taktsignals CLK und die dritte Inverterstufe 3 bei einem Low-Pegel des
Ausgangssignals INV2 der zweiten Inverterstufe 2 nicht gesperrt. Ferner läßt
sich die zweite Inverterstufe 2 bei einem High-Pegel des Taktsignals CLK
zusätzlich durch einen Low-Pegel des zweiten Setzsignals SETN in den
sperrenden Zustand schalten.
Fig. 2 zeigt die Impulsdiagramme des Eingangssignals D, des Taktsignals
CLK, der Setzsignale SET, SETN, des Rücksetzsignals RESET und der
Ausgangssignale INV1, INV2, QN für den Fall, daß der zehnte, der elfte und
der zwölfte Feldeffekttransistor M10, M11, M12 gesperrt sind, d. h. für den
Fall, daß das Rücksetzsignal RESET und das erste Setzsignal SET jeweils einen
Low-Pegel und das zweite Setzsignal SETN einen High-Pegel aufweisen. In
diesem Fall bewirkt eine Pegeländerung des Eingangssignals D von Low nach
High unmittelbar danach eine High-Low-Pegeländerung des Ausgangssignals
INV1 und, sofern das Ausgangssignal INV2 nicht bereits einen High-Pegel
aufweist, bei der nächsten High-Low-Signalflanke des Taktsignals CLK eine
Low-High-Pegeländerung des Ausgangssignals INV2 sowie bei der nächsten
Low-High-Signalflanke des Taktsignals CLK eine Pegeländerung
Ausgangssignals QN von High nach Low. Eine Pegeländerung des
Eingangssignals D von High nach Low bewirkt hingegen bei einem Low-Pegel
des Taktsignals CLK sofort, ansonsten erst bei der nächsten High-Low-
Signalflanke des Taktsignals CLK, eine Pegeländerung des Ausgangssignals
INV1 von Low nach High und bei der nächsten Low-High-Signalflanke des
Taktsignals CLK eine Pegeländerung der Ausgangssignale INV2 bzw. QN von
High nach Low bzw. von LOW nach High.
Gemäß Fig. 3 wird das Ausgangssignal QN der Kippstufe durch einen High-
Pegel des ersten Setzsignals SET und einen LOW-Pegel des zweiten
Setzsignals SETN auf einen LOW-Pegel gesetzt. Durch diese Pegel der
Setzsignale SET, SETN wird der zehnte Feldeffekttransistor M10 in den
leitenden Zustand und der elfte Feldeffekttransistor M11 in den sperrenden
Zustand geschaltet, was zur Folge hat, daß die dritte Inverterstufe 3 nicht
mehr gesperrt werden kann und die zweite Inverterstufe bei einem High-
Pegel des Taktsignals CLK gesperrt wird. Das Ausgangssignal INV2 nimmt
daher beim darauffolgenden Low-Pegel des Taktsignals CLK einen High-Pegel
an und setzt unmittelbar danach den Signalpegel des Ausgangssignal QN auf
LOW.
Durch den High-Pegel des Rücksetzsignals RESET werden die Drain-Source-
Strecken des fünften und elften Feldeffekttransistors M5, M11 über den
zwölften Feldeffekttransistor M12 kurzgeschlossen, so daß die zweite
Inverterstufe 2 nicht gesperrt werden Kann. Da die dritte Inverterstufe 3
dann nur bei einem High-Pegel des Taktsignals CLK, d. h. bei einem Low-
Pegel des Ausgangssignals INV2, leitend ist, wird das Ausgangssignal QN
durch diese Maßnahme auf den High-Pegel rückgesetzt.
Um ein sicheres Setzen und Rücksetzen der Kippstufe zu gewährleisten -
darunter versteht man das Setzen der Ausgangsspannung auf Low- bzw.
Rücksetzen auf High-Pegel -, müssen die Setzsignale SET, SETN bzw. das
Rücksetzsignal RESET mindestens für die Zeit einer eine Periode des
Taktsignals CLK wirksam sein.
Durch die Wahl geeigneter Kanalbreiten-zu-Kanallängen-Verhältnisse der
Feldeffekttransistoren M1 ... M12 läßt sich die Kippstufe hinsichtlich der
Erzielung einer hohen Signalverarbeitungsgeschwindigkeit optimieren. Im
vorliegenden Beispiel wurden diese Verhältnisse für den ersten
Feldeffekttransistor M1 gleich 40, für den zweiten und sechsten
Feldeffekttransistor M2, M6 gleich 24, für den dritten Feldeffekttransistor
M3 gleich 18, für den siebenten Feldeffekttransistor M7 gleich 50, für den
neunten Feldeffekttransistor M9 gleich 32 und für die restlichen gleich 20
gewählt.
Claims (9)
1. Bistabile Kippstufe mit einer durch ein Eingangssignal (D) angesteuerten
und durch ein Taktsignal (CLK) in einen sperrenden Zustand schaltbaren
ersten Inverterstufe (1), mit einer durch das Taktsignal (CLK) angesteuerten
und durch ein Ausgangssignal (INV1) der ersten Inverterstufe (1) in einen
sperrenden Zustand schaltbaren zweiten Inverterstufe (2) und mit einer
durch ein Ausgangssignal (INV2) der zweiten Inverterstufe (2) angesteuerten
und durch das Taktsignal (CLK) in einen sperrenden Zustand schaltbaren
dritten Inverterstufe (3), dadurch gekennzeichnet, die dritte Inverterstufe
(3) durch ein erstes Setzsignal (SET) in einen nichtsperrbaren Zustand
schaltbar ist und die zweite Inverterstufe (2) durch ein zweites Setzsignal
(SETN) bei einem bestimmten Signalpegel des Taktsignals (CLK) in den
sperrenden Zustand schaltbar ist.
2. Bistabile Kippstufe nach Anspruch 1, dadurch gekennzeichnet, daß die
zweite Inverterstufe (2) durch ein Rücksetzsignal (RESET) in einen
nichtsperrbaren Zustand schaltbar ist.
3. Bistabile Kippstufe nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die dritte Inverterstufe (3) in einem Strompfad zwischen ihrem Ausgang (30)
und einem ersten Versorgungsanschluß (VS) einen gateseitig durch das
Ausgangssignal (INV2) der zweiten Inverterstufe (2) angesteuerten
Feldeffekttransistor (M7) eines ersten Kanaltyps und in einem Strompfad
zwischen ihrem Ausgang (30) und einem zweiten Versorgungsanschluß (GND)
zwei bzgl. ihren Drain-Source-Strecken in Reihe geschaltete und gateseitig
jeweils durch das Taktsignal (CLK) bzw. das Ausgangssignal (INV2) der zweiten
Inverterstufe (2) angesteuerte Feldeffekttransistoren (M8, M9) eines zweiten
Kanaltyps sowie einen gateseitig durch das erste Setzsignal (SET)
angesteuerten weiteren Feldeffekttransistor (M10) des zweiten Kanaltyps
mit zur Drain-Source-Strecke des durch das Taktsignal (CLK) angesteuerten
Feldeffekttransistors (M8) parallel geschalteter Drain-Source-Strecke
aufweist.
4. Bistabile Kippstufe nach Anspruch 3, dadurch gekennzeichnet, daß die
zweite Inverterstufe (2) in einem Strompfad zwischen ihrem Ausgang (20)
und dem ersten Versorgungsanschluß (VS) einen gateseitig durch das
Taktsignal (CLK) angesteuerten Feldeffekttransistor (M4) des ersten Kanaltyps
und in einem Strompfad zwischen ihrem Ausgang (20) und dem zweiten
Versorgungsanschluß (GND) drei bzgl. ihren Drain-Source-Strecken in Reihe
geschaltete und gateseitig jeweils durch das Taktsignal (CLK) bzw. durch das
zweite Setzsignal (SETN) bzw. durch das Ausgangssignal (INV1) der ersten
Inverterstufe (1) angesteuerte Feldeffekttransistoren (M5, M11, M6) des
zweiten Kanaltyps aufweist und daß das zweite Setzsignal (SEIN) ein zum
ersten Setzsignal (SET) komplementäres Signal ist.
5. Bistabile Kippstufe nach Anspruch 2 und 4, dadurch gekennzeichnet, daß
die zweite Inverterstufe (2) einen gateseitig durch das Rücksetzsignal (RESET)
angesteuerten weiteren Feldeffekttransistor (M12) des zweiten Kanaltyps
mit zur Drain-Source-Strecke des durch das Ausgangssignal (INV1) der ersten
Inverterstufe (1) angesteuerten Feldeffekttransistors (M5) parallel
geschalteter Drain-Source-Strecke aufweist.
6. Bistabile Kippstufe nach Anspruch 5, dadurch gekennzeichnet, daß der
weitere Feldeffekttransistor (M12) der zweiten Inverterstufe (2) bzgl. seiner
Drain-Source-Strecke parallel zur den in Reihe geschalteten Drain-Source-
Strecken des durch das Ausgangssignal (INV1) der ersten Inverterstufe (1)
angesteuerten Feldeffekttransistors (M5) und des durch das zweite
Setzsignal (SETN) angesteuerten Feldeffekttransistors (M11) geschaltet ist.
7. Bistabile Kippstufe nach einem der Ansprüche 3 bis 6, dadurch
gekennzeichnet, daß die erste Inverterstufe (1) in einem Strompfad
zwischen ihrem Ausgang (10) und dem ersten Versorgungsanschluß (VS) zwei
bzgl. ihren Drain-Source-Strecken in Reihe geschaltete und gateseitig jeweils
durch das Eingangssignal (D) bzw. das Taktsignal (CLK) angesteuerte
Feldeffekttransistoren (M1, M2) des ersten Kanaltyps und in einem
Strompfad zwischen ihrem Ausgang (10) und dem zweiten
Versorgungsanschluß (GND) einen gateseitig durch das Eingangssignal (D)
angesteuerten Feldeffekttransistor (M3) des zweiten Kanaltyps aufweist.
8. Bistabile Kippstufe nach einem der Ansprüche 3 bis 7, dadurch
gekennzeichnet, daß die Feldeffekttransistoren (M1 ... M12) als MOS-
Transistoren ausgebildet sind.
9. Bistabile Kippstufe nach Anspruch 8, dadurch gekennzeichnet, daß die
Feldeffekttransistoren (M1, M2, M4, M7) des ersten Kanaltyps als PMOS-
Transistoren und die Feldeffekttransistoren (M3, M5, M6, M8, M9, M10, M11,
M12) des zweiten Kanaltyps als NMOS-Transistoren ausgebildet sind.
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