TWI385808B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種半導體裝置技術，尤其係關於一種適用於包含非揮發性記憶體之半導體裝置之有效技術。
於包含非揮發性記憶體之半導體裝置中，存有用於對例如修整時、矯正時以及LCD(Liquid Crystal Device，液晶顯示器)之圖像調整時所使用之資訊或半導體裝置之製造序號等相對較小電容的資訊進行記憶者。
關於包含該種非揮發性記憶體之半導體裝置，於例如特開2001－185633號公報(專利文獻1)中揭示有，於半導體基板上藉由絕緣層而絕緣配置之單一導電層上所構成之EEPROM(Electric Erasable Programmable Read Only Memory，電子抹除式唯讀記憶體)裝置中，可減小位元所占面積之單一位準．多EEPROM裝置。
又，例如於特開2001－257324號公報(專利文獻2)中，揭示有藉由單層多晶快閃技術所形成之非揮發性記憶元件中可提高長期資訊保存性能之技術。
[專利文獻1]特開2001－185633號公報[專利文獻2]特開2001－257324號公報
然而，研究將通常外設之上述非揮發性記憶體，於形成有可提高產品之付加價值例如LCD驅動器等之主要電路的半導體晶片上形成，於提高上述主要電路性能等之同時，亦存在上述非揮發性記憶體電容增加之傾向，若僅配置非揮發性記憶單元，則可能導致產品尺寸增大。故而，本發明者，研究藉由將上述非揮發性記憶單元配置為陣列狀而減少非揮發性記憶體之所占區域，於非揮發性記憶體之陣列內之所期望之單元中，進行資料讀取或寫入時，於陣列中非選擇單元中，產生因資料干擾造成之意外資料刪除或因非選擇洩漏而造成之資料不可寫入，或者產生因資料讀取時接通非選擇單元而造成資訊之誤護取等之情形，故而發現無法僅將非揮發性記憶單元配置為陣列狀之問題。
本發明之目的在於提供一種可於形成有主要電路之半導體晶片中將小電容非揮發性記憶單元配置為陣列狀之技術。
本發明之上述及其他目的以及新型特徵，可藉由本說明書之記述以及附加圖式而得以明示。
本案中所揭示之發明中，若要對代表性概要進行簡單說明則為如下所示。
即，本發明係於形成有主電路之半導體晶片上將複數個非揮發性記憶單元配置為陣列狀，並於上述複數個非揮發性記憶單元中分別電性連接有單元選擇元件者。
本案中所揭示之發明中，若要對藉由包含代表性者而獲得之效果進行簡單說明則為如下所示。
即，可於形成有主電路之半導體晶片上將小電容非揮發性記憶單元配置為陣列狀，並可減小非揮發性記憶體之所占區域，故而不會導致形成有主電路之半導體晶片之尺寸增大，從而可提高半導體裝置之付加價值。
至於以下之實施形態，為方便起見，將其分割為複數個區或者實施形態而加以說明，特別明示之情形除外，該等之間並非毫不相關，而是存在一方為另一方之一部分或者全部之變形例、詳情、補充說明等關係。又，至於以下之實施形態，言及要素數量等(包含個數、數值、量、範圍等)之情形、特別明示之情形以及原理上明確限定為特定數量之情形等除外，並未將其限定為特定數量，亦可為特定數量以上或以下。進而，至於以下之實施形態，其構成要素(亦包含要素步驟等)，除特別明示之情形以及原理上明確為必須之情形等之外，並非為必須。同樣，至於以下之實施形態，言及構成要素等形狀、位置關係等時，特別明示之情形以及原理上明確並非如此之情形等除外，可包含實質上與其形狀等近似或者類似等之情形。該情形與上述數值以及範圍亦相同。又，用以對本實施形態進行說明之全圖中將包含相同功能者付有相同符號，盡可能省略其重複之說明。以下，基於圖式就本發明之實施形態加以詳細說明。
(實施形態1)
本實施形態1之半導體裝置，於形成有例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、或SRAM(Static RAM，靜態隨機存取記憶體)等記憶體電路、CPU(Central Processing Unite，中央處理器)或MPU(Micro Processing Unite，微型處理器)等邏輯電路、該等記憶體電路以及邏輯電路之混合電路或者LCD(Liquid Crystal Device，液晶顯示器)驅動器電路等各種主電路的半導體晶片，形成有對該主電路之相對較小電容之所期望的資訊進行記憶之非揮發性記憶體。至於該所期望之資訊，為配置有例如半導體晶片內修整時所使用之有效(使用)元件之位址、配置有用於記憶體或LCD之矯正之有效記憶單元(無不良之記憶單元)或有效LCD元件之位址、LCD圖像調整時所使用之調整電壓的修整點擊輸入資訊或者半導體裝置之製造序號等。
首先，對本實施形態1之半導體裝置進行說明之前，藉由圖1至圖7對本發明者所研究之上述非揮發性記憶體之構成以及該非揮發性記憶體中資料寫入時的問題進行說明。
圖1表示於同一半導體晶片上形成有上述主電路及上述非揮發性記憶體時本發明者所研究之非揮發性記憶體之電路圖。再者，符號Y表示第1方向(非揮發性記憶單元之閘極寬度方向)、符號X表示與第1方向Y直交之第2方向(非揮發性記憶單元之閘極長度方向)。
該非揮發性記憶體，為例如將資料1次寫入後不會刪除之讀取專用之EPROM(Erasable Programmable Read Only Memory，抹除式唯讀記憶體)、即所謂OTPROM(One Time Programmable ROM，一次編程唯讀記憶體)，且包含記憶單元陣列以及周邊電路區域。記憶單元陣列中，將於第1方向Y上延伸之複數個資料寫入用位元線WBL(WBL0~WBL15)與資料讀取用位元線RBL(RBL0~RBL15)沿第2方向X進行交替配置之同時，將與該等位元線WBL、RBL直交之第2方向X上延伸之複數個控制閘極佈線(字元線)CG(CG0~CG15)以及源極線SL沿第1方向進行交替配置。各資料寫入用位元線WBL，與配置於上述周邊電路區域之資料(0/1)輸入用反相器電路INV電性連接。又，各資料讀取用位元線RBL，與配置於上述周邊電路區域之感測放大器電路SA電性連接。感測放大器電路SA為例如電流鏡形。且，於如此之位元線WBL、RBL以及控制閘極佈線CG及源極線SL之格狀交點之附近，電性連接有1位元量之非揮發性記憶單元(以下僅稱為記憶單元)。此處，列舉由2個記憶單元構成1位元之情形。
各記憶單元包含：資料寫入用MIS．FET(Metal Insulator Semiconductor Field Effect Transistor，金屬－絕緣體－半導體場效應電晶體)QW、資料讀取用MIS．FETQR以及電容部C。各位元之2個記憶單元各自之資料寫入用MIS．FETQW以相互並聯之方式電性連接。即，2個記憶單元之各自資料寫入用MIS．FETQW，將其各自之汲極電性連接至資料寫入用位元線WBL，將其各自之源極電性連接至源極線SL，並將其各自之閘極電極介由各個電容部C、C而電性連接至控制閘極佈線CG。另一方面，各位元之2個記憶單元之資料讀取用MIS．FETQR，以相互串聯之方式進行電性連接，其汲極電性連接至資料讀取用位元線RBL，源極電性連接至源極線SL，閘極電極介由各個電容部C、C電性連接至控制閘極佈線CG。
其次，圖2表示圖1之非揮發性記憶體之記憶單元陣列的主要部分平面圖，圖3表示圖2之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖，圖4表示資料寫入時選擇記憶單元之圖3之Y1－Y1線的剖面圖，圖5表示資料讀取時選擇記憶單元之圖3之Y1－Y1線的剖面圖。
構成半導體晶片之半導體基板(以下僅稱為基板)1S，例如含有p形矽(Si)單晶，該基板1S之主面(第1主面)之上述記憶單元陣列中，例如將8×2位元構成之複數個上述記憶單元MC以陣列狀(矩陣狀)規則排列而進行配置。
該基板1S之主面上，第2方向X上以帶狀延伸之p井(第1井，p形半導體區域)PW1以及n井(第2井，n形半導體區域)NW1於沿第1方向Y交替鄰接、且電性分離之狀態下進行配置，將上述複數個記憶單元MC分別配置為於上述p井PW1以及n井NW1之兩者上平面重合。再者，於p井PW1中，導入表示p型(第1導電型)之雜質，例如含有碘(B)，於n井NW1中，導入表示N型(第2導電型)之雜質，例如含有磷(P)。
又，於基板1S之主面上，配置有規定活性區域L1~L4之分離部2。分離部2，藉由於例如基板1S之主面上所挖掘之淺溝內埋入含有氧化矽等絕緣膜而成，使之為所謂稱為SGI(Shallow Groove Isolation，淺槽隔離)或者STI(Shallow Trench Isolation，淺溝隔離)之溝形分離部。上述p井PW1中，於將上述活性區域L1沿p井PW1之延伸方向進行延伸之狀態下配置。該活性區域L1中，形成有井供電用p＋ 型半導體區域PWA。該井供電用p＋ 型半導體區域PWA，通過於絕緣層3上穿孔而成之複數個接觸孔CT內的導體部4而電性連接至井供電用電極5a。於p＋ 型半導體區域PWA中含有例如高濃度碘。電極5a由例如鋁等之金屬而形成。
上述各記憶單元MC，包含浮動閘極電極FG、上述資料寫入用MIS．FETQW、上述資料讀取用MIS．FETQR及上述電容部C。
浮動閘極電極FG，為儲存有助於資訊記憶之電荷之部分。該浮動閘極電極FG由導電體膜而形成，例如包含低電阻多晶矽，於電性浮動狀態(與其他導體絕緣之狀態)下，沿第1方向Y延伸之狀態下而形成為於相互鄰接之p井PW1以及n井NW1之兩者上平面重合。
該浮動閘極電極FG於p井PW1之活性區域L2上平面重合之第1位置上，配置有上述資料寫入用MIS．FETQW。資料寫入用MIS．FETQW包含：由上述第1位置之浮動閘極電極FG之一部分所形成之閘極電極(第1閘極電極)GW，形成於該閘極電極GW以及基板1(p井PW1)之間之閘極絕緣膜(第1閘極絕緣膜)6a，以及於上述p井PW1內夾有閘極電極GW之位置、即對準閘極電極GW之位置上所形成之n形一對源極用半導體區域7SW及汲極用半導體區域7DW。資料寫入用MIS．FETQW通道，形成於上述閘極電極GW及活性區域L2平面重合之上述p井PW1之上層。閘極絕緣膜6a含有例如氧化矽。
源極以及汲極用一對半導體區域7SW、7DW，分別包含通道側n－ 形半導體區域7Sa、7Da以及分別與之連接之n＋ 形半導體區域7Sb、7Db。該n－ 形半導體區域7Sa、7Da以及n＋ 形半導體區域7Sb、7Db中，含有例如磷或者砷(As)。又，n＋ 形半導體區域7Sb、7Db，與n－ 形半導體區域7Sa、7Da相比，為雜質濃度相對較高之區域。
此處，1位元的2個記憶單元MC各自的資料寫入用MIS．FETQW之各自的汲極用半導體區域7DW為共有，通過接觸孔CT內的導體部4而電性連接至汲極用電極5b，進而，電性連接至上述資料寫入用位元線WBL(WBL1，WBL2)。上述資料寫入用MIS．FETQW之源極用半導體區域7SW，通過接觸孔CT內的導體部4電性連接至源極用電極5c，進而，電性連接至上述源極線SL(SL1，SL2)。電極5b、5c、資料寫入用位元線WBL以及源極線SL，由例如鋁等之金屬而形成。
又，上述浮動閘極電極FG於p井PW1之活性區域L3上平面重合之第2位置上，配置有上述資料讀取用MIS．FETQR。資料讀取用MIS．FETQR，包含由上述第2位置之浮動閘極電極FG的一部分所形成之閘極電極(第2閘極電極)GR、形成於該閘極電極GR以及基板1(p井PW1)之間之閘極絕緣膜(第2閘極絕緣膜)6b以及於上述p井PW1內夾有閘極電極GR之位置即對準閘極電極GR之位置上所形成之一對n形半導體區域7R、7R。資料讀取用MIS．FETQR之通道，形成於上述閘極電極GR及活性區域L3平面重合之上述p井PW1之上層。閘極絕緣膜6b包含例如氧化矽。一對半導體區域7R、7R，分別包含通道側n－ 形半導體區域7Ra、7Ra以及分別與其連接之n＋ 形半導體區域7Rb、7Rb。於該n－ 形半導體區域7Ra以及n＋ 形半導體區域7Rb上，含有例如磷或者砷。又，n＋ 形半導體區域7Rb與n－ 形半導體區域7Ra相比，為雜質濃度相對較高之區域。
此處，1位元的2個記憶單元MC各自之資料讀取用MIS．FETQR之一方的半導體區域7R以作為將其各自之MIS．FETQR電性連接之擴散層佈線而發揮功能之方式所共有。且，2個記憶單元MC之一方的MIS．FETQR之另一方的半導體區域7R(並未共有側)，通過接觸孔CT內的導體部4而電性連接至電極5d，進而，電性連接至上述資料讀取用位元線RBL(RBL1，RBL2)。又，2個記憶單元MC之另一方的MIS．FETQR之另一方的半導體區域7R(並未共有側)，通過接觸孔CT內的導體部4而電性連接至電極5e，進而，電性連接至上述源極線SL(SL1，SL2)。電極5d、5e以及資料讀取用位元線RBL由例如鋁等之金屬而形成。
又，於上述浮動閘極電極FG於上述n井NW1上平面重合之位置上，形成上述電容部C。該電容部C，包含控制閘極電極CGW、電容電極CE以及形成於上述控制閘極電極CGW及電容電極CE之間的電容絕緣膜CA。控制閘極電極CGW，由於n井NW1中浮動閘極電極FG對向之部分而形成。又，浮動閘極電極FG與形成於基板1之主面之主電路元件之閘極電極形成於同層。即，使控制閘極電極CGW形成於n井NW1中，將形成於基板1之主面上之多晶矽層設為浮動閘極電極FG之一層，藉此可於同一基板1上與主電路之其他元件之製造上易於進行對準，從而可實現縮短半導體裝置之製造時間或降低成本。該n井NW1，自平面觀察為電容電極CE左右兩側之位置，自剖面觀察通過形成於n井NW1之上層部之n＋ 形半導體區域8A而電性連接至接觸孔CT內的導體部4，並藉此電性連接至電極5f，進而，電性連接至上述控制閘極佈線CG(CG1，CG2)。電極5f以及控制閘極佈線CG，由例如鋁等之金屬而形成。又，該n＋ 形半導體區域8a，形成於對準閘極電極FG之位置上形成，且含有例如磷或者砷。
電容部C之電容電極CE，由上述控制閘極電極CGW相對向之浮動閘極電極FG之一部分而形成。浮動閘極電極FG之電容電極CE部分形成為，其第2方向X之長度長於浮動閘極電極FG之上述資料寫入用MIS．FETQW之閘極電極GW以及上述資料讀取用MIS．FETQR之閘極電極GR的第2方向X之長度，且為面積相對較大之圖案。藉此，可提高耦合比且可提高來自控制閘極佈線CG之電壓供給效率。上述電容絕緣膜CA含有例如氧化矽。上述閘極絕緣膜6a、6b以及電容絕緣膜CA，於同一熱氧化工序中形成，其厚度例如為13.5 nm左右。又，上述閘極絕緣膜6a、6b以及電容絕緣膜CA，與基板1之主面上所形成之主電路的閘極絕緣膜於同一工序中形成。尤其，為提高非揮發性記憶體之可靠性，於閘極絕緣膜相對較厚之高耐壓MISFET以及閘極絕緣膜相對較薄之低耐壓MISFET中，與高耐壓MISFET之閘極絕緣膜於同一工序中形成。
其次，藉由圖1以及圖4對如此之非揮發性記憶體之資料寫入操作加以說明。資料寫入時，於資料寫入對象之記憶單元MC(選擇記憶單元)中，自上述控制閘極佈線CG通過電極5f而將例如控制電壓(正之第1電壓)Vcg＝9 V施加至形成上述控制閘極電極CGW的n井NW1上；通過上述電極5a將例如基板電壓Vsub＝0 V施加至p井PW1上；自上述資料寫入用位元線WBL通過電極5b將例如低於上述控制電壓之電壓(正之第2電壓)Vd＝7 V施加至資料寫入用MIS．FETQW之汲極用半導體區域7DW上；自上述源極線SL通過電極5c將例如基準電壓VS＝0 V施加至資料寫入用MIS．FETQW之源極用半導體區域7SW上；通過電極5d、5e將例如0 V(或者為開放電位)施加至資料讀取用MIS．FETQR之源極、汲極用之一對半導體區域7R、7R上。藉此，於資料寫入用MIS．FETQW、QW中，將通道熱電子(e－ )注入閘極電極GW(浮動閘極電極FG)中，進行資料之寫入。
其次，藉由圖5對如此之非揮發性記憶體之資料讀取操作加以說明。資料讀取時，於資料讀取對象之記憶單元MC(選擇記憶單元)中，自上述控制閘極佈線CG通過電極5f將例如施加控制電壓Vcg＝3 V施加至形成上述控制閘極電極CGW之n井NW1上；通過上述電極5a將例如施加基板電壓VSub＝0 V施加至p井PW1上；通過電極5d將例如電壓Vd＝1 V施加至上述資料讀取用MIS．FETQR之源極、汲極用一對半導體區域7R之一方；通過電極5e將例如基準電壓Vs＝0 V施加至上述資料讀取用MIS．FETQR之源極、汲極用一對半導體區域7R之另一方；通過電極5b、5C將例如0 V(或者為開放電位)施加至資料寫入用MIS．FETQW之源極、汲極用半導體區域7SW、7DW上。藉此，將選擇記憶單元MC之資料讀取用MIS．FETQR作為接通條件，藉由於該資料讀取用MIS．FETQR之通道中是否流有汲極電流而對選擇記憶單元MC中所記憶之資料為0/1中任一者進行讀取。
然而，如上所述之非揮發性記憶體(OTPROM)中，若以如上所述之方式將記憶單元MC配置為陣列狀，則於資料寫入操作時產生以下問題，本發明者首先發現無法僅地將非揮發性記憶單元配置為陣列狀。藉由圖1、圖6及圖7對此加以說明。再者，圖1之符號WB表示寫入對象之寫入位元，符號NWB表示非寫入對象之非寫入位元。
第1個問題在於，非選擇記憶單元MC之資料寫入用MIS．FETQW之臨限值電壓較高時因資料干擾現象造成該非選擇記憶單元MC的資料意外消失。圖6為資料寫入時非選擇記憶單元MC之圖3之Y1－Y1線的剖面圖，且表示該非選擇記憶單元MC之資料寫入用MIS．FETQW之臨限值電壓較高時產生之問題。如圖1所示，資料寫入時，非選擇記憶單元MC之控制閘極電極CGW之施加電壓雖然為0 V，通過資料寫入用位元線WBL亦將7 V電壓施加至非選擇記憶單元MC之資料寫入用MIS．FETQW之汲極用半導體區域7DW中，故浮動閘極電極FG所儲存之資訊用電荷自非選擇記憶單元MC之資料寫入用MIS．FETQW之閘極電極GE以FN通道電流而於汲極用半導體區域7DW側洩漏從而導致資料意外被刪除(資料干擾)。尤其，如上所述包含電容部C之記憶單元MC之構成，因耦合比較高即使以極少之電壓電荷易洩漏從而相對於上述資料干擾現象為較弱之構成。
第2個問題在於，於非選擇記憶單元MC之資料寫入用MIS．FETQW之臨限值電壓較低時因非選擇洩漏造成資料寫入用位元線WBL之電位下降、選擇對象記憶單元MC中無法進行資料寫入。圖7為資料寫入時非選擇記憶單元MC之圖3之Y1－Y1線的剖面圖，且表示該非選擇記憶單元MC之資料寫入用MIS．FETQW之臨限值電壓較低之情形時所產生的問題。該情形時，雖然非選擇記憶單元MC之控制閘極電極CGW之施加電壓為0 V，因非選擇資料寫入用MIS．FETQW之臨限值電壓較低，故而若將7 V之電壓施加至非選擇資料寫入用MIS．FETQW之汲極用半導體區域7DW上，則該非選擇資料寫入用MIS．FETQW接通，於該汲極、源極之間流有電流(非選擇洩漏)，其結果造成資料寫入用位元線WBL之電位下降，無法維持寫入所需之電壓，並無法於所選擇之記憶單元MC中進行充分寫入。
故而，本實施形態1中，將選擇MIS．FETQS電性連接於複數個記憶單元MC各自之資料寫入用MIS．FETQW中、並進行資料寫入操作時，無法將寫入電壓施加至非選擇記憶單元MC之資料寫入用MIS．FETQW之汲極中。圖8為本實施形態1之非揮發性記憶體之電路圖的一個示例，且表示資料寫入時施加電壓的一個示例。資料寫入時，於選擇對象記憶單元MC之各個部分所施加之電壓條件與上述圖1以及圖4之說明相同。
本實施形態1中，非揮發性記憶體之各位元中，資料寫入用MIS．FETQW之汲極與資料寫入用位元線WBL之間，電性連接有選擇MIS．FETQS。即，選擇MIS．FETQS之閘極電極，電性連接至控制閘極佈線CG。選擇MIS．FETQS之源極或者汲極之一方，電性連接至資料寫入用位元線WBL，選擇MIS．FETQS之源極或者汲極之另一方電性連接至資料寫入用MIS．FETQW之汲極。
該情形時，資料寫入操作中，選擇對象記憶單元MC中，因通過控制閘極佈線CG而將9 V之電壓施加至選擇MIS．FETQS之閘極電極故而使選擇MIS．FETQS接通，經由選擇MIS．FETQS將7 V之電壓施加至選擇對象記憶單元MC之資料寫入用MIS．FETQW之汲極用半導體區域7WD中，從而進行良好的資料寫入。另一方面，電性連接至該選擇對象資料寫入用位元線WBL之非選擇記憶單元MC中，通過控制閘極佈線CG而將0 V之電壓施加至選擇MIS．FETQS之閘極電極上故而選擇MIS．FETQS並不接通，非選擇記憶單元MC之資料寫入用MIS．FETQW之汲極用半導體區域7WD中並未施加有7 V之電壓。因此，資料寫入時，無法避免非選擇記憶單元MC中所產生之上述資料干擾或非選擇洩漏之問題。因此，可於形成有上述主電路之半導體晶片上將小電容非揮發性記憶體(OTPROM)之記憶單元配置為陣列狀，可使非揮發性記憶體之所占區域減少，故而並不會導致形成有主電路之半導體晶片之尺寸增大，從而可提高半導體裝置之付加價值。
又，圖9為本實施形態1之非揮發性記憶體之電路圖的一個示例，且表示資料讀取時施加電壓的一個示例。資料讀取時，將電壓施加於選擇對象記憶單元MC之各個部分的條件與上述圖1以及圖5之說明相同。再者，該情形時，資料讀取時，通過控制閘極佈線CG將3 V之電壓施加至選擇對象記憶單元MC之選擇MIS．FETQS之閘極電極，如上所述，資料讀取時，因將0 V之電壓(或者開放電位)施加至選擇對象資料寫入用MIS．FETQW之源極、汲極用半導體區域7SW，7DW上，故而不會產生問題。
其次，圖10為圖8以及圖9之非揮發性記憶體之記憶單元陣列的主要部分的平面圖，圖11為圖10之非揮發性記憶體之記憶單元陣列之1位元量的主要部分的放大平面圖，圖12表示圖11之Y2－Y2線的剖面圖。
該非揮發性記憶體之構成，除配置有選擇MIS．FETQS之構成外，與上述圖2至圖5之說明相同。
選擇MIS．FETQS，由例如n通道形的MIS．FET而形成，並以記憶單元陣列之1位元(即2個記憶單元MC)為單位而配置。又，各選擇MIS．FETQS，於形成有p井PW1內的活性區域L5之位置上進行配置，且包含閘極電極GS、形成於該閘極電極GS及基板1(p井PW1)之間之閘極絕緣膜6c、以及上述p井PW1內中夾有閘極電極GS之位置上所形成之源極及汲極用一對n形半導體區域10、10。閘極電極GS，含有例如低電阻多晶矽，與上述浮動閘極電極FG於同一蝕刻工序中進行圖案化。於該閘極電極GS及活性區域L5平面重合之上述p井PW1之上層形成有選擇MIS．FETQS之通道。閘極絕緣膜6c，含有例如與上述閘極絕緣膜6a、6b相同的氧化矽。源極以及汲極用一對n形半導體區域10、10，分別包含通道側之n－形半導體區域10a以及分別與其連接之n＋ 形半導體區域10b。該n－ 形半導體區域10a以及n＋ 形半導體區域10b中，含有例如磷或者砷。一對n形半導體區域10、10之一方，通過接觸孔CT內的導體部4電性連接至電極5g，進而連接至資料寫入用位元線WBL(WBL1，WBL2)。一對n形半導體區域10、10之另一方通過接觸孔CT內的導體部4電性連接至電極5h，進而通過金屬佈線電性連接至電極5b，並電性連接至資料寫入用MIS．FETQW之汲極用半導體區域7DW。電極5g、5h，由例如鋁等之金屬而形成。再者，本實施形態1之半導體裝置之非揮發性記憶體即OTPROM中，因資料讀取時並未產生問題，故而資料讀取用MIS．FETQR上並未電性連接有選擇MIS．FET。
其次，圖13係表示於形成有上述非揮發性記憶體之半導體晶片之主電路形成區域所形成之主電路形成用元件之一個示例的剖面圖。此處，列舉有n通道形MIS．FETQA作為主電路形成用元件。該MIS．FETQA形成於基板1S之p井PW2之上層之分離部2所包圍之活性區域。該p井PW2係與上述p井PW1同時形成。MIS．FETQA包含閘極電極GA、形成於該閘極電極GA以及基板1(p井PW2)之間之閘極絕緣膜6d以及上述p井PW2內夾有閘極電極GA之位置上所形成之源極以及汲極用一對n形半導體區域11、11。該閘極電極GA含有例如低電阻多晶矽，且與上述浮動閘極電極FG等於同一蝕刻工序中進行圖案化。即，與上述浮動閘極電極FG由同層之多晶矽而形成。
於該閘極電極GA及上述活性區域平面重合之上述p井PW2之上層形成有MIS．FETQA之通道。閘極絕緣膜6d包含例如與上述閘極絕緣膜6a~6c相同之氧化矽。
源極以及汲極用一對n形半導體區域11、11，分別包含通道側之n－ 形半導體區域11a、以及分別與其連接之n＋ 形半導體區域11b。於該n－ 形半導體區域11a以及n＋ 形半導體區域11b中，包含有例如磷或者砷。一對n形半導體區域11、11之一方經由接觸孔CT內的導體部4而電性連接至電極5i，一對n形半導體區域11、11之另一方，經由接觸孔CT內的導體部4電性連接至電極5j。電極5i、5j藉由例如鋁等之金屬而形成。
(實施形態2)
本實施形態2中，就非揮發性記憶體為EEPROM(Electrically Erasable Programmable ROM)之情形加以說明。
圖14係表示於同一半導體晶片上形成有上述主電路及上述非揮發性記憶體時本發明者所研究之非揮發性記憶體之電路圖。
該非揮發性記憶體，例如為可對資料內容進行電性寫入以及刪除之EEPROM。該情形時以上述之方式將選擇MIS．FETQS電性連接至非揮發性記憶體之記憶單元陣列之各位元之資料寫入用MIS．FETQW。故而，可避免資料寫入操作時非選擇記憶單元MC中上述資料干擾以及非選擇洩漏之問題。
此處，將第2方向X上排列之複數個選擇MIS．FETQS之閘極電極電性連接至控制佈線CGS。即，選擇MIS．FETQS之閘極電極，連接至與控制閘極佈線CG相異之控制佈線CGS，並設為可進行與相對於記憶單元MC之控制閘極電極之電位供給不同的其他電位供給的構成。其以外之電路構成，與上述圖1、圖8以及圖9之說明相同。再者，此處於資料讀取用MIS．FETQR上亦未電性連接有選擇MIS．FETQR。
其次，圖15係圖14之非揮發性記憶體之記憶單元陣列之主要部分的平面圖，圖16係圖15之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖，圖17係相當於資料寫入時選擇記憶單元之圖16之Y3－Y3線之部位的剖面圖，圖18係相當於資料刪除時選擇記憶單元之圖16之Y3－Y3線之部位的剖面圖，圖19係表示資料讀取時選擇記憶單元之圖16之Y3－Y3線的剖面圖。
此處與上述實施形態1相異之處在於，控制閘極電極CGW於p井PW3中形成。包含可作為控制閘極電極CGW之功能之p井PW3，自平面觀察為電容電極CE之左右兩側，自剖面觀察通過於p井PW3之上層部所形成之p＋ 形半導體區域15a而電性連接至接觸孔CT內的導體部4，並藉此電性連接至電極5f，進而，電性連接至上述控制閘極佈線CG(CG1，CG2)。該p＋ 形半導體區域15a中包含有例如碘。
又，因將該控制閘極電極CGW形成用p井PW3與資料寫入(刪除)用及資料讀取用MIS．FETQW、QR之配置側的p井PW1進行電性分離，故而以分別包圍p井PW1、PW3之方式(於p井PW1、PW3之鄰接之間***之方式)於基板1上形成n形埋入區域NiSO以及n井NW2。
該n形埋入區域NiSO以及n井NW2中，例如含有磷或者砷。n形埋入區域NiSO，於與p井PW1、PW3之底部與n井NW2之底部及側部相連接之狀態下以分佈至基板1之最深位置之方式而形成。n井NW2，於以包圍p井PW1、PW3之外周之方式連接至各自之側部之狀態下而形成。於該n井NW2上面，沿其延伸方向上配置有活性區域L6。該活性區域L6中，形成有井供電用n＋ 形半導體區域NWA。該井供電用n＋ 形半導體區域NWA，經由複數個接觸孔CT內的導體部4而電性連接至井供電用電極5k。n＋ 形半導體區域NWA中，例如含有高濃度磷或者砷。電極5k，例如由鋁等金屬而形成。再者，如上所述之選擇MIS．FETQS，其閘極電極GS經由電極5m以及金屬佈線而與控制佈線CGS電性連接，其操作得以控制。
其次，圖17表示如此之非揮發性記憶體之資料寫入操作時各部之施加電壓的一個示例。此處，通過電極5k於n井NW2以及n形埋入區域NiSO中，例如施加9 V左右之電壓並對基板1及p井PW1、PW3進行電性分離。除此以外對各部之施加電壓與上述圖4以及圖8之說明相同。即，於自控制閘極佈線CG將例如7 V左右之電壓施加至各位元之選擇MIS．FETQS之一方的半導體區域10中的狀態下，自控制佈線CGS將例如9 V左右之電壓施加至選擇對象位元之選擇MIS．FETQS之閘極電極GS上。藉此，接通選擇對象位元之選擇MIS．FETQS，經由選擇MIS．FETQS將上述7 V左右之電壓施加至資料寫入用MIS．FETQW之汲極用半導體區域7DW中，藉此與上述實施形態1相同，於資料寫入用MIS．FETQW、QW中將通道熱電子(e－ )注入閘極電極GW(浮動閘極電極FG)中，進行資料寫入。
其次，圖18表示如此之非揮發性記憶體之資料刪除操作時各部之施加電壓的一個示例。資料刪除時，資料刪除對象記憶單元MC(選擇記憶單元)中，自上述控制閘極佈線CG將作為控制電壓Vcg、例如－18 V之負電壓施加至形成上述控制閘極電極CGW之p井PW3中。此時，將例如0 V施加至電極5a、5c~5e、5g、5k、5m中。藉此，將浮動閘極電極FG所儲存之電荷(通道熱電子(e－ ))自資料寫入用MIS．FETQW之閘極電極GW以FN通道電流方式釋放至p井PW1而進行資料刪除。
又，替代上述之刪除操作，例如以下之方式亦可。通過電極5k將例如9 V左右之電壓施加至n井NW2以及n形埋入區域NiSO中，通過電極5a將例如9 V左右之電壓施加至p井PW1中，通過電極5f將例如－9 V之反方向電壓施加至控制閘極電極CGW形成用p井PW3中，使資料寫入(刪除)用MIS．FETQW以及資料讀取用MIS．FETQR之源極、汲極為開放電位。藉此，將浮動閘極電極FG所儲存之電荷以FN通道電流方式釋放至p井PW1而進行資料刪除。其結果，對資料寫入(刪除)用MIS．FETQW以及資料讀取用MIS．FETQR之汲極之端部可抑制或防止因電界集中所引起之元件劣化。因此，可抑制或防止電荷之意外洩漏，並可抑制或防止非揮發性記憶體之資料保存特性的劣化。進而，將負(反方向)電壓施加至形成有電容元件C之p井PW3中，並將正(順方向)電壓施加至形成有MIS．FETQW、QR之p井PW1中，藉此可以未引起閘極破壞之電壓(9 V以下)確保資料刪除操作所必須之電位差(18 V)。
其次，圖19表示如此之非揮發性記憶體進行資料讀取操作時各部之施加電壓的一個示例。該情形時的資料讀取操作與上述實施形態1之說明相同，將選擇對象之記憶單元MC之資料讀取用MIS．FETQR作為接通條件，判斷於該資料讀取用MIS．FETQR之通道中是否流有汲極電流，藉此對選擇對象記憶單元MC中所記憶之資料為0/1中任一者進行讀取。資料讀取時各部之施加電壓，大致與上述圖5以及圖9之說明相同。其相異之處在於，通過電極5k將例如3 V左右之電壓施加至n井NW2以及n形埋入區域NiSO中而使基板1及p井PW1、PW3進行電性分離，以及將例如0 V施加至與資料寫入用MIS．FETQW電性連接之選擇MIS．FETQS之閘極電極GS中，而使選擇MIS．FETQS斷開。
然而，如上所述之非揮發性記憶體(EEPROM)中，若以如上之方式將記憶單元MC配置為陣列狀，則資料讀取操作時產生本發明者初次發現無法僅將非揮發性記憶單元配置為陣列狀之問題。藉由圖14以及圖20對此加以說明。再者，圖14之符號RB表示讀取對象之讀取位元，符號NRB表示非讀取對象之非讀取位元。又，圖20係資料讀取時非選擇記憶單元MC之圖16之Y3－Y3線的剖面圖。
即，EEPROM之情形時，進行資料讀取操作之時，非選擇記憶單元MC之資料讀取用MIS．FETQR意外接通，從而產生資料之誤判斷(誤讀取)之問題。此為EEPROM之情形時資料刪除操作時有助於資訊記憶之電荷釋放過多、資料讀取用MIS．FETQR之臨限值電壓變低之情形所引起之問題，與資料讀取操作時選擇對象記憶單元MC之資料讀取用MIS．FETQR斷開無關，如上所述，臨限值電壓降低之非選擇記憶單元MC之資料讀取用MIS．FETQR意外接通，產生於該源極．汲極之間流有電流之問題。再者，上述實施形態1所說明之OTPROM之情形時，因並未進行刪除操作故而並不產生如此之問題。
故而，本實施形態2中，將選擇MIS．FET電性連接至複數個記憶單元MC各自之資料讀取用MIS．FETQR中，資料讀取作時，並未將讀取電壓施加至非選擇記憶單元MC之資料讀取用MIS．FETQR之汲極中，藉此可以非選擇資料讀取用MIS．FETQR並未意外接通之方式控制。
圖21係表示本實施形態2之非揮發性記憶體之電路圖的一個示例且表示資料讀取時的施加電壓的一個示例。
本實施形態2中，非揮發性記憶體之各位元中，於資料讀取用MIS．FETQR之汲極(一方的半導體區域)與資料讀取用位元線RBL之間，電性連接有選擇MIS．FETQS2。即，選擇MIS．FETQS2之閘極電極，電性連接至控制佈線CGS。選擇M1S．FETQS2之源極或者汲極之一方，電性連接至資料讀取用位元線RBL，選擇MIS．FETQS2之源極或者汲極之另一方，電性連接至並聯連接之2個資料讀取用MIS．FETQR之汲極(一方的半導體區域)。又，本實施形態2中，與上述實施形態1以及上述圖14之說明相同，非揮發性記憶體之各位元中，於資料寫入用MIS．FETQW之汲極以及資料寫入用位元線WBL之間，電性連接有選擇MIS．FETQS1(QS)。即，本實施形態2中，於資料讀取用以及資料寫入用兩者的MIS．FETQR、QW電性連接有選擇MIS．FETQS2、QS1。
其次，圖22係表示圖21之非揮發性記憶體之記憶單元陣列的主要部分平面圖，圖23係表示圖21之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖，圖24係表示資料讀取寫入時選擇對象之記憶單元MC之圖23之Y4－Y4線的剖面圖，圖25表示係表示資料讀取時非選擇記憶單元MC之圖23之Y4－Y4線的剖面圖。再者，於形成有圖21之非揮發性記憶體之基板上所形成之主電路可以上述圖13所示之MIS．FETQA為例示故而省略說明。
該非揮發性記憶體之構成，除配置有選擇MIS．FETQS2之構成外，與上述圖15~圖20之說明相同。
選擇MIS．FETQS2，由例如n通道形MIS．FET而形成，並以記憶單元陣列之1位元(即，2個記憶單元MC)為單位進行配置。又，各選擇MIS．FETQS2，於形成有p井PW1內的活性區域L3之位置上進行配置，且包含：閘極電極GS2、於該閘極電極GS2以及基板1(p井PW1)之間所形成之閘極絕緣膜6e、以及於上述p井PW1內夾有閘極電極GS2之位置上所形成之源極及汲極用一對n形半導體區域17、17。閘極電極GS2以及閘極絕緣膜6e，與上述閘極電極GS以及閘極絕緣膜6c相同。於該閘極電極GS2及活性區域L3平面重合之上述p井PW1之上層形成有選擇MIS．FETQS2之通道。選擇MIS．FETQS2之源極以及汲極用一對n形半導體區域17、17，分別包含通道側之n－ 形半導體區域17a以及分別與其連接之n＋ 形半導體區域17b。於該n－ 形半導體區域17a以及n＋ 形半導體區域17b中含有例如磷或者砷。一對n形半導體區域17、17之一方通過接觸孔CT內的導體部4電性連接至電極5n，進而電性連接至資料讀取用位元線RBL(RBL1，RBL2)。源極以及汲極用一對n形半導體區域17、17之另一方與資料讀取用MIS．FETQR之源極以及汲極用一對n形半導體區域7R之一方共有。即，選擇MIS．FETQS，通過共有半導體區域7R、17而與資料讀取用MIS．FETQR進行電性串聯連接。電極5n之材料與上述電極5a等相同。
其次，藉由圖21~圖25對如此之非揮發性記憶體(EEPROM)之資料讀取操作加以說明。資料讀取時，將電壓施加至選擇對象之記憶單元MC之各部的條件與上述圖5、圖9、圖14以及圖19之說明相同。
本實施形態2之情形時，資料讀取操作中，選擇對象之記憶單元MC中，因通過控制佈線CGS而將3 V之電壓施加至選擇MIS．FETQS2之閘極電極故而選擇MIS．FETQS2接通，介以選擇MIS．FETQS2將1 V之電壓施加至選擇對象之記憶單元MC之資料讀取用MIS．FETQR之汲極(一方的半導體區域)而進行良好之資料讀取。另一方面，於電性連接至該選擇對象之資料讀取用位元線RBL之非選擇記憶單元MC中，因通過控制佈線CGS將0 V之電壓施加至選擇MIS．FETQS2之閘極電極上故而選擇MIS．FETQS2並不接通，即，於非選擇記憶單元MC資料讀取用MIS．FETQR之汲極(一方的半導體區域)上並未施加有1 V之電壓，故而可使非選擇資料讀取用MIS．FETQR並不意外接通。如此本實施形態2中，資料讀取時，可防止非選擇記憶單元MC之資料讀取用MIS．FETQR意外接通，故而可避免讀取資料之誤判斷之問題。因此，可於形成有上述主電路之半導體晶片上將小電容非揮發性記憶體(EEPROM)之記憶單元配置為陣列狀，因可減少非揮發性記憶體之所占區域，故而不會導致形成有主電路之半導體晶片之尺寸增大，並可提高半導體裝置之付加價值。
其次，藉由圖26以及圖27對如此之非揮發性記憶體(EEPROM)之資料寫入操作加以說明。
圖26以及圖27表示本實施形態2之非揮發性記憶體(EEPROM)之選擇對象之記憶單元中進行寫入操作時的電路圖以及各部之施加電壓例之主要部分剖面圖。再者，資料寫入時，將電壓施加至選擇對象之記憶單元MC之各部的條件與上述圖1、圖4以及圖8之說明相同。此處，與圖8之說明相同，資料寫入操作中，選擇對象之記憶單元MC中，通過控制佈線CGS1而將9 V之電壓施加至選擇MIS．FETQS1之閘極電極上故而選擇MIS．FETQS1接通，介以選擇MIS．FETQS將7 V之電壓施加至選擇對象之記憶單元MC之資料寫入用MIS．FETQW之汲極用半導體區域7WD上並進行良好之資料寫入。另一方面，於電性連接至該選擇對象之資料寫入用位元線WBL之非選擇記憶單元MC中，通過控制佈線CGS2將0 V之電壓施加至選擇MIS．FETQS1之閘極電極上故而選擇MIS．FETQS1並未接通，非選擇記憶單元MC之資料寫入用MIS．FETQW之汲極用半導體區域7WD中並未施加有7 V之電壓。故而，資料寫入時，可避免因非選擇記憶單元MC而產生之上述資料干擾或非選擇洩漏之問題。因此，可於形成有上述主電路之半導體晶片上將小電容非揮發性記憶體(EEPROM)之記憶單元配置為陣列狀，可減少非揮發性記憶體之所占區域，故而不會導致形成有主電路之半導體晶片之尺寸增大，並可提高半導體裝置之付加價值。
其次，藉由圖28以及29對如此之非揮發性記憶體(EEPROM)之刪除操作加以說明。圖28以及圖29係表示本實施形態2之非揮發性記憶體(EEPROM)之選擇對象記憶單元之刪除操作時的電路圖以及表示各部之施加電壓示例之主要部分剖面圖。相關刪除操作，除自控制佈線GCS將例如0 V施加至選擇MIS．FETQS1、QS2之閘極電極GS1、GS2上外，與上述圖18之說明基本上相同。例如資料刪除對象之記憶單元MC(選擇記憶單元)中，自上述控制閘極佈線CG將作為控制電壓VCG、例如－18 V之負電壓施加至形成上述控制閘極電極CGW之p井PW3中。此時，將例如0 V施加至電極5a、5c~5e、5g、5k、5m、5n中。藉此，可將浮動閘極電極FG所儲存之電荷(電子(e－ ))自資料寫入用MIS．FETQW之閘極電極GW以FN通道電流方式釋放至p井PW1並將資料刪除。
本實施形態2中，除上述實施形態1所獲得之效果外，亦可獲得以下之效果。即，EEPROM之情形時，可根據需要進行資料覆寫，故而與僅使對記憶體電容進行覆寫之次數為必要之OTPROM相比，可實現模組尺寸之小型化。又，藉由模組尺寸之小型化可降低模組之製造成本。
(實施形態3)
本實施形態3中，對非揮發性記憶體為上述OTPROM且控制閘極電極由導體圖案而形成之情形加以說明。
圖30表示相當於本實施形態3之半導體裝置之非揮發性記憶體(OTPROM)之圖11的Y2－Y2線之部位的剖面圖。本實施形態3之半導體裝置之非揮發性記憶體(OTPROM)之電路構成與圖8以及圖9相同。又，該非揮發性記憶體之主要部分平面構成亦大致與上述圖10以及圖11相同。其相異之處在於，記憶單元MC之控制閘極電極CGP並非於n井NW1而是於例如含有低電阻多晶矽等之導體圖案上形成，且於資料寫入、讀取時，將控制閘極用井中所施加之上述期望電壓施加至控制閘極電極CGP上。
該控制閘極電極CGP，於浮動閘極電極FG(即電容電極CE、閘極電極GR、GW)上，介隔由例如氧化矽、氮化矽或者其各自之積層膜所構成之絕緣層20而形成。該控制閘極電極CGP與電極5f電性連接。又，資料寫入用MIS．FETQW之選擇MIS．FETQS之閘極電極GS，與資料寫入用MIS．FET之控制閘極電極CGP於同層形成。
又，藉由將控制閘極電極CGP以導體圖案而形成，基板1中無需控制閘極電極形成用n井NW1。該情形時的資料寫入以及讀取操作與上述實施形態1之圖8以及圖9等之說明相同。再者，本實施形態3之情形時，於基板1中所形成之主電路之元件因可以上述圖13所示之MIS．FETQA為例示故而可省略說明。
(實施形態4)
本實施形態4中，對非揮發性記憶體為上述EEPROM且控制閘極電極由導體圖案而形成之情形加以說明。
圖31表示本實施形態4之半導體裝置之非揮發性記憶體(EEPROM)的主要部分剖面圖。本實施形態4之半導體裝置之非揮發性記憶體(EEPPROM)之電路構成與圖21、圖26以及圖28相同。又，該非揮發性記憶體之主要部分平面構成亦大致與上述圖22以及圖23相同。其相異之處在於，記憶單元MC之控制閘極電極CGP並非於p井PW3而是於例如含有低電阻多晶矽等之導體圖案上形成，且資料寫入、讀取之時，將控制閘極用井中所施加之上述期望電壓施加至控制閘極電極CGP上。該控制閘極電極CGP與上述實施形態3相同，於浮動閘極電極FG(即電容電極CE、閘極電極GR、GW)上介隔絕緣層20而形成。
該控制閘極電極CGP與電極5f進行電性連接。又，資料寫入用MIS．FETQW之選擇MIS．FETQS之閘極電極GS與資料寫入控制閘極電極CGP於同層形成。
又，藉由將控制閘極電極CGP以導體圖案而形成，基板1中無需控制閘極電極形成用p井NW3以及埋入區域NiSO。該情形時的資料讀取、寫入、刪除操作，與上述實施形態2之圖21、圖24~圖29等之說明相同。再者，本實施形態4之情形時，因基板1中所形成之主電路之元件可以上述圖13所示之MIS．FETQA為例示故而可省略說明。
(實施形態5)
本實施形態5中，對由1個MIS．FET兼用上述非揮發性記憶體之記憶單元之資料寫入用MIS．FET與資料讀取用MIS．FET之構成加以說明。
上述本實施形態1~4中，分別對設置資料寫入用MIS．FETQW(上述實施形態2、4之情形時資料寫入用MIS．FETQW兼具資料刪除用MIS．FET)以及資料讀取用MIS．FETQR之情形加以說明，亦可為省略其中任一方，可構成為將資料寫入以及資料讀取之全部操作藉由1個MIS．FET而進行。
圖32表示其一個示例。圖32係表示非揮發性記憶體(OTPROM)之1位元量的記憶單元MC之平面圖。MIS．FETQWR表示兼用資料寫入以及資料讀取兩方之操作之MIS．FET。MIS．FETQWR自身的構成或電路操作方式(資料寫入方式、讀取方式以及施加電壓條件等)，與上述實施形態1或者3等之說明相同。再者，符號G表示MIS．FETQWR之閘極電極，符號7表示源極以及汲極用n形半導體區域。該情形時選擇MIS．FETQS亦與上述實施形態1等之說明相同進行配置，且亦與上述實施形態1等之說明相同電性連接至資料寫入以及讀取兼用之MIS．FETQWR上。符號WRBL表示資料寫入以及資料讀取兼用之位元線。位元線WRBL通過金屬佈線電性連接至選擇MIS．FETQS之半導體區域10。
又，EEPROM之情形時亦大致相同。該情形時，基板1之構成亦與上述實施形態2或者4等之說明相同。又，MIS．FETQWR除進行資料寫入、資料讀取外，亦進行資料刪除。該情形時的EEPROM之記憶單元MC之MIS．FETQWR自身的構成或電路操作方式(資料寫入方式、讀取方式以及施加電壓條件等)，與上述實施形態2、4等之說明相同。該情形時選擇MIS．FETQS亦與上述實施形態1等之說明進行相同配置，且與上述實施形態1等之說明相同電性連接至資料寫入以及讀取兼用之MIS．FETQWR上。此處，因兼用資料寫入以及讀取用MIS．FET，故而無需將選擇MIS．FETQS設置於資料讀取以及資料寫入之兩者，1位元設置一個亦可。
如此，由1個MIS．FET兼用資料寫入以及資料讀取之全部操作，藉此可縮小非揮發性記憶單元之單元面積。
以上，基於實施形態對本發明者開發而成之發明進行具體說明，本發明並非僅限於上述實施形態，亦可於其要旨之範圍內進行各種變更。
例如上述實施形態中雖對將非揮發性記憶體之1位元以2個記憶單元MC而構成之情形加以說明，並非僅限於此，例如將1位元以1個記憶單元MC而構成亦可。
[產業上之可利用性]
本發明可適用於半導體裝置或電子裝置產業。
1S．．．半導體基板
2．．．分離部
3．．．絕緣層
4．．．導體部
5a~5k，5m．．．電極
6a~6d．．．閘極絕緣膜
7SW．．．n形源極用半導體區域
7Sa．．．n－ 形半導體區域
7Sb．．．n＋ 形半導體區域
7DW．．．n形汲極用半導體區域
7Da．．．n－ 形半導體區域
7Db．．．n＋ 形半導體區域
7R．．．一對n形半導體區域
7Ra．．．n－ 形半導體區域
7Rb．．．n＋ 形半導體區域
8a．．．n＋ 形半導體區域
10．．．n形半導體區域
10a．．．n－ 形半導體區域
10b．．．n＋ 形半導體區域
11．．．n形半導體區域
11a．．．n－ 形半導體區域
11b．．．n＋ 形半導體區域
15a．．．p＋ 形半導體區域
17．．．n形汲極用半導體區域
17a．．．n－ 形半導體區域
17b．．．n＋ 形半導體區域
20．．．絕緣層
WBL，WBL0至WBL15．．．資料寫入用位元線
RBL，RBL0至RBL15．．．資料讀取用位元線
CG，CG0至CG15．．．控制閘極線
SL，SL1，SL2．．．源極線
INV．．．反相器電路
SA．．．感測放大器電路
MC．．．非揮發性記憶單元
QW．．．資料寫入用MIS．FET
QR．．．資料讀取用MIS．FET
QS，QS1，QS2．．．選擇MIS．FET
QA．．．MIS．FET
C．．．電容部
CE．．．電容電極
CA．．．電容絕緣膜
PW1．．．p井
PW2．．．p井
PW3．．．p井
NW1．．．n井
NW2．．．n井
PWA．．．p＋ 形半導體區域
NWA．．．n＋ 形半導體區域
L1~L6．．．活性區域
CT．．．接觸孔
FG．．．浮動閘極電極
GW．．．閘極電極
GR．．．閘極電極
GS，GS2．．．閘極電極
GA．．．閘極電極
CGW．．．控制閘極電極
CGS，CS1，CGS2．．．控制佈線
圖1係本發明者所研究之非揮發性記憶體之電路圖。
圖2係圖1之非揮發性記憶體之記憶單元陣列之主要部分平面圖。
圖3係圖2之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖。
圖4係資料寫入時選擇記憶單元之圖3之Y1－Y1線的剖面圖。
圖5係資料讀取時選擇記憶單元之圖3之Y1－Y1線的剖面圖。
圖6係資料寫入時非選擇記憶單元之圖3之Y1－Y1線的剖面圖。
圖7係資料寫入時非選擇記憶單元之圖3之Y1－Y1線的剖面圖圖8係表示本發明之一實施形態即半導體裝置之非揮發性記憶體之資料寫入時施加電壓的一個示例的電路圖。
圖9係表示本發明之一實施形態即半導體裝置之非揮發性記憶體之資料讀取時施加電壓的一個示例的電路圖。
圖10係圖8以及圖9之非揮發性記憶體之記憶單元陣列之主要部分平面圖。
圖11係圖10之非揮發性記憶體之記憶單元陣列之1位元量的主要部分放大平面圖。
圖12係圖11之Y2－Y2線的剖面圖。
圖13係圖8至圖12之於形成有非揮發性記憶體之半導體晶片之主電路形成區域中所形成之主電路形成用元件之一個示例的剖面圖。
圖14係本發明者所研究之其他非揮發性記憶體之電路圖。
圖15係圖14之非揮發性記憶體之記憶單元陣列之主要部分平面圖。
圖16係圖15之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖。
圖17係相當於資料寫入時選擇記憶單元之圖16之Y3－Y3線之部位的剖面圖。
圖18係相當於資料刪除時選擇記憶單元之圖16之Y3－Y3線之部位之剖面圖。
圖19係資料讀取時選擇記憶單元之圖16之Y3－Y3線的剖面圖。
圖20係資料讀取時非選擇記憶單元之圖16之Y3－Y3線的剖面圖。
圖21係表示本發明之其他實施形態即半導體裝置之非揮發性記憶體之資料讀取時施加電壓的一個示例之電路圖。
圖22係圖21之非揮發性記憶體之記憶單元陣列之主要部分平面圖。
圖23係圖21之非揮發性記憶體之記憶單元陣列之1位元量的放大平面圖。
圖24係資料讀取寫入時選擇對象之記憶單元之圖23之Y4－Y4線的剖面圖。
圖25係資料讀取時非選擇之記憶單元之圖23之Y4－Y4線的剖面圖。
圖26係本發明之其他實施形態即半導體裝置之非揮發性記憶體之選擇對象之記憶單元進行寫入操作時的電路圖。
圖27係表示圖26之非揮發記憶體之選擇對象之記憶單元進行寫入操作時各部之施加電壓例之主要部分剖面圖。
圖28係表示圖26之非揮發記憶體之選擇對象之記憶單元進行刪除操作時的電路圖。
圖29係表示圖26之非揮發記憶體之選擇對象之記憶單元進行刪除操作時各部之施加電壓例之主要部分剖面圖。
圖30係本發明之其他實施形態即半導體裝置之非揮發性記憶體之記憶單元之主要部分剖面圖。
圖31係本發明之其他實施形態即半導體裝置之非揮發性記憶體之記憶單元的主要部分剖面圖。
圖32係本發明之進而其他實施形態即半導體裝置之非揮發性記憶體之記憶單元之主要部分平面圖。
1S．．．基板
7SW．．．源極用半導體區域
7DW．．．n形汲極用半導體區域
7R．．．半導體區域
10．．．半導體區域
C．．．電容部
CE．．．電容電極
CG．．．控制閘極佈線
CT．．．接觸孔
FG．．．浮動閘極電極
GS．．．閘極電極
L1，L2，L3，L4，L5．．．活性區域
MC．．．記憶單元
NW1．．．n井
PW1．．．p井
PWA．．．p＋ 形半導體區域
QS，QR．．．MIS．FET
SL．．．源極線
WBL，RBL．．．位元線

Claims (30)

  1. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面，且上述非揮發性記憶體區域中包含：第1井，其形成於上述半導體基板之主面；第2井，其以沿著相對於上述第1井之方式配置於上述半導體基板之主面，並以相對於上述第1井並電性分離之狀態下而配置；複數個非揮發性記憶單元，其以於上述第1井及上述第2井之兩者平面重合之方式而配置為陣列狀；以及複數個選擇用場效電晶體，其將上述複數個非揮發性記憶單元分別以可選之方式電性連接至各個上述複數個非揮發性記憶單元，且上述複數個非揮發性記憶單元分別包含：浮動閘極電極，其配置為於上述第1井以及上述第2井之兩者平面重合並於第1方向延伸；資料寫入用場效電晶體，其形成在上述浮動閘極電極於上述第1井平面重合之第1位置；資料讀取用場效電晶體，其形成在上述浮動閘極電極於上述第1井平面重合之位置且與上述第1位置相異之第 2位置；以及控制閘極電極，其於上述第2井中形成於與上述浮動閘極電極對向之部分，且上述資料寫入用場效電晶體包含：形成於上述浮動閘極電極之上述第1位置之第1閘極電極、形成於上述第1閘極電極以及上述半導體基板之間之第1閘極絕緣膜、以及於上述第1井內形成於夾入上述第1閘極電極之位置的一對半導體區域，且上述資料讀取用場效電晶體包含：形成於上述浮動閘極電極之上述第2位置的第2閘極電極、形成於上述第2閘極電極以及上述半導體基板之間之第2閘極絕緣膜、以及於上述第1井內形成於夾入上述第2閘極電極之位置的一對半導體區域。
  2. 如請求項1之半導體裝置，其中在上述浮動閘極電極於上述第2井平面重合之位置上形成有電容部，且上述電容部包含上述控制閘極電極、由上述控制閘極電極相對向之上述浮動閘極電極的一部分而形成之電容電極、以及形成於上述控制閘極電極以及上述電容電極之間之電容絕緣膜，與上述電容電極之上述第1方向交叉之方向的長度，長於與上述第1閘極電極以及上述第2閘極電極之上述第1方向交叉之方向的長度。
  3. 如請求項1之半導體裝置，其中上述非揮發性記憶單元，為可對資料進行電性寫入以及刪除之EEPROM單元，且上 述選擇用場效電晶體電性連接於上述資料寫入用場效電晶體以及上述資料讀取用場效電晶體之兩者。
  4. 如請求項3之半導體裝置，其中上述半導體基板之上述非揮發性記憶體區域中，設有與上述第1井以及上述第2井相對導電型之第1半導體區域，且上述第1井以及上述第2井為同一導電型之井，並分別以包圍上述第1半導體區域之方式形成於上述第1半導體區域內並相互電性分離。
  5. 如請求項3之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述第2井，並將低於上述第1電壓之正之第2電壓施加至上述資料寫入用場效電晶體之汲極用半導體區域，自上述資料寫入用場效電晶體之通道將熱電子注入上述浮動閘極電極，於上述非揮發性記憶單元之資料進行刪除時，將負之第3電壓施加至上述第2井，使上述資料寫入用場效電晶體之源極用半導體區域以及汲極用半導體區域作為接地或者開放電位，自上述浮動閘極電極將上述電子釋放至上述資料寫入用場效電晶體之通道。
  6. 如請求項1之半導體裝置，其中上述非揮發性記憶單元，為將資料1次寫入後則不會刪除之讀取專用ROM單元，上述選擇用場效電晶體電性連接至上述資料寫入用場效電晶體，而並未電性連接至上述資料讀取用場效電晶體。
  7. 如請求項6之半導體裝置，其中上述第1井以及上述第2井，為彼此相異之導電型之井，且於相互電性分離鄰接 之狀態下配置於半導體基板上。
  8. 如請求項6之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述第2井，將低於上述第1電壓之正之第2電壓施加至上述資料寫入用場效電晶體之汲極用半導體區域，並自上述資料寫入用場效電晶體之通道將熱電子注入上述浮動閘極電極。
  9. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面，且上述非揮發性記憶體區域中包含：第1井，其形成於上述半導體基板之主面；第2井，其以沿著相對於上述第1井之方式配置於上述半導體基板之主面，並以相對於上述第1井並電性分離之狀態下而配置；複數個非揮發性記憶單元，其以於上述第1井及上述第2井之兩者平面重合之方式而配置為陣列狀；以及複數個選擇用場效電晶體，其以將上述複數個非揮發性記憶單元分別以可選之方式電性連接至各個上述複數個非揮發性記憶單元，且上述複數個非揮發性記憶單元分別包含：浮動閘極電極，其配置為於上述第1井以及上述第2井 之兩者平面重合並於第1方向延伸；資料寫入及資料讀取兼用之場效電晶體，其形成在上述浮動閘極電極於上述第1井平面重合之第1位置；以及控制閘極電極，其於上述第2井中形成於上述浮動閘極電極對向之部分，且上述資料寫入以及資料讀取兼用之場效電晶體包含：形成於上述浮動閘極電極的閘極電極、形成於上述閘極電極以及上述半導體基板之間之閘極絕緣膜、以及於上述第1井內形成於夾入上述第1閘極電極之位置的一對半導體區域。
  10. 如請求項9之半導體裝置，其中在上述浮動閘極電極於上述第2井平面重合之位置上，形成有電容部，且上述電容部包含上述控制閘極電極、由上述控制閘極電極相對向之上述浮動閘極電極之一部分所形成之電容電極、以及形成於上述控制閘極電極及上述電容電極之間的電容絕緣膜，與上述電容電極之上述第1方向交叉之方向的長度，長於與上述兼用之場效電晶體之閘極電極的上述第1方向交叉之方向的長度。
  11. 如請求項9之半導體裝置，其中上述非揮發性記憶單元為可對資料進行電性寫入以及刪除之EEPROM單元，且上述選擇用場效電晶體，電性連接至上述資料寫入以及資料讀取兼用之場效電晶體。
  12. 如請求項11之半導體裝置，其中上述半導體基板之上述非揮發性記憶體區域中，設有與上述第1井以及上述第2井相對導電型之第1半導體區域，且上述第1井以及上述第2井為同一導電型之井，以分別包圍上述第1半導體區域之方式形成於上述第1半導體區域內並相互電性分離。
  13. 如請求項11之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述第2井，將低於上述第1電壓之正之第2電壓施加至上述兼用之場效電晶體之汲極用半導體區域，並自上述兼用之場效電晶體之通道將熱電子注入上述浮動閘極電極，上述非揮發性記憶單元進行資料刪除時，將負之第3電壓施加至上述第2井，使上述兼用之場效電晶體之源極用半導體區域以及汲極用半導體區域作為接地或者開放電位，自上述浮動閘極電極將上述電子釋放至上述兼用之場效電晶體之通道。
  14. 如請求項9之半導體裝置，其中上述非揮發性記憶單元，為將資料1次寫入後不會刪除之讀取專用ROM單元，且上述選擇用場效電晶體電性連接至上述資料寫入以及資料讀取兼用之場效電晶體。
  15. 如請求項14之半導體裝置，其中上述第1井以及上述第2井為彼此相異導電型之井，且於相互電性分離鄰接之狀態下配置於半導體基板上。
  16. 如請求項14之半導體裝置，其中於向上述非揮發性記憶 單元進行資料寫入時，將正之第1電壓施加至上述第2井，將低於上述第1電壓之正之第2電壓施加至上述兼用之場效電晶體之汲極用半導體區域，並自上述兼用之場效電晶體之通道將熱電子注入上述浮動閘極電極。
  17. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面，且上述非揮發性記憶體區域中包含：複數個非揮發性記憶單元，其於上述半導體基板上配置為陣列狀，複數個選擇用場效電晶體，其將上述複數個非揮發性記憶單元分別以可選方式電性連接至上述各個複數個非揮發性記憶單元；且上述複數個非揮發性記憶單元分別包含：浮動閘極電極，其以沿上述半導體基板之第1主面之方式於第1方向延伸；資料寫入用場效電晶體，其形成於上述浮動閘極電極之第1位置；資料讀取用場效電晶體，其形成於與上述浮動閘極電極之上述第1位置相異之第2位置；以及控制閘極電極，其介隔絕緣層而設於上述浮動閘極電 極上，且上述資料寫入用場效電晶體包含：形成於上述浮動閘極電極之上述第1位置的第1閘極電極、形成於上述第1閘極電極以及上述半導體基板之間之第1閘極絕緣膜、以及於上述半導體基板內形成於夾入上述第1閘極電極之位置的一對半導體區域，且上述資料讀取用場效電晶體包含：形成於上述浮動閘極電極之上述第2位置的第2閘極電極、形成於上述第2閘極電極以及上述半導體基板之間之第2閘極絕緣膜、以及於上述半導體基板內形成於夾入上述第2閘極電極之位置的一對半導體區域。
  18. 如請求項17之半導體裝置，其中於上述浮動閘極電極之上述第1位置以及上述第2位置相異之第3位置上形成有電容部，上述電容部包含上述控制閘極電極、由上述控制閘極電極相對向之上述浮動閘極電極之一部分而形成之電容電極、以及形成於上述控制閘極電極以及上述電容電極之間的電容絕緣膜，與上述電容電極以及上述控制閘極電極之上述第1方向交叉之方向的長度，長於與上述第1閘極電極以及上述第2閘極電極之上述第1方向交叉之方向的長度。
  19. 如請求項17之半導體裝置，其中上述非揮發性記憶單元為可對資料進行電性寫入以及刪除之EEPROM單元，上述選擇用場效電晶體，電性連接至上述資料寫入用場效電 晶體以及上述資料讀取用場效電晶體之兩者。
  20. 如請求項19之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述控制閘極電極，將低於上述第1電壓之正之第2電壓施加至上述資料寫入用場效電晶體之汲極用半導體區域，並自上述資料寫入用場效電晶體之通道將熱電子注入上述浮動閘極電極，上述非揮發性記憶單元進行資料刪除時，將負之第3電壓施加至上述控制閘極，並使上述資料寫入用場效電晶體之源極用半導體區域以及汲極用半導體區域作為接地或者開放電位，自上述浮動閘極電極將上述電子釋放至上述資料寫入用場效電晶體之通道。
  21. 如請求項17之半導體裝置，其中上述非揮發性記憶單元為將資料1次寫入後不會刪除之讀取專用ROM單元，且上述選擇用場效電晶體電性連接至上述資料寫入用場效電晶體，並未電性連接至上述資料讀取用場效電晶體。
  22. 如請求項21之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述控制閘極，將低於上述第1電壓之正之第2電壓施加至上述資料寫入用場效電晶體之汲極用半導體區域，並自上述資料寫入用場效電晶體之通道將熱電子注入上述浮動閘極電極。
  23. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面； 主電路形成區域，其配置於上述半導體基板之第1主面；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面，且上述非揮發性記憶體區域中包含：複數個非揮發性記憶單元，其於上述半導體基板上配置為陣列狀；以及複數個選擇用場效電晶體，其將上述複數個非揮發性記憶單元分別以可選方式電性連接至上述各個複數個非揮發性記憶單元，且上述複數個非揮發性記憶單元分別包含：浮動閘極電極，其以沿上述半導體基板之第1主面之方式於第1方向延伸；資料寫入以及資料讀取兼用之場效電晶體，其形成於上述浮動閘極電極之第1位置；以及控制閘極電極，其介隔絕緣層而設於上述浮動閘極電極上，且上述資料寫入以及資料讀取兼用之場效電晶體包含：形成於上述浮動閘極電極之上述第1位置的閘極電極、其形成於上述閘極電極以及上述半導體基板之間之閘極絕緣膜、以及於上述半導體基板中形成於夾入上述第1閘極電極之位置的一對半導體區域。
  24. 如請求項23之半導體裝置，其中於與上述浮動閘極電極 之上述第1位置相異之第3位置上形成有電容部，上述電容部包含上述控制閘極電極、由與上述控制閘極電極相對向之上述浮動閘極電極之一部分所形成之電容電極、以及形成於上述控制閘極電極以及上述電容電極之間的電容絕緣膜，且與上述電容電極以及上述控制閘極電極之上述第1方向上交叉之方向的長度，長於與上述兼用之場效電晶體之閘極電極之上述第1方向交叉的方向的長度。
  25. 如請求項23之半導體裝置，其中上述非揮發性記憶單元，為可對資料進行電性寫入以及刪除之EEPROM單元，且上述選擇用場效電晶體電性連接至上述資料寫入以及資料讀取兼用之場效電晶體。
  26. 如請求項25之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述控制閘極電極，將低於上述第1電壓之正之第2電壓施加至上述兼用之場效電晶體之汲極用半導體區域，並自上述兼用之場效電晶體之通道將熱電子注入上述浮動閘極電極，於上述非揮發性記憶單元進行資料刪除時，將負之第3電壓施加至上述控制閘極，並使上述兼用之場效電晶體之源極用半導體區域以及汲極用半導體區域作為接地或者開放電位，自上述浮動閘極電極將上述電子釋放至上述兼用之場效電晶體之通道。
  27. 如請求項23之半導體裝置，其中上述非揮發性記憶單元，為將資料1次寫入後不會刪除之讀取專用ROM單元， 且上述選擇用場效電晶體電性連接至上述兼用之場效電晶體。
  28. 如請求項27之半導體裝置，其中於向上述非揮發性記憶單元進行資料寫入時，將正之第1電壓施加至上述控制閘極，將低於上述第1電壓之正之第2電壓施加至上述兼用場效電晶體之汲極用半導體區域，並自上述兼用場效電晶體之通道將熱電子注入上述浮動閘極電極。
  29. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面；主電路形成區域，其配置於上述半導體基板之第1主面；以及非揮發性記憶體區域，其配置於上述半導體基板之第1主面，且上述非揮發性記憶體區域配置有：第1導電型之第1井，其形成於上述半導體基板之主面；第2導電型之上述第2井，其係形成於上述半導體基板之主面之第2井，且表示與上述第1導電型相對之導電型；以及複數個非揮發性記憶單元，其以於上述第1井以及上述第2井之兩者平面重合之方式而配置為陣列狀，且上述複數個非揮發性記憶單元分別包含：導電體膜，其配置為於上述第1井以及上述第2井之兩者平面重合並於上述非揮發性記憶單元之閘極寬度方向延伸； 上述第1半導體區域，其係表示形成於上述第1井內之上述第2導電型的第1半導體區域，且形成於對準上述導電體膜之位置；以及上述第2半導體區域，其係表示形成於上述第2井內之上述第2導電型的第2半導體區域，且形成於對準上述導電體膜之位置，且上述導電體膜構成上述非揮發性記憶單元之浮動閘極電極，上述第2半導體區域構成上述非揮發性記憶單元之控制閘極電極，上述第1半導體區域構成上述非揮發性記憶單元之源極或者汲極。
  30. 一種半導體裝置，其特徵在於：包含：半導體基板，其包含第1主面及其背面之第2主面；第2導電型之第3半導體區域，其形成於上述半導體基板之第1主面，以及主電路形成區域及非揮發性記憶體區域，其配置於上述第1主面之第3半導體區域；且上述非揮發性記憶體區域中配置有：第1導電型之上述第1井，其係形成於上述第3半導體區域之第1井，且表示與上述第2導電型相對之導電型，上述第1導電型之第2井，其形成於上述第3半導體區域，以及複數個非揮發性記憶單元，其以於上述第1井以及上述 第2井之兩者平面重合之方式而配置為陣列狀；且上述複數個非揮發性記憶單元分別包含：導電體膜，其配置為於上述第1井以及上述第2井之兩者平面重合並於上述非揮發性記憶單元之閘極寬度方向上延伸，上述第1半導體區域，其係表示形成於上述第1井內之上述第2導電型之第1半導體區域，且形成於對準上述導電體膜之位置，以及上述第2半導體區域，其係表示形成於上述第2井內之上述第1導電型之第2半導體區域，且形成於對準上述導電體膜之位置；上述導電體膜構成上述非揮發性記憶單元之浮動閘極電極，上述第2半導體區域構成上述非揮發性記憶單元之控制閘極電極，上述第1半導體區域構成上述非揮發性記憶單元之源極或者汲極。
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