TWI326031B - Arbitration for memory device with commands - Google Patents

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TWI326031B
TWI326031B TW095135356A TW95135356A TWI326031B TW I326031 B TWI326031 B TW I326031B TW 095135356 A TW095135356 A TW 095135356A TW 95135356 A TW95135356 A TW 95135356A TW I326031 B TWI326031 B TW I326031B
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Gyoo-Cheol Hwang
Han-Gu Sohn
Sung-Jae Byun
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Samsung Electronics Co Ltd
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Description

21873pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明大體而言是關於一種諸如同步動態隨機存取記 憶體（synchronous dynamic random access memory， SDRAM)之共用記憶裝置的仲裁，且更特定言之，是關於 在軟體仲裁期間使用命令以防止命令、自動更新饑餓 (auto-refresh starvation)及/或遺漏預充（pre_charge)操 作之衝突。 【先前技術】 圖1展示具有共用至一記憶裝置之存取的多個主控器 之電子系統100之方塊圖。參看圖1，包含第一主控器102、 第二主控器104及第三主控器1〇6的多個主控器共用至一 可為多埠同步動態隨機存取記憶體（SDRAM)的多埠記憶 裝置108之存取。一般熟習此項技術者熟悉與來自主控器 之時脈信號同步操作之SDRAM。此外，SDRAM是基於命 令之記憶裝置，其中主控器藉由設定多個控制信號之邏輯 狀態來指示命令。 SDRAM 108被視為多埠的，因為SDRAM 108具有包 含第一埠112、第二埠114及第三埠116的多個埠。第一、 第二及第三埠112、114及116之每一者具有各別建立之信 號介面SIF卜SIF2或SIF3以用於與各別主控器102、104 或106之各別控制器122、124或126通信。信號介面SIF1、 SIF2及SIF3之每一者用於各別主控器1〇2、104或1〇6與 SDRAM 108之間的控制信號及資料之通信。 1326031 21873pif.doc 此外’第一、第二及第三主控器1〇2、1〇4及1〇6分別 具有第一、第二及第三中央處理單元（Cpu) 132、134及 136 °藉由執行仲裁軟體，CPU 132、134及136在主控器 • 102、104及丨〇6之間仲裁至共用SDRAM 1〇8之存取。主 % 控益132、134及136經由通用非同步收發器（universai asynchronous receiver/transmitter, UART)介面 142 及 144 在其自身之間通信此仲裁。通常，主控器、1〇4及1〇6 _ 之一者被授予用於在某時間自SDRAM 108讀取或寫入至 SDRAM 108的存取。 圖2展示（例如）第一主控器1〇2與第二主控器1〇4 之間的仲裁之時序圖。設定為邏輯高狀態之第一存取指示 . 信號SGM1指示第一主控器102能夠存取SDRAM 108， - 且當第一存取指示信號SGM1設定為邏輯低狀態時，拒絕 第一主控器102存取。 設定為邏輯高狀態之第二存取指示信號SGM2指示第 二主控器104能夠存取SDRAM108’且當第二存取指示信 • 號SGM2設定為邏輯低狀態時，拒絕第二主控器1〇4存 取。在圖2之實例中，在時間點T1之前，第一主控器1〇2 能夠存取SDRAM 108 (意即，具有所有權），且在時間點 . T1之後’第二主控器104能夠存取SDRAM 108。 ^ 參看圖2，M1—CMD說明由第一主控器1〇2所產生之 命令，且M2-CMD說明由第二主控器1〇4所產生之命令。 通常’由主控器所產生之任何命令在彼主控器具有存取時 由SDRAM 108執行。否則，不具有存取之主控器所產生 8 21873pif.doc 之命令並非由SDRAM 108執行。因此在圖2之實例中， SDRAM 108在時間點T1之前執行來自第一主控器1〇2之 命令，且在時間點T1之後執行來自第二主控器104之命 令0 因此，SDRAM 108執行如在時間點T1之前自第一主 控器102發送的各自在距週期性自動更新命令之列循環時 間tRc之後產生的活動命令（active command ) Activel 1及 Activel2。主控器1〇2及104之每一者週期性地產生自動 更新命令（如圖2中標記為“自動更新，，之線所指示）。 注意到’第一主控器102在時間點τΐ之後不產生任 何活動命令’因為拒絕第一主控器1〇2存取。第一主控器 102在時間點T1之後確實產生週期性自動更新命令，但此 等自動更新命令在時間點T1之後並非由SDram 108執行 (如圖2中在時間點T1之後用於自動更新命令的未加注 箭頭之線所指示）。 進一步參看圖2 ’ SDRAM 108執行如在時間點τι之 後自第一主控器104發送的各自在週期性自動更新命令之 間產生的活動命令Active21及Active22。通常，列循環時 間tRC對於SDRAM 108在SDRAM 108可開始執行活動命 令之前執行自動更新命令是所要的。 然而，在圖2中，當第二主控器1〇4在所有權_旦在 時間點T1處改變就發送活動命令Active21時，不執行來 自第一主控器102之最後自動更新命令152。在距最後自 動更新命令152之列循環時間tRC結束之前自第二主控器 21873pif.doc 104發送活動命令Active21，其導致Active21命令與最後 自動更新命令152之“衝突’’。結果’一旦所有權改變， SDRAM 108就不執行來自第二主控器104之Active21命 〇 圖3展示實例信號SGM1、M1_CMD、SGM2及 M2_CMD之導致SDRAM 108中之“更新饑餓”的另一時序 圖。圖3中之SGM1及SGM2信號說明所有權在第一主控 器102與第二主控器104之間的頻繁換。第一主控器1〇2 產生各自在週期性自動更新命令之間的一系列活動命令 Activell、Activel2 及 Activel3，且第二主控器 1〇4 產生 各自在週期性自動更新命令之間的一系列活動命令 Active21、Active22 及 Active23。 然而，活動命令僅在第一及第二主控器102及104能 夠存取SDRAM 108的時間内產生。當第一及第二主控器 102及104不能夠存取SDRAM 108時，產生自動更新命 令。因此，SDRAM 108僅執行活動命令Activell、 Active21、Active 12、Active22、Activel3 及 Active23，而 不執行任何自動更新命令。由於此種對自動更新命令之執 行的缺乏，SDRAM 108可不當地操作。 圖4展示實例信號SGM1、M1_CMD、SGM2及 M2_CMD之導致SDRAM 108中之“遺漏預充，’操作的另一 時序圖。當在SGM1信號設定為邏輯高狀態的情況下，第 一主控器102具有存取時，第一主控器1〇2利用列位址選 通（RAS)命令繼之以八個讀取命令RD1、RD2、RD3、 1326031 21873pif.doc RD4、RD5、RD6、RD7 及 RD8 向 SDRAM 108 發出叢發 讀取（burst-read )操作。 然而，在圖4中之時間點T1處發生所有權至第二主 控器104之第一改變’第二主控器1〇4隨後利用raS命令 繼之以寫入命令WR1來執行寫入操作。在第一主控器1〇2 已發出第一四個讀取命令RD1、RP2、RD3及RD4二後， 在時間點τι處發生所有權之此第—改變。在圖4中之時 間點T2處發生所有權返回至第—主控器1()2之第二改 雙’第-主控器102隨後發出其餘四個讀 RD6、RD7 及 RD8。 圖ΛΟΚΑ^1()8 +之位元紅職在第二綠11104在 圖4中之時間點T1與丁2之間所發出的侧命令之前是 所要的。然而，由於在時問上丁 力阁4 士―， $門點T1處所有榷之突然改變， 在圖4中逍漏此所要預充操作。 因此’如圖2中所說明之侖今、如 新饑餓及如圖4中所說明之、虫篇褚古：^兄明之更 徵在藉由軟體在主㈣作之衝突等不利特 他土 ί工為1〇2、1〇4及夕門 SDRA謂之仲裁期間是所要防止的％之間對於共用 【發明内容】 f式ίΐ" ’在本發明之—制態樣巾，由每—主控哭{獾 至共用記憶裳置之存取時二又 用於防止命令、争鉍她μ 貝卜預疋命令，以 對於根據本發明Ϊ j 操作之衝突。 至記憶裝置之存取，，選；===主控器之間仲裁 主控°。接收選定主控器能夠存 11 1326031 21873pif.doc 取記憶裝置的存取指示。選定主控 且在產生雜命令之前赵諸如料示後 register set，MRS)命令之預定設定命令，以:=(mode 命令與記，时錄行的諸如自缺 活動 的衝突。罐S命令之此產生提供先前== =， 的時序裕度（timingmargin)。 〃轉π令之間 裁至月之另一實施例的在多個主控器之間仲 裁至》己L裝置之存取，記憶裝置決定在 =^叫命令後是·行自較顯作。若 定時段内尚未執行自動更新命令， 諸如·s)命令後執行二在= 於防止自動更新饑餓。 卞以用 裁至月之另一實施例的在多個主控器之間仲 主控器在接收到存取指示後 產生另仃的預充命令。因此，避免在選定主控器 生^二活動命令之前的遺漏預充操作。 時，裝置是同步動態隨機存取記憶體（舰則 在多有利地使用本發明。然而，本發明可實踐用於 置。4之間共用的其他義之基於命令之記憶裝 地瞭ίΐί慮本發明之以附圖呈現的以下實施方式將更好 二 χ明之此等及其他特徵及優點。 【只施方式】 12 1326031 21873pif.doc 圖5展示根據本發明之一實施例之具有多個主控器的 電子系統200之方塊圖’多個主控器利用仲裁機制共用至 一記憶裝置之存取。參看圖5，包含第一主控器202、第二 主控器204及第三主控器206的多個主控器共用至一可為 多埠同步動態隨機存取記憶體（SDRAM)的多埠記憶裝置 208之存取。 一般熟習記憶裝置之技術者通常熟悉與來自主控器之 時脈信號同步操作之SDRAM。此外，SDRAM通常是基於 命令之記憶裝置’其中主控器藉由設定多個控制信號之邏 輯狀態來指示命令。 SDRAM 208被視為多埠的，因為SDRAM 208具有包 含苐一蜂212、第二淳214及第三璋216的多個蜂。第—、 第二及第三埠212、214及216之每一者具有各別建立之信 號介面SIF1、SIF2或SIF3以用於與各別主控器202、204 或206之各別控制器222、224或226通信。信號介面SIF1、 SIF2及SIF3之每一者用於各別主控器202'204或206與 SDRAM 208之間的控制信號及資料之通信。 主控态202、204及206之每一者具有各別資料處理器 232、234或236 ’在請求至共用SDRAM 208之存取時， 各別資料處理器232、234或236經由各別内部匯流排 242、244或246與各別控制器222、224或226通信。參 看圖5及圖6 ’主控器202、204及206之每一者具有於其 上儲存有指令之序列（意即，軟體）的各別主記憶裝置 252、254或256。由耦接至記憶裝置252、254或256之每 1326031 21873pif.doc 二^ Ϊ各別資料處理器232、234或236對指令之序列的執 別身料處理器加、234或236執行本文中所述之操 • —詳言之，參看圖5及圖6,資料處理器232、234及236 、 藉由執行儲存於記憶裝置252、254及256上之軟體來在主 控态2〇2、204及206之間協調至共用SDRAM 208之存取。 ^控器202、204及206經由通用非同步收發器（UART) • 介面262及264在其自身之間通信以用於仲裁至SDRAM 208之此存取。 在圖5之實施例中，共用SDRAM 208包含作為多埠 SDRAM 208之部分而製造的存取控制器266。存取控制器 ' 266經由介面SIF1 ' SIF2及SIF3自記憶控制器222、224 及226接收命令且視主控器2〇2、204及206之哪一者具有 存取而確定來自主控器202、204及206之一者的哪一命令 待由SDRAM 208執行。圖7展示稍後在本文中將更詳細 描述的圖5中之存取控制器266之方塊圖。 鲁 圖8展示根據本發明之一替代實施例之具有在主控器 202、204及206之間共用的單埠SDRAM 308之電子系統 300之方塊圖。在圖5及圖8中具有相同參考數字之元件 , 是指具有類似結構及/或功能的元件。在圖8中，存取控制 器310自共用SDRAM 308分離（off-chip)地形成。 因此，存取控制器310形成有多個埠302、304及306, 以用於分別經由介面SIF1、SIF2及SIF3分別自主控器 202、204及206接收控制信號及資料。存取控制器31〇經 14 1326031 21873pif.doc 由介面SIF卜SIF2及SIF3自記憶控制器您、似及细 接收命令且視主控器2〇2、204及206之哪一者具有存取而 確定來自主控器202、204及206之一者的哪—命令待由 .SDRAM 308執行。圖9展示稱後在本文中將更詳細描述的 、圖8中之存取控制器310之方塊圖。 圖1〇展示根據本發明之一實施例之用於防止命令之 衝突的f圖5之電子系統200或圖8之電子系統之操 • 作期間信號之時序圖。舉例而言，參看圖5及圖1〇，設定 為邏輯高狀態之第一存取指示信號SGM1指示第一主控器 202能夠存取SDRAM 2〇8，且當第一存取指示信號 設定為邏輯低狀態時，拒絕第一主控器2〇2存取。 - 设定為邏輯高狀態之第二存取指示信號SGM2指示第 二主控器2〇4能夠存取SDRAM208,且當第二存取指示信 破SGM2 5又疋為邏輯低狀態時，拒絕第二主控器204存 取。在圖ίο之實例中，在時間點T1之前，第一主控器2〇2 能夠存取SDRAM 208 (意即，具有所有權），且在時間點 I T1之後’第二主控器204能夠存取SDRAM 208。 因此’主控器202、204及206之每一者具有經由UART 介面262及264通信的用於指示能夠存取SDRAM 2〇8之 .主控器之一選疋者的對應存取指示信號。通常，主控器 202、204及206之一選定者在某時間能夠存取SDRAM ’ 208。 進一步參看圖10，M1_CMD說明由第一主控器2〇2 所產生之命令，且M2_CMD說明由第二主控器2〇4所產 15 1326031 2l873pif.doc 生之命令。通常，主控器所產生之任何命令在彼主控器具 有存取時由SDRAM 208執行。否則，不具有存取之主控 器所產生之命令並非由SDRAM 208執行。因此在圖1〇之 實例中，SDRAM 208在時間點T1之前執行來自第一主控 态202之命令且在時間點T1之後執行來自第二主控器2〇4 •^命^令〇 因此，SDRAM 208執行如在時間點T1之前自第一主 控器202發送的各自在距週期性自動更新命令之列循環時 間tRC之後產生的活動命令Activeii及Activel2。主控器 202及204之每一者週期性地產生自動更新命令（如圖1〇 中標記為“自動更新，，之線所指示）。 注意到，第一主控器2〇2在時間點T1之後不產生任 何活動命令，因為拒絕第一主控器2〇2存取。第一主控器 202在時間點T1之後確實仍產生週期性自動更新命令，但 來自第一主控器202之此等自動更新命令在時間點T1之 後並非由SDRAM 208執行（如圖1〇中在時間點T1之後 用於自動更新命令的未加注箭頭之線所指示）。 進步參看圖10’SDRAM 208執行如在時間點τι之 後自第二主控器204發送的各自在週期性自動更新命令之 間產生的活動命令AC21及Active22。通常，列循環時 間tRC對於SDRAM 208在SDRAM 208可開始執行後續活 動命令之前執行自動更新命令是所要的。 另外，在本發明之-態樣中，當主控器取得SDRAM 208之所有權時，主控器產生諸如模式暫存器設定（皿㈦ 1326031 21873pif.doc 命令的預定設定命令以用於防止命令之衝突。因此，參看 圖5及圖1〇’當第二主控器2〇4經由SGM2信號接收切換 ，有權至第一主控器2°4之存取指示時，其資料處理器234 ，由產生控制信號MRS21至其SDRAM控制器224 (其接 著產生MRS2命令）來起始模式暫存器設s(MRS)命令。 在由第一主控态204產生第一活動命令八比…〕〗之前 產生此MRS2命令以用於提供此等命令之間的時序裕度 tM。在接收到MRS2命令後’ SDRAM 2〇8在執行八比代21 之前執行MRS2命令。MRS命令通常用於設定SDRAM内 之杈式暫存器，且此MRS命令一般且個別地為一般熟習 SDRAM設計之技術者所已知。 進一步參看圖10,由於在MRS2命令之後利用時序裕 度h產生Active21命令，因此SDRAM在距執行自第一主 控器^02接收之最後自動更新命令320的列循環時間tRC 之後很久才執行Active21命令。因此，利用MRS2命令之 產生來防止來自第一主控器202之最後自動更新命令32〇 與來自第一主控器204之Active21命令之衝突。 圖Π展示根據本發明之一實施例之用於防止更新饑 餓的在圖5之電子系統20〇或圖8之電子系統3〇〇之操作 期間信號之時序圖。在SGM1信號至邏輯高狀態之每一轉 ，後，所有權就切換至第一主控器202。在此時間點後，
第一資料處理器232藉由產生用於向記憶控制器222指示 產生模式暫存器設定（MRS1)命令的控制信號MRS1，來 起始模式暫存器設定（MRS)命令。因此，在獲得對SDRAM 17 1326031 21873pif.doc 208之所有權之每一發生後，包含在活動命令Activell、 Activel2及Activel3之任何者之前，第一主控器2〇2產生 各別MRS1信號。 同樣地在圖11中，在SGM2信號至邏輯高狀態之每 一轉移後，所有權切換至第二主控器2〇4。在此時間點後， 包含在活動命令Active21、Active22及Active23之任何者 之刖’第二主控器204產生各別模式暫存器設定（MRS2) 信號。SDRAM 208在接收到MRS1及MRS2命令之任何 者後，除模式暫存器設定操作之外，其執行自動更新操作， 以致防止更新饑餓。 在本發明之一實施例中，SDRAM 208決定在接收到 MRS 1及MRS2命令之任何者後是否執行自動更新操作。 舉例而言，若SDRAM 208已執行自動更新操作，則 SDRAM 208在接收到MRS1及MRS2命令之任何者後， 僅執行板式暫存器6又疋操作而不執行額外之自動更新操 作。备SDRAM 208在預定時段内尚未執行自動更新操作，' 則SDRAM 208在接收到MRS1及MRS2命令之任何者 後，除模式暫存器設定操作之外，其執行自動更新操作。 圖7展示圖5之包含存取控制器266及記憶核心35〇 的SDRAM 208之實例方塊圖。存取控制器266包含分別 耦接至第一更新計數器362、第二更新計數器364及第三 更新計數器366的第一命令偵測器352、第二命令侦、測器 354及第三命令偵測器356。 命令偵測器3S2、354及之每—者自各別介面 21873pif.doc SIFl、=IF2或SIF2輸入時脈及控制信號之一各別集合。 ，此’第一命令偵測器352經由第一介面SIF1自第一主控 =202接收時脈（CLK1)信號、時脈致能（CKE1)信號、 * =片選擇（/CSl)信號、寫入致能（/WE1)信號、列位址 、 ，通玉/RAS1)信號及行位址選通（/CAS1)信號。此等信 號通常且個別地是通用的且為一般熟習SDRAM設計之技 術者所已知。 • 第二命令偵測器354經由第二介面SIF2自第二主控器 204 接收對應信號 CLK2、CKE2、/CS2、/WE2、/RAS2 及 /CAS2。第三命令偵測器3S6經由第三介面SIF3自第三主 控益 206 接收對應信號 CLK3、CKE3、/CS3、/WE3、/RAS3 . 及/CAS3。 . 每一命令偵測器352、354或;356使用此等信號之各別 集合以確定各別主控器是發送MRS命令還是自動更新命 令。在接收到此等命令之任一者時，命令偵測器352、354 或356控制對應更新計數器362、364或366以將各別自動 鲁更新位址 AREF_ADD1、AREF—ADD2 或 AREF ADD3 加 卜 ~ 舉例而言，當第一命令偵測器352確定第一主控器202 . 發送了 MRS命令時，第一命令偵測器352啟動MRS1信 號。同樣地，當第一命令偵測器352確定第一主控器202 發送了自動更新命令時’第一命令偵測器352啟動AREF1 信號。當啟動MRS1及AREF1信號之任一者時，第一更 新計數器362將第一自動更新位址AREF ADD1加1。 19 1326031 21873pif.doc 當第二命令偵測器354確定第二主控器204發送了 MRS命令時，第二命令偵測器354啟動MRS2信號。又， 當第二命令偵測器354確定第二主控器204發送了自動更 新命令時’第二命令偵測器354啟動AREF2信號。當啟 動MRS2及AREF2信號之任一者時，第二更新計數器364 將第二自動更新位址AREF_ADD2加1。 當第三命令偵測器356確定第三主控器206發送了 MRS命令時’第三命令偵測器356啟動MRS3信號。另外， 當第三命令偵測器356確定第三主控器206發送了自動更 新命令時’第三命令偵測器356啟動AREF3信號。當啟 動MRS3及AREF3信號之任一者時，第三更新計數器366 將第三自動更新位址AREF_ADD3加1。 將自動更新位址AREF_ADD1、AREF_ADD2及 AREF-ADD3輸入至多工器368，多工器368選擇自動更 新位址 AREF ADD1、AREF_ADD2 及 AREF—ADD3 之一 者發送至位址解碼器370。位址解碼器370解碼自動更新 位址 AREF—ADD1、AREF—ADD2 及 AREF—ADD3 之此選 定者以更新如自動更新位址AREF_ADD1、AREF_ADD2 及AREF_ADD3之選定者所指示的記憶核心350之一列。 視啟動分別來自命令偵測器352、354及356之 MRS卜MRS2及MRS3的哪一者以指示所有權而定，多工 器368選擇自動更新位址AREF_ADD1、AREF ADD2及 AREF一ADD3之一者。若啟動MRS1信號，則多工器368 選擇第一自動更新位址AREF_ADD1。若啟動MRS2信 20 21873pif.doc 號，則多工器368選擇第_白私击^ 若啟動MRS3信號，3新㈣AREF—ADD2 ° AREF ADDS 〇則夕工為祕選擇第三自動更新位址 2發，一實施例中’僅在尚未執行自動更新操作 達預疋日摄日彳’ SDRAM 在接_ MRS命令後執行自 較新操作。在此實施例中，更新計數器362、364及366
之母-者^含:各別計時器且僅在至少預定時段之前其各 別AREF信號最後啟動之後啟動各別順信號時，將其 各別自動更新位址加1。 圖9展示圖8之存取控制器31〇&SDRAM 3〇8之方 塊圖。在圖7中’存取控制器266作為圖5中之sdram施 之部分整合（on-chip)地製造。圖9之存取控制器⑽可 遠離為圖8中之單埠記憶裝置的SDRAM 308分離地形成。
參看圖9,存取控制器31〇包含第一命令偵測器372、 第一命令偵測态374及第三命令偵測器376。類似於圖7 之命令偵測器352、354及356，命令偵測器372、374及 376之每一者分別自主控器2〇2、2〇4及2〇6接收時脈及控 制信號之一各別集合。 進一步參看圖9 ’若第一主控器202產生MRS命令， 則第一命令偵測器372啟動MRS1信號。若第二主控器204 產生MRS命令，則第二命令偵測器374啟動MRS2信號。 若第三主控器206產生MRS命令，則第三命令偵測器376 啟動MRS3信號。 分別經由介面SIF1、SIF2及SIF3於埠302、304及 21 1326031 21873pif.doc 306處分別接收的來自主控器2〇2、2〇4及2〇6之時脈及控 制信號耦接至多工器378。視啟動MRSI、MRS2及]VIRS3 4吕號之哪一者以指示SDRAM 308之所有權而定，多工器 378麵接來自主控器202、204及206之一者的各別時脈及 控制信號。 若啟動MRS1信號，則第一主控器2〇2之第一介面 SIF1相接至SDRAM 308之命令解碼器382。若啟動MRS2 信號，則第二主控器204之第二介面SIF2耦接至SDRAM 308之命令解碼器382。若啟動MRS3信號，則第三主控 器206之第三介面SIF3耦接至SDRAM 308之命令解碼器 382。因此，SDRAM 308執行來自主控器202、204及206 之具有SDRAM 308之所有權的一者之命令。 MRS1、MRS2及MRS3信號亦耦接至邏輯單元38〇， 邏輯單元380在本發明之一實施例中為一或閘（〇R gate )。若啟動MRS卜MRS2及MRS 3信號之任何者，則“或” 閘380啟動發送至SDRAM 308之更新計數器384的 MRS一REF信號。當啟動MRS一REF信號時，更新計數器 384將自動更新位址AREF—ADD加1。此外，命令解碼哭 382產生AREF信號，AREF信號在命令解碼器確定自動 更新命令係由主控器202、204及206之具有所有權之一者 發送時啟動。當啟動AREF信號時，更新計數器384亦將 自動更新位址AREF_ADD加1。 在本發明之一實施例中，僅在尚未執行自動更新操作 達預定時段時，SDRAM 308在主控器202、204及206之 22 1326031 21873pif.doc 任何者發送MRS命令後執行自動更新操作。在此實施例 中，更新計數器384包含一計時器且僅在至少預定時段之 前AREF信號最後啟動之後啟動信號時，將自 動更新位址AREF_ADD加1。 圖12展示根據本發明之一實施例之用於防止遺漏預
充才呆作的在圖5之電子系統2〇〇或圖8之電子系統300之 操作期間信號之時序圖。圖12類似於本文中所述之圖4， 但圖12不同於圖4之處在於：主控器202、204及206之 每一者在失去對共用SDRAM 208之所有權後產生預充所 有（pre-charge all, PALL)命令。 因此參看圖12，第一主控器2〇2在RD4命令之後失 去所有權後產生PALL1命令。參看圖5及圖12，資料處 理器232在接收到被撤銷至邏輯低狀態的SGM1信號後， 藉由產生指示SDRAM控制器222待產生PALL1命令的控 制信號PALL1’來起始預充所有（PALL)命令。同樣地參
看圖12 ’第二主控器撕纟侧命令之後失 後 產生PALL2命令。 SDRAM 208在接收到pall丨及PALL2命令之每一者 後執行預充所有㈣。在職所有操作期間，難舰碰 ^之所有組之位元線。預充所有操作通f且個別地為一 般熟習SDRAM設計之技術者所已知。 f此，當第二主控器2G4具有所有權時，在數 作之别不遺漏相關位元線之駄。亦可以主控哭2 〇 2 及2〇6實踐本發明，主控器2〇2、綱及裏在失 23 ^^0031 21873pif.doc RAM 208之所有權後產生諸如預充選擇（pre_cha职 =msa)命令的任何其他類型之預充命令。在預 作期間，預充SDRAM之—指定组的位元線。 擇操作通常且個別地為—般熟習Sdra 街者所已知。
圖13展示用於說明根據本發明之一實施例之命令、再 新饑餓及遺_充操作之誠的防止在圖5㈣8之電子 系統之操作期間信號之時序圖。參看^ 13，第一主控器2〇2 在時間點τι之前且在時間點T2之後具有對sdram 2〇8 之戶斤有權帛一主控器2G4在時間點τΐ與T2之間具有對 SDRAM 208之所有權。 第一主控态202在時間點ή處失去所有權之前產生 ，充所有（PALL1)命令。在時間點T2處獲得所有權後， 第主控态202亦在活動命令Activel2之前利用列循環時 間tRC之時序裕度來產生模式暫存器設定（MRS1)命令。
—在時間點τι處獲得所有權後，第二主控器2〇4在活 動命令Active21之前利用列循環時間tRc之時序裕度來產 生模式暫存器設定（MRS2)命令。第二主控器204在時 間點T2處失去所有權之前產生預充所有（pALL2)命令。 SDRAM 208在接收到PALL1及PALL2命令後執行預 充所有操作，以致在所有權改變後不會將預充操作遺漏。 SDRAM 208在接收到MRS1及MRS2命令後執行自動更 新操作以防止SDRAM 208中之自動更新饑餓。此外，在 活動命令Activel2及ActWe21之前分別利用列循環時間 24 1326031 21873pif.doc tRC之時間裕度來產生MRS1及MRS2命令，以用於防止自 動更新與活動命令之衝突。 以此方式，在本發明之實施例中，主控器202、204
及206在其自身之間的軟體仲裁時產生諸如MRS及pALL 命令之額外命令。此等額外命令有利地用於防止共用 SDRAM 2Q8巾的命令、更新饑餓及/或遺漏預充操作之衝 突。
刖迅偟作為貫例而非意欲限制。因此，如本文中所說 明及描述之元件之任何數目僅作為實例。此外，本發明已 描述用於圖5之電子祕2GG中的共用SDRam施但一 般熟習此項技術者將自本文巾之描述_^見，本發明可 同樣應用於圖8之電子系統3〇〇 〇 义 财發明已在圖1G、U、12及13之時序圖中加 财田述及說明，用於第—主控器2G2與第二主控器撕
間^存取之仲裁。然而，本發啊同樣應用於包;主 控器206之任何數目之主控器之間的存取之 二 本發明已描述用於共用SDRAM。鈇 ， 用於其他_之制記憶裝置。^轉日月亦可實踐 受糾在町巾請柄_及其料物中界定般 【圖式簡單說明】 圖1展示根據先前技術之具有多個主_ / 之方塊圖，多個主控器利用主控 、电子系統 一記憶裝置之存取。 H的軟體仲裁共用至 25 2]873pif.doc 在圖===現於先前技術中之命令之碰撞的 ^糸統之細乍期間信號之時序圖。 圖i 於說明出現於先前技術中之更新饑餓的在 圖系統之操作期間信號之時序圖。 的在L Γ於朗出現於先前技射之遺·充操作 在，之電子系統之操作期間信號之時序圖。 控=雷26展示根據本發明之一實施例之具有多個主 圖7展示根據本發明之―杳 之存取控制器之方塊圖貫施例之圖5之電子系統中 的電::::::二發另-實施例之具有多個主控器 仲裁共用至-單埠記憶用主控器之間的軟體 圖9展示根據本發明 _ . ._ π 中之存取控制器之方塊圖,另—貫_之圖8之電子系統 衝二二轉本發明之—實_之命令之 序=防止在圖5或圖δ之電子系統之操作期間信號^ 新饑明防止更 圖。 子系、，先之初作期間信號之時序 圖12展示根據本發明一麻 漏預充操作的在圖 =例之用於說明防止遺 ㈣8之電子系統之操作期間信號之 26 1326031 21873pif.doc 時序圖。 圖13展示用於說明根據本發明之一實施例之命令、更 新饑餓及遺漏預充操作之衝突的防止在圖5或圖8之電子 _ 系統之操作期間信號之時序圖。 本文中所參看之圖式是為說明之清晰而繪製且不必按 比例繪製。在圖 1、2、3、4、5、6、7、8、9、10、11、 12及13中具有相同參考數字之元件是指具有類似結構及/ 或功能的元件（除非另行表述）。 * 【主要元件符號說明】 100 :電子系統 102 :第一主控器 104 :第二主控器 106 :第三主控器
108:多埠記憶裝置/SDRAM 112 :第一埠 114 :第二埠 • 116 :第三埠 122 :控制器 124 :控制器 ^ 126:控制器 132 :第一中央處理單元 ' 134 :第二中央處理單元 136 :第三中央處理單元 142 :通用非同步收發器介面 27 1326031 21873pif.doc 144 :通用非同步收發器介面 152 :最後自動更新命令 200 :電子系統 202 :第一主控器 204 :第二主控器 206 :第三主控器 208 :多埠記憶裝置
212 :第一埠 214 :第二埠 216 :第三埠 222 :記憶控制器 224 :記憶控制器 226 :記憶控制器 232 :第一資料處理器 234 :第二資料處理器 236 :第三資料處理器
242 :内部匯流排 244 :内部匯流排 246 :内部匯流排 252 :記憶裝置 254 :記憶裝置 256 :記憶裝置 262 :通用非同步收發器介面 264 :通用非同步收發器介面 28 1326031 21873pif.doc
266 存取控制器 300 電子系統 302 埠 304 埠 306 埠 308 單埠記憶裝置 310 存取控制器 320 最後自動更新命令 350 記憶核心 352 第一命令偵測器 354 第二命令偵測器 356 第三命令偵測器 362 第一更新計數器 364 第二更新計數器 366 第三更新計數器 368 多工器 370 位址解碼器 372 第一命令偵測器 374 第二命令偵測器 376 第三命令偵測器 378 多工器 380 邏輯單元/或閘 382 命令解碼器 384 更新計數器 29 1326031 21873pif.doc
Activell :活動命令 Activel2 :活動命令 Activel3 :活動命令 _ Active21 :活動命令
Active22 :活動命令 Active23 :活動命令 AREF_ADD1 :第一自動更新位址 AREF ADD2 :第二自動更新位址 AREF_ADD3 :第三自動更新位址 AREF1 :信號 AREF2 :信號 AREF3 :信號 /CAS1 :行位址選通信號 /CAS2 :行位址選通信號 /CAS3 :行位址選通信號 /CS1 :晶片選擇信號 • /CS2:晶片選擇信號 /CS3 :晶片選擇信號 CKE1 :時脈致能信號 CKE2 :時脈致能信號 CKE3 :時脈致能信號 ' CLK1 :時脈信號 CLK2 :時脈信號 CLK3 :時脈信號 30 21873pif.doc
Command detector#l :第一命令^貞測器
Command detector#2 :第二命令情測器
Command detector#3 :第三命令憤測器 CPU#1 :第一中央處理單元 CPU#2 ··第二中央處理單元 CPU#3 :第三中央處理單元 DATA PROCESSOR#】：第一資料處理器 DATAPR0CESS0R#2 :第二資料處理器 DATAPR0CESS0R#3 :第三資料處理器 M1_CMD:第一主控器所產生之命令 M2_CMD:第二主控器所產生之命令
Master# 1 :第一主控器
Master#2 :第二主控器
Master#3 :第三主控器
Memory device#l :第一記憶裝置
Memory device#2 :第二記憶裝置
Memory device#3 :第三記憶裝置 MRS_REF :信號 MRS1':控制信號 MRS1 :模式暫存器設定 MRS2\控制信號 MRS2 :模式暫存器設定 MRS3 :模式暫存器設定 PALL1':控制信號 1326031 21873pif.doc
PALLl :預充所有 PALL2 :預充所有 Port#l :第一埠 Port#2 :第二埠 Port#3 :第三埠 /RAS1 :列位址選通信號 /RAS2 :列位址選通信號 /RAS3 :列位址選通信號 RAS :列位址選通 RD1 :讀取命令 RD2 :讀取命令 RD3 :讀取命令 RD4 :讀取命令 RD5 :讀取命令 RD6 :讀取命令 RD7 :讀取命令 RD8 :讀取命令
Refresh counter# 1 :第二更新計數器 Refresh counter#2 :第二更新計數器 Refresh counter#3 :第三更新計數器 SDRAM Controller#l :第一 SDRAV[控制器 SDRAM Controller#〕：第二 SDRAM 控制器 SDRAM Controller#3 :第三 SDRAM 控制器 SDRAM:同步動態隨機存取記憶體 32 1326031 21873pif.doc SGM1 :第一存取指示信號 SGM2 :第二存取指示信號 SIF1 :第一信號介面 SIF2 :第二信號介面 SIF3 :第三信號介面 T1 :時間點 T2 :時間點 tM :時序裕度 tRC :列循環時間 UART :通用非同步收發器 /WE1 :寫入致能信號 /WE2 :寫入致能信號 /WE3 :寫入致能信號 WR1 :寫入命令

Claims (1)

  1. 丄J厶丄 21873pifl 爲第95135356號中文專利範圍無 十、申請專利範圍： 1· 一種在多個主控器之間仲裁至記 法’包括： 由選定主控器接收所述選定主控 裝置的存取指示；以及 由所述選定主控器在接收到所述存取指示後且在產生 活動命令之射生預定設定命令，關於防止所述活動命
    令與正由所述記憶裝置所執行之—自動更新命令之間的衝 突。 2. 如申請專利範圍第1項所述之在多個主控器之間仲 裁至記憶裝置之存取的方法，更包括： 由所述記憶裝置在執行所述活動命令之前執行所述預 定設定命令，以用於在所述自動更新命令與所述活動命令 之間產生時序裕度。
    修正日期:99年1月26百 憶裝置之存取的方 器能夠存取所述記憶 3. 如申請專利範圍第2項所述之在多個主控器之間仲 裁至記憶裝置之存取的方法，其中由所述選定主控器之資 料處理器起始所述預定設定命令。 4. 如申請專利範圍第1項所述之在多個主控器之間仲 裁至記憶裝置之存取的方法，其中在所述選定主控器接收 到所述存取指示之前，所述自動更新命令已由能夠存取所 述記憶裝置的先前主控器發出。 5·如申請專利範圍第4項所述之在多個主控器之間仲 裁至記憶裝置之存取的方法，更包括： 在所述選定主控器在接收到所述存取指示後產生任何 34 4 2l873pifl 刖，由所述先前主控器產生待由所述記憶裝置執行 預充命令。 6. 如申明專利範圍帛5項所述之在多個主控器之間仲 ^記憶裝置之存取的方法，其中#所述自動更新命令並 Ϊΐί已在預定時段内執行之自動更新操作時，所述記憶 裝置在接㈣所述預定設定命令後執行自動更新操作。 7. 如申明專利乾圍第i項所述之在多個主控器之間仲 ，憶裝置之存取的方法，其巾所述預定蚊命令是模 式暫存器設定（MRS)命令。 ^如申請專利範圍第^項所述之在多個主控器之間仲 離置之存取的方法，其中所述記憶裝置是同步動 機存取記憶體（SDRAM)。 9. 如申請專利範圍第1項所述之在多個主控器之間仲 裁至記憶裝置之存取的方法，更包括： 由存取控制器使用所述預定設定命令以用於選擇户斤述 ^主控器之待耦接至所述記憶裝置之記憶核心的各別介 面，同時自所述記憶核心去輕任何其他主控器之各別介面。 10. 如申請專利範圍第9項所述之在多個主控器之間 裁至記憶裝置之存取的方法，更包括： 形成所述存取控制器作為所述記憶裝置之部分。 11. 如申料利麵第9項所述之在多個主控器之間作 裁至圮憶裝置之存取的方法，更包括： 在所述記憶裝置之外部形成所述存取控制器。 12_-種在多個主控器之間仲裁至記憶裝置之存取的 35 21873pifl 方法，包括： 裝置==器接收所述選定主控器能夠存取所述記憶 設定::述3主控器在接收到所述存取指示後產生預定 否執==決定在接收到所述預定設定命令後是 13. 如中請專利範圍第12項所述之在多個主控器之間 tfi憶裝置之存取的方法，其中若在預定時段内尚未 自動更新操作’則所述記憶裝置在接收到所述預 疋狄疋命令後執行所述自動更新操I 14. 如中請專利範圍第12項所述之在多個主控器之間 心至德裝置之存取的方法，其巾所述預定設^命令是 模式暫存器設定（MRS)命令。 15. 如申請專利範圍第12項所述之在多個主控器之間 裁至記賊置之麵的方法，其中所述記，随置是同步 動態隨機存取記憶體（SDRAM)。 、16.如申請專利範圍第12項所述之在多個主控器之間 仲裁至記憶裝置之存取的方法，更包括： 〜由存取控制器使用所述預定設定命令以用於選擇所述 選疋主控器之待耦接至所述記憶裝置之記憶核心的各別介 面’同時自所述記憶核心去耦任何其他主控器之各別介面。 17. 一種在多個主控器之間仲裁至記憶裝置之存取的 方法，包括： 36 ^26031 2l873pifl 由選定主控器接收所述選定主控器能夠存取 裝置的存取指示，· 隐 _其中先前主控器在所述選定主控器接收到所述存取指 示之前能夠存取所述記憶裝置；以及 曰 在所述選定主控器在接收到所述存取指示後產生任何 命令之前，由所述先前主控器產生待由所述記憶裝置執行 之預充命令。 18. 如申請專利範圍第17項所述之在多個主控器之間 仲裁至s己憶裝置之存取的方法，其中所述記憶裝置是同步 動態隨機存取記憶體（SDRAM)。 19. 如申請專利範圍第18項所述之在多個主控器之間 仲裁至記憶裝置之存取的方法，其中所述預充命令是預充 所有（PALL)命令或預充選擇（pRE_SEL)命令中之一者。 20. —種在多個主控器之間仲裁至共用記憶裝置之存 取的主控器，包括： 資料處理器；以及 主3己憶裝置’其具有儲存於其中之指令之序列，且其 中由所述資料處理器對指令之所述序列的執行使所述資料 處理器執行以下步驟： 在接收到存取指示後且在產生活動命令之前產生預定 設定命令；以及 發送所述預定設定命令至所述共用記憶裝置，所述共 用記憶裝置執行所述預定設定命令以用於防止所述活動命 令與正由所述共用記憶裝置所執行之一自動更新命令之間 37 1^^0031 2】873pifl 的衝突。 21.如申請專利範圍第20項所述之在多個主控器之間 伸裁至共用記憶裝置之存取的主控器，其中所述共用記憶 裝置在執行所述活動命令之前執行所述預定設定命令，以 用於在所述自動更新命令與所述活動命令之間產生時序裕 度。
    22. 如申請專利範圍第2〇項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述預定設定 命令是模式暫存器設定（MRS)命令。 23. 如申請專利範圍第20項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述共用記憶 裝置是同步動態隨機存取記憶體（SDRAM)。 24. 如申請專利範圍第2〇項所述之在多個主控器之間 仲裁至共用記憶装置之存取的主控器，更包括：
    在由所述主控器產生所述預定設定命令時，藉由存卑 控制器輕接至所述共用記憶裝置之記憶核心的介面。 25. 如申明專利範圍第24項所述之在多個主控器之間 ?裁至*用記憶裝置之存取的主控器，其中所述存取控制 斋形成為所述共用記憶裝置之部分。 26. 如申請專利範圍第24項所述之 仲裁至共用記憶裝置之存取的主控器 = 器在所述共用記憶裝置之外部形成。叹存取控制 情至料赌裝置之存 38 21873pifl 資料處理器；以及 Ϊ，其具有儲存於其中之指令之序列，且其 處理器執行^令之舰糊的執行使所述資料 收到存取指示後產生預定設定命令 ;以及 田㈣述預定蚊命令至所述共用記憶裝置，所述共 ."決定在接收到所述預定設定命令後是否執行自 動更新操作。 28·如申％專利範圍第27項所述之在多個主控器之間 仲裁至，、用Ζ憶裝置之存取的主控器其中若在預定時段 内尚未執行先前自動更新操作，則所述共用記憶裝置在接 收到所述預定設定命令後執行所述自動更新操作。 29.如申請專利範圍第27項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述預定設定 命令是模式暫存器設定（MRS)命令。 3t)·如申請專利範圍第27項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述共用記憶 裝置是同步動態隨機存取記憶體（SDRAM)。 31·如申請專利範圍第27項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，更包括： 在由所述主控器產生所述預定設定命令時，藉由存取 控制器耦接至所述共用記憶裝置之記憶核心的介面。 32.—種在多個主控器之間仲裁至共用記憶裝置之存 取的主控器，包括： 39 ^26031 2l873pifl IS::對指令之所述序列； 命令H觸有權改變錢續主控^之指顿產生預充
    在所述共用記憶裝置接收到來自所述後續主控器的任 何命令之前’發送所述預充命令至所述共用記憶裝置，所 述共用記憶裝置執行預充操作。 33. 如申請專利範圍第32項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述共用記憶 裝置是同步動態隨機存取記憶體（SDRAM)。 34. 如申請專利範圍第32項所述之在多個主控器之間 仲裁至共用記憶裝置之存取的主控器，其中所述預充命令 是預充所有（PALL)命令或預充選擇（PRE_SEL)命令中 之一者。
    資料處理器；以及 主》己It裝置，其具有館存於其中之指 40
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