JP5082727B2 - 記憶制御装置、記憶制御方法およびコンピュータプログラム - Google Patents

記憶制御装置、記憶制御方法およびコンピュータプログラム Download PDF

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Description

本発明は、記憶制御装置、記憶制御方法およびコンピュータプログラムに関し、より詳細には、周期的にリフレッシュが必要な複数のメモリに対して制御を行う記憶制御装置、記憶制御方法およびコンピュータプログラムに関する。
デジタルカメラやカムコーダ等の電子機器においては、データを記憶するための記憶素子としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く使用されている。ＤＲＡＭは、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、ＤＤＲ２、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）等の種類が存在する。
このようにＤＲＡＭを搭載する電子機器においては、記憶容量を増やすために複数のＤＲＡＭを搭載して使用するシステムが多くなってきている。
ＤＲＡＭは、その構造上、データを保持するために一定周期でリフレッシュ動作を行う必要があり、リフレッシュを行わないとデータが消去してしまう。しかし、リフレッシュ動作を行うには多くの動作電流を必要とするので、複数のＤＲＡＭに対するリフレッシュ動作が競合すると、それだけ多くの動作電流が必要となってしまう。
従って、多くの動作電流を要するリフレッシュ動作を行うタイミングを制御することで、リフレッシュ動作の競合を回避する技術が開示されている（例えば特許文献１参照）。
特開２００６−１６４３２３号公報
しかし、ＤＲＡＭの種類によっては、リフレッシュ動作よりもリード動作の方が多くの電流を必要とするものもある。従って、リード動作が競合してしまうと、リフレッシュ動作同士の競合よりもピーク電流が高くなってしまう問題があった。
また、ＤＲＡＭは容量によってリフレッシュを行う最適な周期が異なっている。例えば２５６ＭＢのＤＲＡＭでは４０９６回／６４ｍｓ、５１２ＭＢのＤＲＡＭでは８１９２回／６４ｍｓのリフレッシュ動作が必要となる。特許文献１に開示された方法では、ＤＲＡＭの容量が異なる場合に最適なリフレッシュ回数分のリフレッシュ動作が行えないという問題があった。
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、リフレッシュ動作を行うタイミングを任意に設定可能であり、またリフレッシュ動作の競合だけでなく、ライト／リード動作のように電力が大きいコマンド同士の競合も回避することでピーク電流が高くなるのを抑えることが可能な、新規かつ改良された記憶制御装置、記憶制御方法およびコンピュータプログラムを提供することにある。
上記課題を解決するために、本発明のある観点によれば、周期的にリフレッシュが必要な１または２以上のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う複数のメモリ制御部を含む記憶制御装置であって、メモリ制御部は、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うことを特徴とする、記憶制御装置が提供される。
かかる構成によれば、メモリ制御部は、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
メモリ制御部は、ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値を設定するメモリ制御設定部を含んでいてもよい。かかる構成によれば、メモリ制御設定部はライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値を設定する。その結果、ライト／リードコマンドとリフレッシュコマンドとが衝突する場合でも、設定した閾値までは衝突を許可することができる。
メモリ制御設定部は、衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定可能であってもよい。かかる構成によれば、メモリ制御設定部は、衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定可能に構成される。その結果、所定の閾値を上回ってライト／リードコマンドとリフレッシュコマンドとが衝突する場合に、設定した最大待ち時間までリフレッシュ要求を待機することで、ピーク電流の上昇を抑えることができる。
メモリ制御部は、リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、メモリに対してライト／リードを連続して続けているメモリ制御部に対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させてもよい。その結果、リフレッシュコマンドの発行を優先することで、ライト／リードコマンドとの衝突を避けて、ピーク電流の上昇を抑えることができる。
また、上記課題を解決するために、本発明の別の観点によれば、周期的にリフレッシュが必要な複数のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行うメモリ制御部を含む記憶制御装置であって、メモリ制御部は、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うことを特徴とする、記憶制御装置が提供される。
かかる構成によれば、メモリ制御部は、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
メモリ制御部は、ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値を設定するメモリ制御設定部を含んでいてもよい。かかる構成によれば、メモリ制御設定部はライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値を設定する。その結果、ライト／リードコマンドとリフレッシュコマンドとが衝突する場合でも、設定した閾値までは衝突を許可することができる。
メモリ制御設定部は、衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定可能であってもよい。かかる構成によれば、メモリ制御設定部は、衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定可能に構成される。その結果、所定の閾値を上回ってライト／リードコマンドとリフレッシュコマンドとが衝突する場合に、設定した最大待ち時間までリフレッシュ要求を待機することで、ピーク電流の上昇を抑えることができる。
リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、メモリに対してバースト転送の終了と共に次のライト／リードコマンドの発行を停止させてもよい。その結果、リフレッシュコマンドの発行を優先することで、ライト／リードコマンドとの衝突を避けて、ピーク電流の上昇を抑えることができる。
また、上記課題を解決するために、本発明の別の観点によれば、周期的にリフレッシュが必要な１または２以上のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う記憶制御方法であって、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うメモリ制御ステップを含むことを特徴とする、記憶制御方法が提供される。
かかる構成によれば、メモリ制御ステップは、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
また、上記課題を解決するために、本発明の別の観点によれば、周期的にリフレッシュが必要な複数のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う記憶制御方法であって、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うメモリ制御ステップを含むことを特徴とする、記憶制御方法が提供される。
かかる構成によれば、メモリ制御ステップは、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
また、上記課題を解決するために、本発明の別の観点によれば、周期的にリフレッシュが必要な１または２以上のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュをコンピュータに実行させるコンピュータプログラムであって、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うメモリ制御ステップを含むことを特徴とする、コンピュータプログラムが提供される。
かかる構成によれば、メモリ制御ステップは、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
また、上記課題を解決するために、本発明の別の観点によれば、周期的にリフレッシュが必要な複数のメモリが接続され、メモリに対してデータの書き込み、データの読み出しおよびリフレッシュをコンピュータに実行させるコンピュータプログラムであって、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行うメモリ制御ステップを含むことを特徴とする、コンピュータプログラムが提供される。
かかる構成によれば、メモリ制御ステップは、各メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行う。その結果、リフレッシュ動作を行うタイミングを任意に設定可とすることでリフレッシュ動作の競合を抑え、またリフレッシュ動作の競合だけでなく、電力が大きいライト／リード動作の競合も回避することで、ピーク電流の上昇を抑えることができる。
以上説明したように本発明によれば、リフレッシュ動作を行うタイミングを任意に設定可能であり、またリフレッシュ動作の競合だけでなく、ライト／リード動作のように電力が大きいコマンド同士の競合も回避することでピーク電流が高くなるのを抑えることが可能な、新規かつ改良された記憶制御装置、記憶制御方法およびコンピュータプログラムを提供することができる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
（第１の実施形態）
まず、本発明の第１の実施形態にかかる記憶制御装置が含まれるデジタルスチルカメラについて説明する。
図１は、本発明の第１の実施形態にかかるデジタルスチルカメラ１００の構成について説明する説明図である。以下、図１を用いて本発明の第１の実施形態にかかるデジタルスチルカメラ１００の構成について詳細に説明する。
図１に示したように、本発明の第１の実施形態にかかるデジタルスチルカメラ１００は、撮像部１０２と、画像前処理部１１０と、画像処理部１２０と、第１の調停部（ＡＲＢ）１４４と、第２の調停部１４６と、操作部１４８と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１５０と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１５２と、ＥＥＰＲＯＭ１５４と、を含んで構成される。
撮像部１０２は、被写体からの映像光を電気信号に変換するものである。撮像部１０２には、図示しないが、ズームレンズや絞り、フォーカスレンズ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）素子やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子のような撮像素子を含んで構成される。
画像前処理部１１０は、撮像部１０２で得られた撮像データをデジタル信号の画像データに変換して出力するものである。画像前処理部１１０は、ＣＤＳ／ＡＧＣ・ＡＤＣ１１２と、タイミングジェネレータ１１４と、ビデオドライバ１１６と、を含んで構成される。
ＣＤＳ／ＡＧＣ・ＡＤＣ１１２は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路と一体となっているＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路およびＡ／Ｄ変換器である。ＣＤＳ回路は、撮像部１０２から出力された電気信号の雑音を除去するためのサンプリング回路の一種である。本実施形態では、雑音を除去した後に電気信号を増幅するＡＧＣ回路が一体となっている。そしてＡ／Ｄ変換器は、ＣＤＳ回路およびＡＧＣ回路から出力されたアナログ信号をデジタル信号の画像データに変換して、画像処理部１２０に出力する。
タイミングジェネレータ１１４は、撮像部１０２に入力するためのタイミング信号を生成するものである。ビデオドライバ１１６は、タイミングジェネレータ１１４が生成されたタイミング信号を撮像部１０２に対して出力するものである。
画像処理部１２０は、画像前処理部１１０で生成されたデジタル信号に対して信号処理を行って、画像データを得るものである。画像処理部１２０は、カメラ信号処理部１２２と、解像度変換部１２４と、画像コーデック部１２６と、メモリ制御部１２８、１３０と、表示制御部１３２と、メディア制御部１３４と、ＤＲＡＭ１３６、１３８と、表示部１４０と、記録メディア１４２と、を含んで構成される。
カメラ信号処理部１２２は、画像前処理部１１０から送られてきた画像データに対して信号処理を行うものである。カメラ信号処理部１２２で行う信号処理としては例えば光量のゲイン補正やホワイトバランスの調整がある。カメラ信号処理部１２２で信号処理が行われた画像データはメモリ制御部１２８に送られる。
解像度変換部１２４は、画像データの解像度の変換処理を行うものである。本実施形態においては、解像度変換部１２４はＤＲＡＭ１３６に記憶された画像データを読み出して解像度変換処理を行う。解像度を変換した画像データはＤＲＡＭ１３８に記憶され、記憶された画像データは表示部１４０に表示される。
画像コーデック部１２６は、画像データに対してコーデック処理を行うものである。本実施形態においては、記録メディア１４２に画像データを記録する際に、ＪＰＥＧやＭＰＥＧ等の形式に圧縮する処理を行う。
メモリ制御部１２８、１３０は、ＤＲＡＭ１３６、１３８に対してデータの読み書きを制御するものである。また、メモリ制御部１２８、１３０は、ＤＲＡＭ１３６、１３８に対して定期的にリフレッシュを行うためのコマンドを発行することでＤＲＡＭ１３６、１３８のリフレッシュを行う。
表示制御部１３２は、表示部１４０への画像の表示を制御するものである。メディア制御部１３４は、記録メディア１４２への画像の記録や読み出しを制御するものである。
ＤＲＡＭ１３６、１３８は、画像データを一時的に記憶しておくためのものである。ＤＲＡＭ１３６へのデータの記憶やＤＲＡＭ１３６からのデータの読み出しの制御はメモリ制御部１２８によって行われる。同様に、ＤＲＡＭ１３８へのデータの記憶やＤＲＡＭ１３８からのデータの読み出しの制御はメモリ制御部１３０によって行われる。また、メモリ制御部１２８、１３０へのデータの記録（ライト）要求やデータの読み出し（リード）要求は、第１の調停部１４４および第２の調停部１４６が調停を行う。
表示部１４０は、画像データが表示されるものである。表示部１４０への画像データの表示は表示制御部１３２によって行われる。表示部１４０として、例えばＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）を用いてもよい。
記録メディア１４２は、撮像して得られた画像データが記録されるものである。記録メディア１４２として、ハードディスク、各種フラッシュメモリ、光ディスク等を用いてもよい。
第１の調停部１４４および第２の調停部１４６は、上述したように、メモリ制御部１２８、１３０へのデータの記録（ライト）要求やデータの読み出し（リード）要求の調停を行うものである。
操作部１４８は、デジタルスチルカメラ１００の操作を行うものである。図１には図示しないが、操作部１４８には、撮影のためのシャッタボタン、表示部１４０に表示する画像を選択するための十字キー、記録メディア１４２に記録された画像を消去するためのボタン等が配されている。
ＣＰＵ１５０は、デジタルスチルカメラ１００の各部の制御を行うものである。ＣＰＵ１５０は、ＲＯＭ１５２に格納されたコンピュータプログラムを順次読み出すことにより、デジタルスチルカメラ１００の制御を行う。
ＲＯＭ１５２は、ＣＰＵ１５０で実行するためのコンピュータプログラムが格納されるものである。ＲＡＭ１５４は、デジタルスチルカメラ１００を動作させるためのデータやパラメータが格納されるものである。
以上、本発明の第１の実施形態にかかるデジタルスチルカメラ１００について説明した。本発明の第１の実施形態にかかるデジタルスチルカメラ１００は、図１に示したように、ＤＲＡＭを２つ用いている。このように２つのＤＲＡＭを用いるシステムの場合、２つのＤＲＡＭのそれぞれにおいて、独立にリフレッシュ、リード、ライト動作が行われている。従って、２つのＤＲＡＭについて、同一のタイミングで各動作が行われると、ピーク電流が大きく上がってしまう。
そこで本発明の第１の実施形態においては、リフレッシュ動作を行うタイミングを任意に設定可能であり、またリフレッシュ動作の競合だけでなくライト／リード動作の競合も回避することでピーク電流が高くなるのを抑えることを特徴とする。
図２は、本発明の第１の実施形態にかかるメモリ制御部１２８、１３０について説明する説明図である。以下、図２を用いて本発明の第１の実施形態にかかるメモリ制御部１２８、１３０について詳細に説明する。
上述したように、メモリ制御部１２８はＤＲＡＭ１３６へのリフレッシュ、リードおよびライト要求を行い、メモリ制御部１３０はＤＲＡＭ１３８へのリフレッシュ、リードおよびライト要求を行うものである。そして、メモリ制御部１２８は、メモリ制御部１３０を介することで、ＤＲＡＭ１３８へのリフレッシュ、リードおよびライト要求を行うタイミングを制御する。
メモリ制御部１２８は、リフレッシュ設定部１６２と、リフレッシュ制御部１６４と、メインシーケンサ１６６と、を含んで構成される。メモリ制御部１３０も同様に、リフレッシュ設定部１７２と、リフレッシュ制御部１７４と、メインシーケンサ１７６と、を含んで構成される。
リフレッシュ設定部１６２は、本発明のメモリ制御設定部の一例であり、ＤＲＡＭ１３６へのリフレッシュ要求に関する様々な設定を行うものである。リフレッシュ設定部１６２で設定する項目として、マスタリフレッシュ周期設定、リフレッシュモード設定、外部リフレッシュ周期設定、リフレッシュ要求最大ウェイト設定、優先順位設定および衝突コマンド・閾値設定がある。以下、リフレッシュ設定部１６２で設定する各項目について詳細に説明する。
マスタリフレッシュ周期設定は、直接接続されているＤＲＡＭであるＤＲＡＭ１３６に対するリフレッシュ周期を設定するものである。例えば、ＤＲＡＭの容量が２５６ＭＢの場合には最適なリフレッシュ回数は６４ミリ秒あたり４０９６回であるため、６４ミリ秒あたり４０９６回のリフレッシュを行うようなリフレッシュ周期が設定される。
リフレッシュモード設定は、自分に直接接続されているＤＲＡＭに対して、自分自身でリフレッシュ要求を行うか（以下、この場合を「内部リフレッシュモード」とも称する）、他のメモリ制御部からリフレッシュ要求を行う信号を受け取ってリフレッシュ要求を行うか（以下、この場合を「外部リフレッシュモード」とも称する）の設定を行う。外部リフレッシュ周期設定は、自分以外のメモリ制御部に接続されているＤＲＡＭであるＤＲＡＭ１３８に対するリフレッシュ周期を設定するものである。
衝突コマンド・閾値設定は、リフレッシュ要求を行うためのリフレッシュコマンドや、リード／ライトコマンドとの衝突許可数を設定するものである。例えば、本実施形態において衝突コマンド・閾値設定を２と設定した場合には、メモリ制御部１２８が発行するリードコマンドと、メモリ制御部１３０が発行するリフレッシュコマンドとは同時に実行されていても実行を許可する。
リフレッシュ要求最大ウェイト設定は、衝突コマンド・閾値設定で設定した閾値を超えてコマンドが発行されている場合に、リフレッシュコマンドの発行のウェイト時間を設定するものである。複数のメモリ制御部が存在する場合には、それぞれのメモリ制御部が独立してリード／ライトコマンドを発行するため、設定された閾値以下の値となるまでにどれだけ時間を要するかが分からない。ＤＲＡＭによっては、リフレッシュ間の最大間隔がリフレッシュサイクル（ｔＲＥＦｉ）×８等で規定されているものがある。従って、衝突コマンド・閾値設定で設定した閾値を越えている場合であっても、リフレッシュ要求最大ウェイト設定で設定したウェイト時間が経過したらリフレッシュコマンドを発行する。
優先順位設定は、リフレッシュ要求最大ウェイト設定で設定したウェイト時間が経過しても衝突コマンド・閾値設定で設定した閾値を超えてコマンドが発行されている場合に、アクセスを停止させるメモリ制御部の優先順位を設定するものである。
例えば、メモリ制御部が５つ存在しており、それぞれＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５とする。そして、衝突コマンド・閾値設定で２つまでのコマンドの衝突を許可しており、優先順位設定において優先順位をＭＣ１＞ＭＣ２＞ＭＣ３＞ＭＣ４＞ＭＣ５と設定した場合を考える。
この場合において、ＭＣ１、ＭＣ３およびＭＣ４がリード動作を行っており、ＭＣ２がリフレッシュ要求を発行しようとしている場合には、この中で一番優先順位が低いＭＣ４の現在のＤＲＡＭへのアクセスが終了すると、ＭＣ２のリフレッシュコマンドの発行を先に行い、ＭＣ４のＤＲＡＭへのアクセスはＭＣ２のリフレッシュ要求の終了まで待機させる。
以上、リフレッシュ設定部１６２で設定する各項目について説明した。このように、リフレッシュ設定部１６２においてＤＲＡＭ１３６へのリフレッシュ要求に関して設定を行うことで、複数のＤＲＡＭが存在する場合であっても、リフレッシュ動作を行うタイミングを任意に設定可能であり、またリフレッシュ動作の競合だけでなくライト／リード動作の競合も回避することでピーク電流が高くなるのを抑えることができる。
リフレッシュ制御部１６４は、リフレッシュ設定部１６２で設定された項目に基づいてメインシーケンサ１６６や、メモリ制御部１３０のリフレッシュ制御部１７４に対して、リフレッシュ要求を通知するものである。リフレッシュ制御部１６４は内部にリフレッシュカウンタ及びウェイトカウンタを有している。
リフレッシュ設定部１６２のリフレッシュモード設定において、内部リフレッシュモードに設定した場合には、当該リフレッシュカウンタが起動して、リフレッシュカウンタの値が所定の値になった時点で、メインシーケンサ１６６に対してリフレッシュ要求を発行する。一方、リフレッシュ設定部１６２のリフレッシュモード設定において、外部リフレッシュモードに設定した場合には、当該リフレッシュカウンタが起動して、リフレッシュカウンタの値が所定の値になった時点で、メモリ制御部１３０のリフレッシュ制御部１７４に対してリフレッシュ要求を発行する。
また、ウェイトカウンタは、リフレッシュ要求最大ウェイト設定が設定されていて、リフレッシュカウンタの値がマスタリフレッシュ周期設定（または外部リフレッシュ周期設定）で設定したリフレッシュ周期に相当する値になった場合に、衝突コマンド・閾値設定で設定されている閾値を超えているときに、カウントが開始される。
メインシーケンサ１６６は、ＤＲＡＭ１３６に対して、ライトコマンド、リードコマンド、リフレッシュコマンド等を使用するデバイスのＡＣスペック規定に従って、コマンドの生成及び発行を行うものである。
リフレッシュ制御部１７４は、リフレッシュ制御部１６４と同様に、メインシーケンサ１７６に対してリフレッシュ要求を通知するものである。また本実施形態においては、リフレッシュ制御部１７４はリフレッシュ制御部１６４からＤＲＡＭ１３８に対してのリフレッシュ要求の通知を受け取る。
メインシーケンサ１７６は、メインシーケンサ１６６と同様に、ＤＲＡＭ１３８に対してライトコマンド、リードコマンド、リフレッシュコマンド等を使用するデバイスのＡＣスペック規定に従って、コマンドの生成及び発行を行うものである。
以上、本発明の第１の実施形態にかかるメモリ制御部１２８、１３０について説明した。次に、本発明の第１の実施形態にかかるメモリ制御部１２８、１３０の動作について説明する。以下の説明においては、メモリ制御部１２８をマスタとし、メモリ制御部１２８がＤＲＡＭ１３６およびＤＲＡＭ１３８のリフレッシュサイクルを制御する場合を例に挙げて説明する。
メモリ制御部１２８をマスタとするには、リフレッシュ設定部１６２のリフレッシュモード設定を内部リフレッシュモードに設定し、マスタリフレッシュ周期設定にＤＲＡＭ１３６のリフレッシュ周期を設定し、外部リフレッシュ周期設定にＤＲＡＭ１３８のリフレッシュ周期を設定する。
以下、ＤＲＡＭ１３６とＤＲＡＭ１３８のリフレッシュ周期の違いによる様々な制御例について説明する。
図３は、メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが同一のリフレッシュ周期を有している場合について説明する説明図である。
この場合では、リフレッシュ制御部１６４のリフレッシュカウンタがｍ（ｍは自然数）となった場合に、メモリ制御部１３０に対してＤＲＡＭ１３８のリフレッシュ要求を通知し（ＭＣ２リクエスト）、リフレッシュ制御部１６４のリフレッシュカウンタがｎ（ｎは自然数で、ｎ＞ｍ）となった場合に、メインシーケンサ１６６に対してＤＲＡＭ１３６のリフレッシュ要求を通知する（ＭＣ１リクエスト）。
このように、それぞれのＤＲＡＭに対して、リフレッシュ動作が競合しないように異なるタイミングでリフレッシュ要求を通知することで、動作電流の増加を防ぐことが可能となる。
図４は、メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが異なるリフレッシュ周期を有している場合について説明する説明図である。具体的には、ＤＲＡＭ１３６は６４ミリ秒あたり４０９６回のリフレッシュが必要であり、ＤＲＡＭ１３８は６４ミリ秒あたり８１９２回のリフレッシュが必要である場合について説明する。
この場合は、同じ時間あたり、メモリ制御部１３０はメモリ制御部１２８の倍の回数のリフレッシュ要求の発行が必要となる。従って、この場合では、リフレッシュ制御部１６４のリフレッシュカウンタがｍ／２およびｍ（ｍは自然数かつ偶数）となった場合に、メモリ制御部１３０に対してＤＲＡＭ１３８のリフレッシュ要求を通知し（ＭＣ２リクエスト）、リフレッシュ制御部１６４のリフレッシュカウンタがｎ（ｎは自然数で、ｎ＞ｍ）となった場合に、メインシーケンサ１６６に対してＤＲＡＭ１３６のリフレッシュ要求を通知する（ＭＣ１リクエスト）。
この場合においても、このように、それぞれのＤＲＡＭに対して、リフレッシュ動作が競合しないように異なるタイミングでリフレッシュ要求を通知することで、動作電流の増加を防ぐことが可能となる。
図５は、メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが異なるリフレッシュ周期を有している場合について説明する説明図である。具体的には、図４に示した場合とは逆に、ＤＲＡＭ１３６は６４ミリ秒あたり８１９２回のリフレッシュが必要であり、ＤＲＡＭ１３８は６４ミリ秒あたり４０９６回のリフレッシュが必要である場合について説明する。
この場合は、メモリ制御部１２８はメモリ制御部１３０の倍の回数のリフレッシュ要求の発行が必要となる。従って、この場合では、リフレッシュ制御部１６４のリフレッシュカウンタがｍ（ｍは自然数）となった場合に、メモリ制御部１３０に対してＤＲＡＭ１３８のリフレッシュ要求を通知するが（ＭＣ２リクエスト）、この場合においてはＤＲＡＭ１３８のリフレッシュ要求は１回おきに通知する。そして、リフレッシュ制御部１６４のリフレッシュカウンタがｎ（ｎは自然数で、ｎ＞ｍ）となった場合に、メインシーケンサ１６６に対してＤＲＡＭ１３６のリフレッシュ要求を通知する（ＭＣ１リクエスト）。
この場合においても、このように、それぞれのＤＲＡＭに対して、リフレッシュ動作が競合しないように異なるタイミングでリフレッシュ要求を通知することで、動作電流の増加を防ぐことが可能となる。
以上、３通りの例を挙げてメモリ制御部１２８をマスタとし、メモリ制御部１２８がＤＲＡＭ１３６およびＤＲＡＭ１３８のリフレッシュサイクルを制御する場合について説明した。
続いて、リフレッシュ要求だけでなく、ＤＲＡＭへのライトおよびＤＲＡＭからのリードと、ＤＲＡＭのリフレッシュ要求との競合を回避するように、メモリ制御部１２８がＤＲＡＭ１３６およびＤＲＡＭ１３８のリフレッシュサイクルを制御する場合について説明する。
図６は、メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６に対してリードを行っている場合に、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８に対するリフレッシュ要求を出力しようとしているときの例を示す説明図である。
図６に示した例においては、リフレッシュ設定部１６２の衝突コマンド・閾値設定において０、つまり衝突を許さない設定にして、リフレッシュ要求最大ウェイト設定をｓ（ｓは自然数）、外部リフレッシュ周期設定をｍ（ｍは自然数）と設定する。
この様に設定すると、リフレッシュ制御部１６４はリフレッシュカウンタがｍになった時点で、外部のＤＲＡＭであるＤＲＡＭ１３８に対してリフレッシュ要求を発行しようとする。しかし、この時点でメモリ制御部１２８（ＭＣ１）はＤＲＡＭ１３６に対してリードを行っているので、ＤＲＡＭ１３６からのリードが終了するまで、リフレッシュ要求の発行を待機する必要がある。
この場合においては、リフレッシュカウンタの値がｍになると、ウェイトカウンタが動き出す。そして、ウェイトカウンタの値がｓになる前にＤＲＡＭ１３６からのリードが終了すると、リフレッシュ制御部１６４は、メモリ制御部１３０に対してＤＲＡＭ１３８に対してリフレッシュ要求を発行する。
このように、他のメモリでリフレッシュだけでなくリード／ライトが行われている場合に、リフレッシュ要求の発行タイミングを制御することで、動作電流の増加を抑えることができる。
図７は、図６と同様に、メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６に対してリードを行っている場合に、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８に対するリフレッシュ要求を出力しようとしているときの例を示す説明図である。図７においてはウェイトカウンタの値がｓになってもＤＲＡＭ１３６からのリードが終了していない場合について説明する。
この場合においては、メモリ制御部１２８（ＭＣ１）で現在行われているバースト転送が終了すると、メインシーケンサ１６６からは次のリードコマンドは発行せずに、ＤＲＡＭ１３８に対するリフレッシュ要求を発行する。メインシーケンサ１６６からの次のリードコマンドの発行は、ＤＲＡＭ１３８のリフレッシュが完了した時点で行う。
このように、所定の時間が経過した場合にはリード／ライト動作よりもリフレッシュ動作を優先することで、ＤＲＡＭのデータを消去させずに済み、かつ、リフレッシュ要求の発行タイミングを制御することで、動作電流の増加を抑えることができる。
なお、バースト転送の終了前にＤＲＡＭに規定されたリフレッシュ周期を超えてしまうと、ＤＲＡＭのデータが消去されてしまう。従って、バースト転送の終了前にＤＲＡＭに規定されたリフレッシュ周期を迎えた場合には、他のＤＲＡＭでリード／ライト動作が行われているときでもリフレッシュ要求の発行を行うことが望ましい。また、リフレッシュ要求最大ウェイト設定の値は、バースト転送の終了前にＤＲＡＭに規定されたリフレッシュ周期を超えてしまう場合を考慮した値に設定することが望ましい。
以上、本発明の第１の実施形態にかかるメモリ制御部１２８、１３０の動作について説明した。なお、本実施形態においてはメモリ制御部の数が２つである場合について説明したが、メモリ制御部の数は３つ以上であってもよい。
以上説明したように、本発明の第１の実施形態によれば、メモリ制御部１２８、１３０にＤＲＡＭがそれぞれ１つずつ接続されている場合において、それぞれのＤＲＡＭに対するリフレッシュ要求の発行タイミングを制御することで、リフレッシュコマンド同士が競合することによる動作電流の増加を抑えることができる。また、リード／ライト動作を実行するタイミングを考慮してリフレッシュ動作を行うタイミングを制御することで、リフレッシュコマンドとリード／ライトコマンドとが競合することによる動作電流の増加も抑えることができる。
（第２の実施形態）
本発明の第１の実施形態では、複数のメモリ制御部に１つずつＤＲＡＭが接続されている場合について説明した。本発明の第２の実施形態では、１つのメモリ制御部に複数のＤＲＡＭが接続されている場合について説明する。
図８は、本発明の第２の実施形態にかかるメモリ制御部２２８の構成について説明する説明図である。以下、図８を用いて本発明の第２の実施形態にかかるメモリ制御部２２８の構成について説明する。
メモリ制御部２２８は、ＤＲＡＭ２３６、２３８に対する制御を行うものである。図８に示したように、本発明の第２の実施形態にかかるメモリ制御部２２８は、リフレッシュ設定部２６２と、リフレッシュ制御部２６４と、メインシーケンサ２６６と、を含んで構成される。図８では、ＤＲＡＭ２３６をＤＲＡＭ１、ＤＲＡＭ２３８をＤＲＡＭ２と表記している。
リフレッシュ設定部２６２は、本発明の第１の実施形態にかかるリフレッシュ設定部１６２と同様に、ＤＲＡＭ２３６、２３８へのリフレッシュ要求に関する様々な設定を行うものである。そして、リフレッシュ設定部２６２で設定する項目として、リフレッシュ設定部１６２と同様にマスタリフレッシュ周期設定、リフレッシュモード設定、外部リフレッシュ周期設定、リフレッシュ要求最大ウェイト設定、優先順位設定および衝突コマンド・閾値設定がある。この中で、マスタリフレッシュ周期設定に関しては、２つのＤＲＡＭ２３６、２３８についての設定を行う。その他の設定項目に関しては、本発明の第１の実施形態と同様である。
リフレッシュ制御部２６４は、リフレッシュ設定部２６２で設定された項目に基づいてメインシーケンサ２６６に対して、リフレッシュ要求を通知するものである。リフレッシュ制御部２６４は、本発明の第１の実施形態にかかるリフレッシュ制御部１６４と同様に、内部にリフレッシュカウンタ及びウェイトカウンタを有している。本実施形態においては、メモリ制御部２２８は１つしか存在していないので他のメモリ制御部に対してリフレッシュ要求の通知は行わないが、本発明におけるメモリ制御部の数は１つに限られない。２つ以上のメモリ制御部を有している場合には、他のメモリ制御部に対してリフレッシュ要求の通知を行う。
メインシーケンサ２６６は、ＤＲＡＭ２３６、２３８に対して、ライトコマンド、リードコマンド、リフレッシュコマンド等を使用するデバイスのＡＣスペック規定に従って、コマンドの生成及び発行を行うものである。
以上、本発明の第２の実施形態にかかるメモリ制御部２２８について説明した。次に、本発明の第２の実施形態にかかるメモリ制御部２２８の動作について説明する。
図９は、ＤＲＡＭ２３６、２３８に対してリフレッシュ要求を発行する場合について説明する説明図である。図９では、ＤＲＡＭ２３６（ＤＲＡＭ１）とＤＲＡＭ２３８（ＤＲＡＭ２）がそれぞれ同一のリフレッシュ周期を有している場合について説明する。
この場合では、リフレッシュ制御部２６４のリフレッシュカウンタがｍ（ｍは自然数）となった場合に、メインシーケンサ２６６に対してＤＲＡＭ２３８（ＤＲＡＭ２）のリフレッシュ要求を通知し（ＭＣ２リクエスト）、リフレッシュ制御部２６４のリフレッシュカウンタがｎ（ｎは自然数で、ｎ＞ｍ）となった場合に、メインシーケンサ２６６に対してＤＲＡＭ２３６（ＤＲＡＭ１）のリフレッシュ要求を通知する（ＭＣ１リクエスト）。
このように、それぞれのＤＲＡＭに対して、リフレッシュ動作が競合しないように異なるタイミングでリフレッシュ要求を通知することで、動作電流の増加を防ぐことが可能となる。
図１０は、ＤＲＡＭ２３６、２３８に対してリフレッシュ要求を発行する場合について説明する説明図である。図１０では、ＤＲＡＭ２３６（ＤＲＡＭ１）とＤＲＡＭ２３８（ＤＲＡＭ２）が異なるリフレッシュ周期を有している場合について説明する。具体的には、ＤＲＡＭ２３６は６４ミリ秒あたり８１９２回のリフレッシュが必要であり、ＤＲＡＭ２３８は６４ミリ秒あたり４０９６回のリフレッシュが必要である場合について説明する。
この場合は、同じ時間あたり、ＤＲＡＭ２３６はＤＲＡＭ２３８の倍のリフレッシュ回数が必要となる。この場合では、リフレッシュ制御部２６４のリフレッシュカウンタがｎ（ｎは自然数）となった場合に、メインシーケンサ２６６に対してＤＲＡＭ２３６（ＤＲＡＭ１）のリフレッシュ要求を通知し（ＭＣ１リクエスト）、リフレッシュ制御部２６４のリフレッシュカウンタがｍ（ｍは自然数でｍ＞ｎ）となった場合に、メインシーケンサ２６６に対してＤＲＡＭ２３８（ＤＲＡＭ２）のリフレッシュ要求を１回おきに通知する（ＭＣ２リクエスト）。
この場合においても、このように、それぞれのＤＲＡＭに対して、リフレッシュ動作が競合しないように異なるタイミングでリフレッシュ要求を通知することで、動作電流の増加を防ぐことが可能となる。
以上、２通りの例を挙げて本発明の第２の実施形態にかかるメモリ制御部２２８の動作について説明した。
以上説明したように、本発明の第２の実施形態によれば、メモリ制御部２２８にＤＲＡＭが２つ接続されている場合において、それぞれのＤＲＡＭに対するリフレッシュ要求の発行タイミングを制御することで、リフレッシュコマンド同士が競合することによる動作電流の増加を抑えることができる。
また、本発明の第１の実施形態と同様に、リード／ライト動作を実行するタイミングを考慮してリフレッシュ動作を行うタイミングを制御することで、リフレッシュコマンドとリード／ライトコマンドとが競合することによる動作電流の増加も抑えることができる。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明は、記憶制御装置、記憶制御方法およびコンピュータプログラムに適用可能であり、より詳細には、周期的にリフレッシュが必要な複数のメモリに対して制御を行う記憶制御装置、記憶制御方法およびコンピュータプログラムに適用可能である。
本発明の第１の実施形態にかかるデジタルスチルカメラ１００の構成について説明する説明図である。 本発明の第１の実施形態にかかるメモリ制御部１２８、１３０について説明する説明図である。 メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが同一のリフレッシュ周期を有している場合について説明する説明図である。 メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが異なるリフレッシュ周期を有している場合について説明する説明図である。 メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６と、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８とが異なるリフレッシュ周期を有している場合について説明する説明図である。 メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６に対してリードを行っている場合に、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８に対するリフレッシュ要求を出力しようとしているときの例を示す説明図である。 メモリ制御部１２８（ＭＣ１）に接続されるＤＲＡＭ１３６に対してリードを行っている場合に、メモリ制御部１３０（ＭＣ２）に接続されるＤＲＡＭ１３８に対するリフレッシュ要求を出力しようとしているときの例を示す説明図である。 本発明の第２の実施形態にかかるメモリ制御部２２８の構成について説明する説明図である。 ＤＲＡＭ２３６、２３８に対してリフレッシュ要求を発行する場合について説明する説明図である。 ＤＲＡＭ２３６、２３８に対してリフレッシュ要求を発行する場合について説明する説明図である。
符号の説明
１００ デジタルスチルカメラ
１０２ 撮像部
１１０ 画像前処理部
１１４ タイミングジェネレータ
１１６ ビデオドライバ
１２０ 画像処理部
１２２ 信号処理部
１２４ 解像度変換部
１２６ 画像コーデック部
１２８、１３０、２２８ メモリ制御部
１３２ 表示制御部
１３４ メディア制御部
１４０ 表示部
１４２ 記録メディア
１４４、１４６ 調停部
１４８ 操作部
１６２、１７２、２６２ リフレッシュ設定部
１６４、１７４、２６４ リフレッシュ制御部
１６６、１７６、２６６ メインシーケンサ

Claims (6)

  1. 周期的にリフレッシュが必要な１または２以上のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う複数のメモリ制御部を含む記憶制御装置であって、
    前記メモリ制御部は、ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定部を含み、
    前記メモリ制御部は、各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行い、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリ制御部に対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させることを特徴とする、記憶制御装置。
  2. 周期的にリフレッシュが必要な複数のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行うメモリ制御部を含む記憶制御装置であって、
    前記メモリ制御部は、ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定部を含み、
    前記メモリ制御部は、各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行い、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリ制御部に対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させることを特徴とする、記憶制御装置。
  3. 周期的にリフレッシュが必要な１または２以上のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う記憶制御方法であって、
    ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定ステップと、
    各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行い、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリに対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させるメモリ制御ステップと、
    を含むことを特徴とする、記憶制御方法。
  4. 周期的にリフレッシュが必要な複数のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュを行う記憶制御方法であって、
    ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定ステップと、
    各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行い、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリに対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させるメモリ制御ステップと、
    を含むことを特徴とする、記憶制御方法。
  5. 周期的にリフレッシュが必要な１または２以上のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュをコンピュータに実行させるコンピュータプログラムであって、
    ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定ステップと、
    各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行い、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリに対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させるメモリ制御ステップと、
    を含むことを特徴とする、コンピュータプログラム。
  6. 周期的にリフレッシュが必要な複数のメモリが接続され、前記メモリに対してデータの書き込み、データの読み出しおよびリフレッシュをコンピュータに実行させるコンピュータプログラムであって、
    ライト／リードコマンドおよびリフレッシュコマンドの衝突数の閾値及び衝突数が閾値を上回った場合のリフレッシュ要求の最大待ち時間を設定するメモリ制御設定ステップと、
    各前記メモリに対して最適な周期で、電力が大きいコマンド同士が衝突しないように任意のタイミングでリフレッシュコマンドの発行を行、前記リフレッシュ要求の最大待ち時間を経過しても衝突数が閾値を上回っている場合に、前記メモリに対してライト／リードを連続して続けているメモリに対し、バースト転送の終了と共に次のライト／リードコマンドの発行を停止させるメモリ制御ステップと、
    を含むことを特徴とする、コンピュータプログラム。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5490239B2 (ja) * 2010-07-29 2014-05-14 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
JP5713772B2 (ja) * 2011-04-12 2015-05-07 株式会社東芝 半導体メモリシステム
CN104662609A (zh) * 2012-06-07 2015-05-27 富士通株式会社 选择性地进行存储器的更新的控制装置
US9972376B2 (en) * 2013-11-07 2018-05-15 International Business Machines Corporation Memory device for interruptible memory refresh
US10096353B2 (en) * 2013-11-07 2018-10-09 International Business Machines Corporation System and memory controller for interruptible memory refresh
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US11217296B2 (en) * 2020-03-27 2022-01-04 Micron Technology, Inc. Staggered refresh counters for a memory device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62256299A (ja) * 1986-04-28 1987-11-07 Nec Corp 記憶装置
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
DE69228233T2 (de) * 1991-12-18 1999-09-16 Sun Microsystems Inc Wahlfreie Auffrischung
US5638529A (en) * 1992-08-24 1997-06-10 Intel Corporation Variable refresh intervals for system devices including setting the refresh interval to zero
JP3001342B2 (ja) * 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
US5682498A (en) * 1993-11-12 1997-10-28 Intel Corporation Computer system with dual ported memory controller and concurrent memory refresh
US5918242A (en) * 1994-03-14 1999-06-29 International Business Machines Corporation General-purpose customizable memory controller
JPH08129885A (ja) * 1994-10-28 1996-05-21 Nec Corp 半導体メモリ装置
US5666321A (en) * 1995-09-01 1997-09-09 Micron Technology, Inc. Synchronous DRAM memory with asynchronous column decode
US5684978A (en) * 1995-10-20 1997-11-04 International Business Machines Corporation Synchronous DRAM controller with memory access commands timed for optimized use of data bus
US5754557A (en) * 1996-10-10 1998-05-19 Hewlett-Packard Co. Method for refreshing a memory, controlled by a memory controller in a computer system, in a self-refresh mode while scanning the memory controller
US5848025A (en) * 1997-06-30 1998-12-08 Motorola, Inc. Method and apparatus for controlling a memory device in a page mode
US6075744A (en) * 1997-10-10 2000-06-13 Rambus Inc. Dram core refresh with reduced spike current
US6226755B1 (en) * 1999-01-26 2001-05-01 Compaq Computer Corp. Apparatus and method for enhancing data transfer to or from a SDRAM system
US6941415B1 (en) * 2000-08-21 2005-09-06 Micron Technology, Inc. DRAM with hidden refresh
JP2002216474A (ja) * 2001-01-19 2002-08-02 Nec Kofu Ltd コンピュータシステムとそのメモリリフレッシュ方法
US7143298B2 (en) * 2002-04-18 2006-11-28 Ge Fanuc Automation North America, Inc. Methods and apparatus for backing up a memory device
US6809990B2 (en) * 2002-06-21 2004-10-26 Micron Technology, Inc. Delay locked loop control circuit
US7035155B2 (en) * 2002-09-26 2006-04-25 Xware Technology, Inc. Dynamic memory management
JP2006164323A (ja) 2004-12-02 2006-06-22 Olympus Corp Ｄｒａｍのリフレッシュ制御回路
US7532532B2 (en) * 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
KR101153712B1 (ko) * 2005-09-27 2012-07-03 삼성전자주식회사 멀티-포트 ｓｄｒａｍ 엑세스 제어장치와 제어방법

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