TWI314780B - Isolation process and structure for cmos imagers - Google Patents

Description

!314780 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置領域，且詳言之，係關於高量 子效率CMOS影像感測器。 【先前技術】 CMOS成像器為該技術中已知。圖i中說明_例示性 CMOS感應器像素4電晶體（4T)單元1〇之半導體晶圓斷月的

自頂向下圖。如以下將描述，CM〇s感應器像素單元包 括-位於基板之下伏部分中的光生電荷積累區域2ι。此區 域21經形成為-固定二極⑽（圖2)。該固定光電二極體之 心稱作"固定的"是因為㈣光電二極體完錄盡時該光 電二極體中之電位固定於一恆定值 '然而，應瞭解， CMOS感應器像素單元1G中，可取代固定光電二極體，而 包括一光閘極或其他影像以對轉換裝置充冑，作為用於光 生電荷的初始積累區域2 j。 圖1之CMOS影像感測器！ 〇具有一轉移閑極3〇，其用於將 電荷積累區21中所產生之光電電荷轉移至-浮動擴散區 (感應節點）25。該浮動擴散區25進—步連接至—源極隨輕 器電晶體之閘極50。該源極隨耦器電晶體將輸出訊號提供 至-具有閘極6G之列選擇存取電晶體，以用於選擇性選通 :出訊號至端子32。在每一電荷自電荷積累區21轉移之 前’一具有閘極4G之重設電晶體將浮動擴散區㈣—電源 電壓（其供應於閘極4G與5G之間之源極/汲極區）重設為 定電荷位準。 3

Ill541.doc •1314780 圖2中說明沿線2_2,截取的圖丨之例示性cm〇s*像感測 器1〇的橫截面圖。電荷積累區21經形成為一固定光電二極 體11，其具有一由p型層24、n型區26及？型基板2〇所形成 之感光性或p-n-p接面區。固定光電二極體丨丨包括兩個p型 區20、24，以使得n型光電二極體區26於一固定電壓充分 耗地較佳具有η型電導率之摻雜源極/汲極區22(圖1)提供 於電晶體閘極40、50、60之任-側上。鄰近於轉移開極3〇 之浮動擴散區25亦較佳為η型。

通常，在諸如圖1-2之CMOS影像感測器單元1〇wCM〇s 影像感測器中’入射光使電子聚集於區26中。具有閘極5〇 之源極隨耦器電晶體所產生的最大輪出訊號與待擷取自區 26的電子數目成正比。該最大輪出訊號隨著區26獲得電子 之電子電容或接受性的增加而增加。固定光電二極體之電 子谷量通常取決於影像感測器之摻雜程度及植入主動層中 之摻雜劑。 圖2亦說明在形成了電荷累積區21之基板層2〇中所形成 的溝槽隔離區15。該基板層20可為一提供於矽基層上之磊 晶層。溝槽隔離區15通常藉由使用習知STT製程或藉由使 用矽局部氧化（LOCOS)製程來形成。溝槽隔離區15在鄰近 像素之間提供一物理障壁，幫助像素間彼此光學且電學地 絕緣。舉例而言，如圖2中所展示，溝槽隔離區15為像素 區A之固定光電二極體u與鄰近像素區8之感光性元件之 間提供表面電絕緣。 與以上所描述之溝槽隔離區15之形成相關的另一問題在 111541.doc .1314780

於，當離子植入基板中靠近溝槽之底部17及邊緣或側壁 16(圖2)時，在主動裝置區與溝槽之間的接面處可發生電流 洩漏。另外’沿溝槽隔離區15之底部1 7及側壁16的主要結 晶平面具有比鄰近矽基板更高的矽密度，從而沿溝槽底部 17及側壁16產生一高密度阱場。此等阱場通常不充電但當 電子及電洞被截獲於阱場中時將被充電。由於沿溝槽隔離 區1 5之底部1 7及侧壁16形成的此等阱場，靠近且沿溝槽底 部1 7及側壁1 6可產生非常高之電流，且可減少否則將可自 光裝置所截獲之光中獲得的光生電荷。自光電二極體耗盡 區之内侧或附近的阱場產生的電流亦將引起不良的暗電 流0 在製造CMOS影像感測器時最小化光電二極體中之暗電 流係很重要的。暗電流通常歸因於固定光電二極體丨丨之電 荷收集H21中之$漏，該$漏很大程度上取決於cm〇s影 像感測器之摻雜植入條件的。另外且如以上所闡釋，光電 二極體耗盡區内側或附近之缺陷及拼場將大大影響所產生 之暗電流的量值。總之’產生暗電流係由於自光電二極體 耗盡區内側或附近之味場產生的電流、發/表面界面處之 表面漏，由於耗盡區φ夕* b * -Wt no L〒之強场由帶間穿隧誘發產生載 體；來自光電二極體之側壁的接面茂漏；及由於絕緣角落 造成之洩漏例如應力誘發及阱輔助之穿隧。 通常 電荷， 之惡果 ’由於不能充分收集電 CMOS成像器亦將承受 。由於光陣列中光子的 荷並於區26中儲存所收集之 不良訊雜比及不良動態範圍 收集導致像素電訊號之尺寸 I11541.doc .1314780 非常小’因此像素之訊雜比及動態範圍應盡可能高。 因此’需要一種改良之CMOS成像器，其可展示鄰近像 素感測器單元之間縮小的像素間隔、減少的串話及模糊現 象、以及減少的暗電流及增加的光電二極體電容^ CMOS 成像器亦需要一絕緣區，且其：⑴具有最小寬度，以增加 像素填充因子（像素密度）的同時在CMOS成像器之鄰近像 素的感光性元件之間提供電的及物理的絕緣；（ii)防止電 流產生或電流洩漏；及（Ui)充當反射障壁，將光電二極體 中光吸收所產生之電子反射回至像素感測器單元之光電二 極體的電荷收集區。 亦需要一種製造展示此等改良之主動式像素光感測器的 方法’以及—種可消除暗電流且減少CMOS成像器之鄰近 像素感測器單元間之串話的絕緣技術。 【發明内容] 在一態樣中’本發明提供一種取代像素感測器單元之絕 緣區而形成的第一導電類型的障壁植入區，其提供一 CMOS成像器之鄰近像素感測器單元之光感測器的物理及 電絕緣。該障壁植入區包含一具有第一寬度之第一區，及 一位於該第一區下方且具有一大於該第—寬度之第二寬度 的第一區。第一區與一 CM〇s成像器之像素感測器單元之 鄰近光電二極體的第二導電類型的摻雜區橫向間隔。第一 區具有一小於約〇·4微米、較佳小於約0.2微米的寬度，其 在鄰近像素單元之元件之間（諸如鄰近像素單元之光感測 器之間）提供最小間隔，且改良該CMOS成像器之像素密 III541.doc !314780 度。 障壁植入區之笫-p a w # 弟一£位於第一區下方且接觸第一區且具 有大於第一寬廑之當# ^ _ 龙度’该寬度為約0.6至約1.2微米、較 佳約0.8微米。障辟姑λ广 土植入區之第—區及第二區的形成係藉 由以基板表面以下之X π At旦ώ μ r <不问此量及摻雜程度來進行複數個第 一導電類型之植入。 在另態樣中’本發明提供一種在一 cm〇s成像器之一 反表面下方且鄰近於像素感測器單元之光感測器處形成 _植入區的方法。該障壁植入區的形成係藉由⑴進行第 -植入’以在基板表面下方形成一具有小於約0.4微米、 較佳小於約0.2微米之第一宽度的第一植入區；及⑻進行 第二植入，以在該第一植入區下方形成一具有一約〇_6至 約1_2微米、較佳約0.8微来之第二寬度的第二植入區。 根據結合隨附圖式；5M 1 ~ ]固八及所說明之本發明例示性實施例而提 供的以下詳細插述，將更瞭解本發明之該等及其他特徵及 優勢。 【實施方式】 在以下詳細描述中’將參看形成其-部分之隨附圖式， 且忒等圖式中以說明方式展示可實施本發明的特定實施 =。亥等只把例經十分詳細地描述以使得熟習此項技術者 實施本發明，且應瞭解亦可利用其他實施例，且可在不偏 離本發明之精神及㈣的情況下做出結構、邏輯 化。 術語”晶圓”及”基板"應理解為包括矽、 絕緣物 上矽（SOI) 111541.doc .1314780 或藍寶石上矽（SOS)技術之基於半導體的材料、摻雜及未 摻雜半導體、由基底半導體基礎所支撐之矽磊晶層、及其 他半導體結構β此外，當以下描述中述及”晶圓„或"基板" 時，可能利用了各種製程步驟來於基底半導體結構或基礎 之中或之上形成區或接面。另外，半導體不需為基於矽 的’但可基於石夕鍺、絕緣物上石夕、t寶石上石夕、錯、或石申 化鎵、或其他半導體材料。

術語”像素"意指一含有一光感測器及用於將電磁輕射轉 換成電訊號之電晶體的圖片元件單位晶胞。為了說明之目 的，本文之圖式及描述中說明代表性像素的部分，且通常 成像器中之所有成像n像素之製造將同時以相似方式來處 術語"最小間隔”意指根據本發明之實施例至少兩個彼血 2隔之鄰近像素之間的最小距離。為了本發明之目的，^ 二最：間隔"意指一小於約。.4微米、較佳小於約。.2微^ 3 9=看圖式，其中類似元件由類似參考數字來指示，《 成障壁植人區之方法的例示性實_，其_ 器之電二於基板⑽之表面下方且鄰近於光❹ 晴‘後者形成為鄰近之4電“ 丨圖:象素期器單元10。、⑽a的光電二極體188、刚 以不同能：:二?:闡釋，障壁植入區2°。的形成係㈣ 及/或劑量祕晶(e_u〇a之表面下“ 導電類型之摻雜劑、以形成-具有第—寬度之第一 111541.doc .1314780 植入區199及一具有大於第一寬度之第二寬度的第二植入 區299。第二植入區299位於第一植入區下方且將第一植入 區連接至！> +基板l1()b之上表面，從而在鄰近像素之間提供 減少之串話及提供減少之模糊現象。 應瞭解，儘管以下將結合使用4電晶體（4T)像素單元來 描述本發明，然而本發明亦具可應用於任何成像 益，例如包括在省略電荷轉移電晶體上不同於4丁單元之3

電晶體（3Τ)單元，且亦可應用於具有多於四個電晶體 素單元。 圖3-9說明一沿與圖2相同的橫截面圖之基板ιι〇。舉例 =言，圖3-9將基板110說明為包含一由基底半導體支撐之 猫日日層，右需要一Ρ+磊晶基板層，則一Ρ型磊晶（epi)層 n〇a (圖3)形成於一高度摻雜之p+基板上，如圖3中所 次明p型磊晶層i 10a可形成約2微米至約12微米、較佳約 2微米至約7微米的厚度，且其可具有一約ΐχΐ〇Μ至約 5x10個原子/cm3、較佳約5χ1〇14至約5X1015個原子/cm3之 間的摻雜濃度。P+基板⑽為一高度推雜基板，其具有約 0·001 n-Cm至約1 n-cm、較佳約Ω-cm至約〇· W之 電阻率。 田圖3亦說明-形成於p型^層_上之多層轉移閑極堆 宜130、l3〇a’其每—者分別對應於鄰近之第一像素區a及 第二像素區B。該轉移閘極堆疊13G之元件與轉移閘極堆疊 之元件類似，因此為了簡單起見，以下僅提供對閘極 堆疊130之元件的描述。 111541.doc -12- 1314780

該轉移閘極堆疊130包含p型磊晶層11(^上所生長或沉積 之氧化矽所形成的第—閘極氧化層13 1、摻雜多晶矽或其 他適合之導體材料所形成的傳導層132、及一第二絕緣層 133，第二絕緣層133可由（例如）氧化矽（二氧化矽）、氮化 物（氮化矽）、氮氧化物（氮氧化矽）、〇N(氧化物_氮化物）、 NO(氮化物-氧化物）或〇N〇(氧化物_氮化物_氧化物）所形 成。第一絕緣層131及第二絕緣層133及傳導層132的形成 可藉由習知沉積及蝕刻方法，例如毯覆式化學氣相沉積 (CVD)或電漿增強化學氣相沉積（pECVD)、接著是圖案化 鞋刻、專專其他方法。 / 右要求，則亦可於多層閘極堆疊】3 〇中、傳導層丨與第 二絕緣層133之間形成一矽化物層(未圖示）。有利地，成像 器電路設計中所有其他電晶體之閘極結構皆可具有此額外 形成之石夕化物層。此石夕化物層可為石夕化欽、石夕化鶴、石夕化

f Μ。㈣化物層亦可為諸^胸或 觀x/W之障壁層/耐火金屬，或其可全部由I%形成。 現參看圖4。在形成閘極堆疊13〇、n〇a之後，第一光阻 層167在圖3之結構上形成|ίπ，〇〇〇埃至約5〇，咖埃之厚度。 該第-光阻層167經圖案化以在鄰近像素之間ρ型蟲二 區物(圖4)上獲得第一開口 168，該區域中將开; 成根據本發明之實施例的第一植入區。如圖4中說明，第 一光阻層167經圖案化，以使在第-開口⑹之—側上，光 阻層m在第一像素區Α及第二像素區Β之每—者中延伸 W!/2距離。距離％較佳小於 做木、較佳小於約0.2 111541.doc 1314780 微米’其代表第一植入區199之寬度W](圖6)。 接著，圖4之結構經受第一摻雜劑植入169(圖5)，其使 用第一導電類型摻雜劑（舉例而言p型）。以此方式，p型離 子經由開口 168植入並進入p型磊晶層n〇a之區域ι〇ι，以 形成第一p型凹井區199(或第一植入區199)，如圖6中所^ 明。該第一卩型凹井區199在p型磊晶層11〇&之表面 方延伸且鄰近於基板11G之主動區AAB，其中該等區域將 形成兩個相鄰光電二極體’如以下將描述。圖示為厚度 τ!(圖6)的第一 ？型凹井區199進入基板11〇中的深度為約 至約2微米、較佳約1微米。 進行摻雜劑植入169，以便將諸如蝴或銦之？型離子植入 P型蠢晶層U〇a之區域101中’從而形成第一 p型凹井區⑽ (圖6)。離子植入169可以5G kev至約i⑽、較㈣_

KeV至約500 keV之能量來進行。第一p型凹井區⑼中之 植入劑量在約5xl〇11至約5χΐ〇13個原子之範圍中，且 較佳在約卜1〇12至約5x1〇i2個原子/cm2之範圍中。若 要，則可使用多個植入以訂製第一㈣凹井區199之輪廓。 :外：形成第一p型凹井區199之植入或多個植入可為斜角 植入或可結合至少一個斜角植入使用。 在形成圖6中所展不之第—p型凹井區⑼之後第一圖 =阻167藉由諸如氧電裝之習知技術來移除。 繪此處之結構。 师 、/吏用第—導電類型之摻雜劑（舉例而言p型）進行—第二 光罩式摻雜劑植人，以便將離子植人基板中緊鄰第—p型 "154】‘doc *14- -1314780

凹井區199下方且與其接觸的區域中，並形成第二p型凹井 區299，如圖8中所說明。為此，—具有約13,〇〇〇埃至約 1 〇〇,〇〇〇埃之厚度的第二光阻層267(圖7)形成於圖6之結構 上並經圖案化以獲得一第二開口 268，如圖7所展示。如圖 7所說明，該第二光阻層267經圖案化以使在第二開口 268 之—側上，光阻層267在第一像素區A及第二像素區B之每 一者中延伸"WW距離。距離W2較佳為約〇.6微米至約 微f、更佺而言為約0.8微米，且其代表第二植入區乃多之 上部寬度W2(圖8)。如所展示，開口 268之寬度％比開口 168之寬度Wi更寬。 進行第二摻雜劑植入269 植入P型磊晶層l10a之區域102中，從而形成第二p型凹 區299 (圓8)。該第二摻雜劑植入269的執行可藉由將基; 110置放於-離子植入機中並將適當卩型摻雜劑離子經由丨 口 268植入。離子植入269可以5〇 kev至約3 Mey、較佳； ㈣至約！ ·5 MeV之能量來進行。第二p型凹井區別: 之植入劑量可與第一 _凹井區199中之植入劑量相同或; 同。僅為舉例而言，第二㈣凹井區299中之植入劑量在么 ⑻0】1至約個原子“2範圍中，且較佳在約ΐχΐ〇〜 約5X1012個原子W範圍中。若需要，可使用多個植入〇 訂製第二P型凹井區299之輪廓。另彳，形成第4型凹井 區299之植人或多㈣人可為㈣的或可結合至少一 角植入使用。 如圖8中所說明 且根據例示性實施例，第二p型凹井 區 111541.doc .1314780 7具=-梯形橫截面，其上部寬度％為約〇6至約】2微 “ X佳約G.8微米’且下部寬度％為約〇至約μ微米、 較佳約U微米。然:而，本發明亦預期具有其他各種橫截 ㈣狀（例如矩形等）之第二P型凹井區⑽厚度I (晴斤 曰不的第一卩型凹井區299進入基板11〇中的深度為約15至 約】2微米、較佳約5微米。

>在第二摻雜劑植入269(圖7)之後，第二光阻層267藉由 諸如氧電漿之習知技術移除。圖8中描繪此時之結構。 現參看圖9，隨後在鄰近於本發明之障壁植入絕緣區200 的第—Ρ型植入區199及第二_植入區299處，形成4電晶 體（4Τ)像素感測器單元_、⑽a之光電二極體188、购 之元件。儘管下文描述本發明時將光電二極體作為感光性 兀件’然而本發明不僅限於此例示性實施例且預期植入區 2〇〇可鄰近於各種感光性元件而形成’諸如光導體及光閘 極等等。 根據本發明之—例示性實施例，光電二極體188、l88a 之每—者分別係區m、124a、p型磊晶層㈣、及區 126a所开’成之ρ_η·ρ光電二極體。n型區(圖 9)的形成係藉由將第二導電類型之摻雜劑（舉例而言n型）植 入基板中緊鄰於相鄰像素單元之主動區八及3下方且鄰近 於障壁植入區200的區域中。如圖9中所展示，η型區126、 126a與第一 ？型凹井區199在水平方向上間隔一約ι〇至約2〇 nm的距離"ον，。儘管圖9說明了與第一p型凹井區199略有 間隔之η型區126、126a，然而本發明不僅限於此實施例且 11154] .doc -16- .1314780 亦預期鄰近於第一型凹井 叮匕iyy且與其至少一侧相接觸之 nl區120、126a的形成。 此外，儘管圖9說明之n型區126、咖在垂直方向上血 第—Ρ型凹井區299略間隔有約1〇〇至約5〇〇·、較佳約則 nm的距離'd!" ’然而本發明亦雁细 杳谂η 月亦預期一如下實施例，根據該 例，第二p型凹井區299在至少一個方向（例如，在垂 方向上）或在垂直及水平兩個方向上接觸n型區126、 126a。 植入之η摻雜區丨26、12“彬士 126&形成一用於收集光生電子之成 光性電荷健存區。離子植入的進行可藉由將基板ii〇j =子植人機中、並以2G _至5⑽W之能量將適當㈣ 劑離子植入基板110中以形成η摻雜區！26、126a。可 =諸如H«之n型摻雜#jen摻㈣mb (圖 )中之摻雜劑濃度在約lxl〇15至約1χ1〇、子範圍 、且較佳在約5xl〇16至約5χΐ〇17個原子‘範圍中。若 需要，可使用多個植入訂製換 j表11膠雜區126、126a之輪廓。形 ⑽\、^之植人亦可為斜角植人，即藉由將植入方 向轉向閘極堆疊130、13如來形成。 使用第—導電類型（舉例而言刚之摻雜劑進行另 使得P型離子被植入至位於經植入之n推雜區 之…:上且介於轉移閉極130、咖與障壁植入區· 間的基板區域中，以形成現已完成之光電二極體188、 】88&的？型固定表面層〗24、124a (圓9)。 P型固疋表面層J24、】24a的形成亦藉由使用第—導電類 lli541.doc -17- 1314780 型之摻雜劑（舉例而言_)進行一推雜劑植入，以便將㈣ 離子植入基板上植入n型 L 126 126a之上且轉移閘極 3〇、13Ga及障壁植人區2⑽之間的區域中。 _圖9亦說明鄰近於多層閘極堆疊130、130a且與”_p光電 二極體1 88、1 88a之η型摻雜^ , 散⑽、收。以此Λ : 的㈣浮動擴 匕方式’夕層轉移閘極堆疊130、130a 將光電二極體〗88、188a之電 < €何收集區126、126a_所積累 的電荷轉移至浮動擴散區129、129a。 …、 圖9中鄰近於η型區126、126a之障壁植人絕緣區充告 WP光電二極體188'188心播雜區126、126_光所產 生之電子的反射障壁。當呈光子形式之光輕射撞擊感光單 兀區126、126a時’光能被轉換為電子儲存於n摻雜區 126、126a中。光的吸收將產生電子-電洞對。對於一ρ凹 井或P型蟲晶層中一 n摻雜感光單元的情況而言，被儲存的 是電子。對於一n凹井中_ π τ Ρ镠雜感先單兀的情況而言，被 儲存的是電洞。因此，在以上所描述^通道裝置形成於ρ 型蟲晶層_中的例示性實施例中，η換雜感光單元區 ⑶、_所館存之載體為電子。障壁植入絕緣區藉 由形成-修改能帶圖之濃度梯度得以減少基板ιι〇之載體 損耗，且可將t子反射向η摻雜感光單元區⑵、心從而 減少鄰近像素感測器單元之間的串話。 除了為電荷收集區中光所產生之電子提供反射障壁外， 障壁植入絕緣區200提供光感測器之間的絕緣，例如，p_n_ P光電二極體188與一位於障壁植入區2〇〇之另—側上之鄰 I11541.doc 1314780 近光電二極體（諸如鄰近p_n_P光電二極體之間的絕 緣。

除了提供一障壁區及光感測器間之絕緣外，障壁植入絕 緣區200亦消除淺溝槽隔離區之形成從而消除沿此淺溝槽 隔離區，底部之拼場的形成。由於消除沿溝槽隔離區之底 部之該等It場的形成，暗電流產生及、$漏得以減少。障壁 植入區200亦將p型磊晶層11〇& ”接通"至p +基板u〇b以最小 化串話，且允許改良之像素縮放。 亦可用熟知方法形成像素感測器單元100、100a之其餘 裝置I括圖1中所展不之分別與閑極4〇、W及相關聯 之重設電晶體、源極隨耦器電晶體、及列選擇電晶體以及 該等閘極之兩側上的源極/汲極區。習知處理步驟亦可用 以形成接觸點及接線，以連接閘極線及像素單元100、 職中之其他連接。舉例而言，整個表面可覆蓋以純化 層’例如一氧化梦、BSG、 U或BPSG層，該鈍化層經

CMP平坦化及钮刻以提 促t、稷觸孔，接者視需要將接觸孔金 屬化以提供至重設閘極、 1 ^轉移閘極及其他像素閘極結構的 接觸。亦可使用至其他 电峪、、Ό稱之白知多層導體及絕緣體 來互連像素感測器單元之結構。 圖10中說明一基於典型虚军哭 主如理之系統6〇〇，其連接有

具有根據本發明而構建之務本ΑΑ ρ Α丨a 0 L 〇d 堤之像素的CMOS成像器642。基於, 理器之系統係數位電路 f 了包括CMOS影像感應器之系 的範例。此系統可包括r伯 μ ^ 舌（仁不限於）计异機系統、相機； 、.充、掃描器、機器視覺、車恭道 見旱载導釭儀、視訊電話、監視> HI54I.doc 叫9· 1314780 ^自動聚焦系統、星體追蹤系統、運動偵測系統、用於 同解析度電視之影像穩定系統及資料壓縮系統，以上皆可 利用本發明。 舉例而έ，一基於處理器之系統諸如計算機系統通常包 3中央處理單元（CPU)644，例如一經由匯流排652與輸 入/輸出（I/O)裝置646通信之微處理器^ cM0S影像感測器 2亦經由匯流排652與系統通信。計算機系統亦包括 • 一隨機存取記憶體（RAM)648，且在計算機系統的情況下 可包括周邊裝置諸如軟碟機654、光碟（CD)R〇M驅動器 656、或快閃記憶體卡657，其亦經由匯流排6料 通L。亦可將處理器654、CM〇s影像感測器642及記憶體 648整合於單一 1(：晶片上。 儘官以上實施例的描述中參考了形成為鄰近像素單元之 p-n-p光電二極體的光感測器，諸如鄰近於p型障壁植入區 200而形成、具有n型電荷收集區126、12032ρ·η·ρ光電二 • 極體1 88、1 88a (圖9)，然而必須瞭解本發明不應限制於此 實施例。相應地，本發明可同樣地應用於其他光感測器， 包括包含鄰近於一 η型障壁植入區而形成之？型電荷收集區 的η-ρ-η光電二極體、光閘極、及其他類型光感測器。當 然，所有結構之摻雜劑及導電類型將相應地改變，其中轉 移閘極對應於一 PMOS電晶體。此外，儘管以上泉考一 ρ η-ρ光電二極體描述本發明之實施例，然而本發明亦可應 用於η-ρ或ρ-η光電二極體。 另外及如以上所提及，儘管已經參考唯一 一個障壁植入 111541.doc -20· 1314780 絕緣區200 (其隔離鄰近像素感測器單元之感光性元件的電 荷收集區）之形成來描述本發明，然而本發明亦預期基板 上各位，處可形成多個此類障壁植人區以隔離像素。此 外，儘官以上已參考用於4電晶體（4τ)像素單元之轉移電 晶體連接之轉㈣極來描述本發m本發明亦可應用 於5電晶體(5T)像素單元、6電晶體(6T)像素單元、 體（3Τ)單元等等。 、七田述及圖式僅說明可貫現本發明之特徵及優勢的例 示性實施例。在*偏離本發明之精神及料㈣下可對特 定製程條件及結構做出修改及替代。相應地，本發明不應 受到前述描述及圖式的限制，而是僅受附加之申請專利範 圍之範嘴的限制。 【圖式簡單說明】 圖1是一例示性習知C Μ 0 S影像感測器像素的俯視平面 圖。 圖2是沿線2-2，截取之圖2之CM〇s影像感測器之示意性 橫截面囷。 圖3是說明根據本發明且處於初始處理階段之障壁植入 區之製造的一CMOS影像感測器像素的示意性橫截面圖。 圖4是處於圖3所示之後續處理階段且根據本發明之實施 例的圖3之CMOS影像感測器斷片的一示意性橫截面圖。 圖5是處於圖4所示之後續處理階段的圖32Cm〇s影像感 測器像素的一示意性橫截面圖。 圖6是處於圖5所示處理階段之後續處理階段的圖3之 HI54I.doc -21 - 1314780 CMOS影像感測器像素的一示意性橋截面圖 圖7是處於圖6所示處理階段之 , 无續處理階段的圖3之 CMOS影像感測器像素的一示意性橫 八圖。 圖8是處於圖7所示處理階段之祛 , 1无積處理階段的圖3之 CMOS影像感測器像素的一示意性橫截面圖 圖9是處於圖8所示處理階段之祛嬙 自又之後續處理階段的圖3之 S影像感測器像素的一示意性橫截面圖。 圖〗〇說明一倂入根據本發明製造之CMOS影俊成、 計算機處理器系統的示意圖。 ’挪器的 【主要元件符號說明】 10 11 15 16 17 20 21 22 24 25 26 30 32 40 CMOS感應器像素單元 固定二極體 溝槽隔離區 邊緣/側壁 底部 ρ型基板 電何積累區 源極/汲極區 p型層 浮動擴散區 η型層 轉移閘極 端子 重設電晶體閘極 111541.doc -22- 1314780 50 源極隨耦器電晶體閘極 60 列選擇電晶體閘極 100 4電晶體像素感測器單元 100a 4電晶體像素感測器單元 101 區域 102 區域 110 基板 110a P型蠢晶層 110b P+基板 124 P型固定表面層 124a P型固定表面層 126 η型區 126a η型區 129 η型浮動擴散區 129a η型浮動擴散區 130 多層轉移閘極堆疊 130a 多層轉移閘極堆疊 131 第一閘極氧化層 132 傳導層 133 第二絕緣層 167 第一光阻層 168 第一開口 169 第一摻雜劑植入 188 光電二極體 111541.doc -23- 1314780 188a 光電二極體

199 200 267 268 269 299 600 642 644 646 648 652 654 656 A B

第一 p型植入區/第一 P型凹井區 障壁植入區 第二光阻層 第二開口 第二摻雜劑植入 第二P型植入區/第二P型凹井區 基於處理器系統 CMOS成像器/CMOS影像感測器 中央處理單元 輸入/輸出裝置 隨機存取記憶體 匯流排 軟磁碟機 緊密光碟ROM驅動器 第一像素區 第二像素區 111541.doc -24-

Claims (1)

1. ，1314780 申請專利範圍： 種像素結構，其包含： 一基板； 位於该基板一表面下方的一第一導電類型的絕緣 區’該植入區包含具有至少兩個不同寬度之植入絕緣 n ;及 至少一個光感測器，其具有一鄰近於該植入絕緣區而 %成之—第二導電類型的電荷收集區。 2 如叫求項1之像素結構，其中該光感測器係一光電二 體。 4如凊求項1之像素結構，其中該光感測器係一光導體。 5 員1之像素結構，其中該光感測器係一光閘極。 .:請，之像素結構，其中該像素包含兩個光感測 每光感測器安置於該楂入區之相對側上且鄰近於 s亥植入區β =未項1之像素結構，其+該基板進—步包含一位於 今二：ί之上的摻雜磊晶層’且其中該植入區係配置於 °亥摻雜磊晶層中。 7.如請求項6之像素結構，豆 雜石a 八7 °亥植入區包含一位於該摻 爬·W日日層—ί»主 入絕緣區具有一第之:：的第一植入絕緣區，該第-植 下方-與其接觸之第二及一位於該第—植入絕緣區 具有—切㈣* a第—植人絕緣區 “請求項7丄 度。 項7之像素結構，里申 '、T該第—見度小於約0.4微 W541.doc 1314780 求。 9 · 士 口今青托工盲 …項8之像素結構，其中該第一寬度小於約〇·2微 术 〇 微米求員7之像素結構，其中該第二寬度為約0.6至約12 12.如古1求項1〇之像素結構，其中該第二寬度為約〇·8微米。 & /員7之像素結構，其中該第一植入絕緣區且有— 13 至約2.〇微米的厚度。 13’m項12之像素結構，其中該第m緣區具有一 约1彳政未的厚度。 „求項7之像素結構，其中該第二植入絕緣區具有一 η約^至約12.0微米的厚度。 -有 求項14之像素結構，纟中該第二植人絕緣區具有-約5微米的厚度。 八有 1 6 ·如請求項7之彳§ | ^ -梯形橫截面構’其中該第二植入絕緣區具-有 約5=項至 1像素結構’其中該第一植入絕緣區以一自 p型推雜劑°】3個原子“之播雜劑濃度而推雜有- 之像素結構，其中該第—植人絕緣區以一約 主』5xi〇u個原子/cm2之摻雜 型摻雜劑。 蜊/辰度而摻雜有一p 1 9 ·如請求項7夕後 約5xI。丨:素:：構’其㈣m絕緣區以一自 为5X10個原子/咖2之#_濃度㈣雜有一 HI541.doc .1314780 P型摻雜劑。 絕緣 約 摻雜劑濃度而摻雜有 20.如印求項1 9之像素結構，其中該 …。丨2至約5X1012個原子/cm2之一 P型摻雜劑。 口s求項1之像素結構，其中該植入絕緣區位於— 於一 P +基板之上的P型磊晶層内。 y 22·如請求項21之像素結構，其中該p型蟲晶層經形 約2至約12微米的厚度。 战為— .士"月求項22之像素結構，其中該？型蟲晶層經形成 約2至約7微米的厚度。 該 24. 如請求則之像素結構，其中該第—導電類型為p型且 第二導電類型為n型。 25. 如請求項!之像素結構，其中該第一導電類型為η型且該 第二導電類型為Ρ型。 Μ 26·如請求項1之像素結構，其中該光感測器為一 ρ_η_ρ光電 二極體。 27. —種像素結構，其包含： 一基板； 一位於該基板一表面下方的一第一導電類型的植入 區；及 一鄰近於s亥植入區而形成且形成於該植入區之相對側 上的一第一光感測器及一第二光感測器，該第一光感測 器與該第二光感測器間的間隔小於約0.4微米。 28.如請求項27之像素結構，其中該第—光感測器與該第二 111541.doc -!314780 光感測器間的間隔小於約0.2微米。 29·如請求項27之像素結構，其中該植人區包含至少兩個具 有不同寬度之植入絕緣區，該等至少兩個植入絕緣區之 其中一者位於另一者下方且彼此接觸。 30 ^形成於—基板中以用於隔離一第一像素感測器單元 與一鄰近第二像素感測器單元的絕緣結構，該絕緣結構 包含：

   在基板之上表面之下方延伸的~第一導電類型 的第-植入區’該第一導電類型與一第二導電類型互 補，第一電荷收集區與第二電荷收集區分別對應於該第 -像素感測器單元及該第二像素感測器單元，該第一植 入區具有一第一寬度；及 該第二植入區具有一大於該第一寬度之第二寬-度' •:请求項3G之絕緣結構，其中該第—寬度小於約μ微 ’其中該第二寬度為約〇·6至約 其中該第—植入區具有一約〇5 ’其中該第二植入區具有一約15 ，其中該接雜磊晶層經形成為一 32·如請求項30之絕緣結構， 1 · 2微米。 33·如請求項30之絕緣結構， 至約2.0微米的厚度。 34. 如請求項30之絕緣結構，： 至約12 · 0微米的厚度。 35, 如請求項30之絕緣結構’： 約2至約12微米的厚度。 MI54I.doc 1314780 3 6‘如請求項3 5之絕緣結構，1中兮 …… 〃中°亥摻雜磊晶層經形成為一 約2至約7微米的厚度。 37· 一種成像裝置，其包含： 一第一像素單元的一第一光感測 七人 叫裔忒第一光感測器 二：形成於一基板中的一第一導電類型的第一摻雜 ^及=成於該第—摻雜層下方的用於積累光生電荷 電何收集區，該電荷收集區為一第二導電類型. :第二像素單元的一第二光感測器，該第二光感測器 :3一形成於該基板中的該第-導電類型的第二摻雜 θ、及-形成於該第二摻雜層下方的用於積累光生電荷 的第二電荷收集區，該電荷收集區為該第二導電類型； 及 ， -料於該第-光感測器且鄰近於該第二光感測器的 …導電類型的障壁植入區，其用於在該第一光感測 咖第二光感測器之間提供絕緣，該障壁植入區包含 至少兩個具有不同寬度之不同絕緣區。 38. 如睛求項37之成像裝置’其中該障壁植人絕緣區包含— 具有—小於約0.2微米之第一寬度的第一絕緣區、及一位 於該第一絕緣區下方且與其接觸且具有一约〇 8微米之第 二寬度的第二絕緣區。 39.如請求項38之成像裝置，其中該第一絕緣區及該第二絕 1區皆各以一自約5x1〇n至約5χ10〗3個原子/cm2之摻雜劑 /辰度而摻雜有一 P型掺雜劑。 4〇·如請求項39之成像裝置，其中該第一絕緣區及該第二絕 111541.doc .1314780 緣區皆各以—自約】χ〗〇 12 x 12 濃卢而松Μ 之摻雜劑 /辰度而摻雜有一 Ρ型摻雜劑。 41.如請f項38之成像裝置，其中該第—電荷收集區及該第 二電荷收集區皆各鄰近於—形成於該基板上之轉移電晶 ?的個別閘極’該轉移閘極將第一電荷收集區與第二電 订收集區中各自所積累之電荷分別轉移至該第二導電類 型之第一摻雜區及第二摻雜區。

   42·—種CMOS影像感測器，其包含： —配置於一P +基板上之P型磊晶層； 一形成於該P型磊晶層内之P型障壁植入絕緣區；及 一鄰近於該p型障壁植入區且包含一第一光感測器之 第一像素，及一鄰近於該p型障壁植入區且包含一第二 光感：器之第二像素，其中該第一光感測器與該第二： 感測器間的間隔小於約0 2微米。 43. 如請求項42之CM〇s影像感測器，其中該1)型障壁植入區 包3 —具有一第一寬度之第一 p型凹井區、及一位於該 第一 P型凹井區下方且與其接觸之第二p型凹井區，該第 二P型凹井區具有一大於該第一寬度之第二寬度。 44. 如請求項43之CM〇s影像感測器，其中該第一p型凹井區 接觸該P型磊晶層之一上表面，且該第二p型凹井區接觸 該p+基板之一上表面。 45. 如請求項43之CM0S影像感測器’其十該第一？型凹井區 具有一約0.5至約2.0微米的厚度。 46. 如請求項43之CM〇s影像感測器’其中該第二p型凹井區 HI541.doc 1314780 具有—約1.5至約12.0微米的厚度。 47. 一種CMOS成像器系統，其包含： ⑴一處理器；及 (u)—耦接至該處理器之CMOS成像裝置，該CMOS成 像裝置包含： —形成於一基板中的一第一導電類型的植入區，該 植入區包含至少兩個具有不同寬度之植入絕緣區；及 至少兩個鄰近於該植入區之像素，該等像素皆各包 含一鄰近於一轉移電晶體之一閘極的光電二極體，該等 光電二極體皆各進一步包含該第一導電類型的一固定 層，及一位於該固定層下方之一第二導電類型之摻雜 區’該摻雜區鄰近該植入區。 48. 如請求項47之系統，其中該等光電二極體皆各為—p_n_p 光電二極體。 49. 如請求項47之系統，其中該等至少兩個植入絕緣區包含 一具有一小於約0.2微米之寬度的第一植入絕緣區、及一 位於該第一植入區下方且與其接觸的第二植入絕緣區。 50. 如請求項47之系統，其中該等至少兩個像素彼此間隔小 於約0.2微米。 5 1 · —種形成像素感測器單元之方法，該方法包含： 在一基板中配置一第一導電類型的—第一摻雜層； 在該摻雜層中形成至少一個障壁植入絕緣區以隔離該 等像素感測器單元，該障壁植入絕緣區包含—具有—第 一寬度之第一凹井區、及一具有—大於該第一寬度之第 Hl541.doc • 1314780 二寬度的第二凹井區，該第二凹井區位於該第一凹井區 下方且與其接觸； “在该第—摻雜層中形成一第二導電類型的至少兩個電 荷收集區，該等電荷收集區鄰近於該障壁植入絕緣區丨及 在該基板中於該等個別電荷收集區上方形成該第一導 電類型的至少兩個第二摻雜層。 52·:請求項51之方法，其中該卜摻雜層為m晶 其中該第一凹井區經形成為 53. 如請求項51之方法， 約0.4微米之寬度。 54. 如請求項53之方法， 約〇.2微米之寬度。 55. 如請求項51之方法， 至約1.2微米之寬度。 56_如請求項55之方法， 微米之寬度。 57. 如請求項51之方法， 至約2微米之厚度。 58. 如請求項57之方法， 微米之厚度。 59. 如請求項51之方法， 至約12.0微米之厚度 6 〇.如請书 二貝59之方法’其中該第二凹井區經形 减水之厚度。 X為一約 小於 其中該第一凹井區經形成為__ 其中該第二凹井區經形成為_ 其中該第二凹井區經形成為_ 其中該第一凹井區經形成為— 其中該第一凹井區經形成為 其中該第二凹井區經形成為—έ 、’’勺 1 ·: 於 約0.6 約0.8 0. 約 111541.doc 1314780 61 ·如請求項5 1之方法，其中該第—凹井區以 至約5xl〇n個原子/cm2之摻雜劑濃度而 自約5xi〇n 》雜有—P型摻雜 劑 62·如請求項6 1之方法’其中該第—凹井區£ 至約5X1012個原子W之摻雜劑濃自、力1X1012 劑。 ^有―P型摻雜 63.如請求項51之方法，其中該第二凹井區以—么 至約5X10,3個原子/⑽2之摻雜劑濃度而:自約5X10,1 攀 劑。 修雜有—P型摻雜 64·如請求項Γ方法’其中該第二凹井區以-自約lxl〇12 至約5 X 1 〇個原子/cm2之摻雜 劑。 播雜劑濃度而摻雜有一摻雜 ό 5.如請求項5 1之方法，i中德 小於。.4微米。 ，'感測器單元彼此間的間隔 66·如請求項65之方法，其 # 小於〇.2微米。 拿感心早兀彼此間的間隔 67. —種形成一成像裝置之 方法包含： ㈣之像素早疋的方法，該 之：：將Ρ型離子植入—ρ型磊晶層内而在該ρ型磊晶層 自下方形成-植入區，該植入區由-具有一第— =之第-。型凹井區及—具有一大於該第一寬二 一寬度的第二Ρ型凹井區形成；及 :::ρ型磊晶層之該表面下方且鄰近於該植入區處配 〉、兩個像素單元之感光性元件的至少兩個η型摻雜 111541.doc 1314780 區。 月求項67之方法，其中該p型磊晶層形成於一 p+基板 層上。 石月求項68之方法，其中該第一 P型凹井區形成於該p型 磊晶層之該表面下方，且其中該第二？型凹井區形成於 /第P型凹井區下方且與其接觸且與該P+基板層之一 上表面接觸。 奮求項67之方法，其中該第一 P型凹井區經形成為一 小於約〇_4微米之寬度。 月求項67之方法，其中該第二p型凹丼區經形成為一 約〇.6至約1.2微来之寬度。 72·如°月求項67之方法，# φ j.^· λ# 万法其中该第一P型凹井區經形成為一 約〇.5至約2微米之厚度。 73.如請求項67之 盆 八甲°哀第一P型凹井區經形成為一 約1.5至約12.0微米之厚度。 74_ —種形成—用於 雕1豕系以娜為％兀之絕緣結構的方 法，該方法包含： 在—#雜基板之上配置一磊a 墙 $ $ 猫日日層，該磊晶層摻雜有一 第一導電類型之摻雜劑； 個=第:導電類型之摻雜劑來在該蟲晶層中進行複數 以形成一植入絕緣區，哕楢 -個第一摻雜絕缘 "入，，邑緣區具有至少 與其接觸之第二播雜絕緣區，雜絕緣區下方且 大於该弟-摻雜絕緣區之一第有 X的第二寬度；及 111541.doc -10· ,1314780 在該磊晶層中形成〆第二導電類型的光感測器的摻區 域，該等光感測器鄰近於該植入區。 75·如請求項74之方法，其中該第二摻雜絕緣區的一下部分 接觸該摻雜基板的一上表面。 如請求項74之方法，其中該第一摻雜絕緣區經形成為— 小於約0.4微米之寬度。 77.如請求項μ之方法，其中該第一摻雜絕緣區經形成為— 小於約0.2微米之寬度0

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