KR20080012370A - Ｃｍｏｓ 이미저를 위한 절연 처리 및 구조 - Google Patents

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Abstract

제1 도전형의 장벽 주입 영역(199, 299)이, CMOS 이미저의 근접한 픽셀 센서 셀들의 감광 요소(100, 100a)의 물리적 및 전기적 절연을 제공하는 픽셀 센서 셀의 절연 영역 대신에, 형성된다. 장벽 주입 영역은 제1 폭을 갖는 제1 영역(199) 및 상기 제1 폭 보다 큰 제2 폭을 갖는 제2 영역(299)을 포함하며, 상기 제2 영역(299)은 상기 제1 영역(199)의 아래에 위치된다. 제1 영역(199)은 CMOS 이미저의 픽셀 센서 셀의 근접한 광다이오드(100, 100a)의 제2 도전형의 도핑 영역(126, 126a)로부터 횡방향으로 이격된다.

Description

ＣＭＯＳ 이미저를 위한 절연 처리 및 구조 {ISOLATION PROCESS AND STRUCTURE FOR CMOS IMAGERS}
본 발명은 반도체 소자 분야에 관련된 것으로, 특히, 고 양자(quantum) 효율 CMOS 화상 센서에 관한 것이다.
CMOS 이미저(imager)는 당업계에 주지되어 있다. 모범적인 CMOS 센서 픽셀 4-트랜지스터(4T) 셀(10)의 반도체 웨이퍼 단편(fragment)의 탑-다운(top-down) 도가 도 1에 예시된다. 후술되는 바와 같이, CMOS 센서 픽셀 셀(10)은 기판의 아래 부분의 광-발생 전하 축적 영역(21)을 포함한다. 이 영역(21)은 핀드 다이오드(11)(도 2)로서 형성된다. 광다이오드가 완전히 공핍(deplete)되면 광다이오드의 퍼텐셜(potential)이 상수(constant value)로 핀드(pinned)되기 때문에, 핀드 광다이오드가“핀드”로 불리운다. 그러나, CMOS 센서 픽셀 셀(10)이, 광-발생 전하를 위한 초기 축적 영역(21)으로서, 핀드 광다이오드 대신에, 광게이트 또는 여타 화상-전하 변환 소자를 포함할 수 있다는 것을 이해해야 한다.
도 1의 CMOS 화상 센서(10)는 전하 축적 영역(21)에서 발생된 광전기(photoelectric) 전하를 플로팅(floating) 확산 영역(검출 노드)로 전송하기 위한 전송 게이트(30)를 갖는다. 플로팅 확산 영역(25)은 소스 팔로워 트랜지스터의 게이트(50)에 추가로 연결된다. 소스 팔로워 트랜지스터는, 출력 신호를 단자(32)로 선택적으로 게이트 인가하기 위한 게이트(60)를 갖는 로우(row) 선택 액세스 트랜지스터로의 출력 신호를 제공한다. 리셋 트랜지스터는, 각각의 전하가 전하 축적 영역(21)로부터 전송되기 전에, 플로팅 확산 영역(25)을 게이트(40) 및 게이트(50) 사이의 소스/드레인 영역에 인가되는 공급 전압에서 특정 충전 레벨로 리셋하는 게이트(40)를 갖는다.
도 1의 모범적인 CMOS 화상 센서(10)의 2-2' 라인을 따라 취해진 단면도가 도 2에 예시된다. 전하 축적 영역(21)은 감광성을 갖는 핀드 광다이오드(11), 또는 p-형 영역(24)과 n-형 영역(26) 및 p-형 기판(20)으로 형성되는 p-n-p 접합 영역으로서 형성된다. 핀드 광다이오드(11)는, n-형 광다이오드 영역(26)이 피닝(pinning) 전압에서 완전히 공핍되도록, 2개의 p-형 영역(20, 24)을 포함한다. 불순물 도핑 소스/드레인 영역(22)(도 1)(바람직하게는, n-형 전도성을 가짐)은 트랜지스터 게이트(40, 50, 60)의 각 측부에 마련된다. 전송 게이트(30)에 근접한 플로팅 확산 영역(25) 또한 바람직하게는 n-형이다.
일반적으로, 도 1 내지 2의 CMOS 화상 센서 셀(10)과 같은 CMOS 화상 센서에서는, 입사광으로 하여금 전자가 영역(26)에서 수집되게 한다. 게이트(50)를 갖는 소스 팔로워 트랜지스터에 의해 생성되는 최대 출력 신호는 영역(26)으로부터 추출되는 전자의 수에 비례한다. 최대 출력 신호는 전자를 획득하는 영역(26)의 증가된 전자 용량(electron capacitance) 또는 수용 능력(acceptability)과 함께 증가한다. 핀드 광다이오드의 전자 용량은 일반적으로 화상 센서의 도핑 레벨 및 능동 층 내로 주입된 도펀트(dopant)에 좌우된다.
도 2는 전하 축적 영역(21)이 형성된 기판 층(20)에 형성되는 트렌치(trench) 절연 영역(15)을 또한 예시한다. 기판 층(20)은 실리콘 베이스 층 위에 마련된 에피택셜(epitaxial) 층일 수 있다. 트렌치 절연 영역(15)은 일반적으로 전형적인 STI 처리를 사용하거나 실리콘의 국소 산화(LOCOS) 처리를 사용하여 형성된다. 트렌치 절연 영역(15)은 근접한 픽셀들 간에 물리적인 장벽을 제공하고, 픽셀을 서로 광학적 및 전기적으로 절연하는 것을 돕는다. 예를 들어, 도 2에 도시된 바와 같이, 트렌치 절연 영역(15)은 근접한 픽셀 영역(B)의 감광 요소로부터 픽셀 영역(A)의 핀드 광다이오드(11)의 표면 전기 절연을 제공한다.
앞서 기술된 트렌치 절연 영역(15)의 형성과 관련된 다른 문제점은, 이온이 트렌치의 밑면(17) 및 에지(edge) 또는 측벽(16)(도 2)에 가까운 기판에 주입될 때, 능동 소자 영역 및 트렌치 사이의 접합에서 전류 누설이 발생할 수 있다는 것이다. 또한, 트렌치 절연 영역(15)의 밑면(17) 및 측벽(16)을 따르는 주 결정면(dominant crystallographic plane)이 인근의 실리콘 기판 보다 높은 실리콘 밀도를 가지며, 따라서 트렌치 밑면(17) 및 측벽(16)을 따르는 고 밀도의 트랩 사이트(trap site)를 생성한다. 이들 트랩 사이트는 일반적으로 충전되지 않지만, 전자 및 정공이 트랩 사이트에 사로잡히게 되면 충전되게 된다. 이들 트랩 사이트가 트렌치 절연 영역(15)의 밑면(17) 및 측벽(16)을 따라 형성된 결과로, 트렌치 밑면(17) 및 측벽(16)을 가까이 따르는 전류 생성은 매우 높아질 수 있고, 광소자에 의해 캡쳐(capture)된 광으로부터 유효한 다른 광발생 전하를 감소시킬 수 있다. 트랩 사이트 내부 또는 광다이오드 공핍 영역의 부근으로부터 발생된 전류는 또한 바람직하지 않은 암(dark) 전류를 유발한다.
광다이오드에서 암 전류를 최소화하는 것은 CMOS 화상 센서 제조에 있어서 중요하다. 암 전류는 일반적으로, CMOS 화상 센서의 도핑 주입 조건에 강력하게 좌우되는, 핀드 광다이오드(11)의 전하 수집 영역(21)의 누설에 기인한다. 추가적으로 그리고 앞서 설명된 바와 같이, 결점 및 트랩 사이트 내부 또는 광다이오드 공핍 영역의 부근은 암 전류 발생량에 강력하게 영향을 미친다. 요컨대, 암 전류는, 트랩 사이트 내부 또는 광다이오드 공핍 영역의 부근으로부터 발생된 전류, 실리콘/표면 인터페이스(interface)의 표면 누설; 공핍 영역의 강 자계(high field)의 결과로서 대역 간(band-to-band) 터널링(tunneling) 유도 캐리어 생성; 광다이오드의 횡 측벽으로부터 나오는 접합 누설; 및 절연 구석 예컨대, 응력(stress) 유도 및 트랩(trap) 보조 터널링으로부터의 누설의 결과이다.
CMOS 이미저는 또한 일반적으로, 영역(26)에서 수집된 전기 전하를 완전히 수집 및 저장하는 능력 부재의 결과로서, 신호 대 잡음 비의 악화 및 다이내믹 레인지(dynamic range)의 악화를 당한다. 광 어레이에서의 포톤(photon) 수집으로 인하여 픽셀 전기 신호의 크기가 매우 작기 때문에, 픽셀의 신호 대 잡음 비 및 다이내믹 레인지는 가능한 한 커야한다.
따라서, 근접한 픽셀 센서 셀들 간의 감소된 픽셀 이격, 감소된 혼신 및 블루밍(blooming)과 더불어, 감소된 암 전류 및 증가된 광다이오드 용량을 나타내는 개선된 CMOS 이미저가 요구된다. 또한, (i) CMOS 이미저의 근접한 픽셀의 감광 요 소들 간에 전기적 및 물리적 분리를 제공하면서 픽셀 곡선 인자(픽셀 밀도)를 증가시키기 위해 최소 폭을 갖으며, (ii) 전류 생성 또는 전류 누설을 방지하고; (iii) 광다이오드의 광흡수에 의해 생성되는 전자를 픽셀 센서 셀의 광다이오드의 전하 수집 영역으로 되돌리는 반사 장벽으로서 동작하는, CMOS 이미저의 절연 영역이 요구된다.
이들 개선과 더불어, 암 전류를 제거하고 CMOS 이미저의 근접한 픽셀 센서 셀들 간의 혼신을 감소시키는 절연 기술을 나타내는 능동 픽셀 광센서를 제조하는 방법이 또한 요구된다.
일 양태에 있어서, 본 발명은, CMOS 이미저의 근접한 픽셀 센서 셀들의 광센서의 물리적 및 전기적 절연을 제공하는 픽셀 센서 셀의 절연 영역 대신에 형성되는 제1 도전형의 장벽 주입 영역을 제공한다. 장벽 주입 영역은 제1 폭을 갖는 제1 영역과 제1 영역의 아래에 위치되고 제1 폭 보다 큰 제2 폭을 갖는 제2 영역을 포함한다. 제1 영역은 CMOS 이미저의 픽셀 센서 셀의 근접한 광다이오드의 제2 도전형의 도핑 영역으로부터 횡방향으로 이격된다. 제1 영역은 약 0.4 미크론(micron) 보다 작은, 바람직하게는 약 0.2 미크론 보다 작은 폭을 갖으며, 근접한 픽셀 셀의 광센서들 사이와 같은, 근접한 픽셀 셀의 요소들 사이에 최소의 이격을 제공하고, CMOS 이미저의 픽셀 밀도를 개선한다.
장벽 주입 영역의 제2 영역은 제1 영역의 아래에 접하여 위치되며, 제1 폭 보다 큰, 약 0.6 내지 약 1.2 미크론의, 보다 바람직하게는 약 0.8 미크론의 폭을 갖는다. 장벽 주입 영역의 제1 및 제2 영역은 기판 표면의 아래에 다른 에너지 및 도핑 레벨로 제1 도전형의 주입을 복수회 수행함에 의해 형성된다.
다른 양태에 있어서, 본 발명은 CMOS 이미저의 기판 표면 아래 및 픽셀 센서 셀의 광센서 부근에 장벽 주입 영역을 형성하는 방법을 제공한다. 장벽 주입 영역은, (i) 약 0.4 미크론 보다 작은, 바람직하게는 0.2 미크론 보다 작은 제1 폭을 갖는 제1 주입 영역을 형성하기 위해 제1 주입을 수행하는 단계, 및 (ii) 제1 주입 영역의 아래에 약 0.6 내지 약 1.2 미크론의, 보다 바람직하게는 약 0.8 미크론의 제2 폭을 갖는 제2 주입 영역을 형성하기 위해 제2 주입을 수행하는 단계에 의해 형성된다.
본 발명의 이들 및 다른 특징과 장점은 첨부 도면에 관련하여 제공되는 하기의 상세한 설명 및 본 발명의 예시되는 모범적인 실시예들로부터 보다 명백해질 것이다.
도 1은 모범적인 종래의 CMOS 화상 센서 픽셀의 평면도이다.
도 2는 도 1의 CMOS 화상 센서의 2-2' 라인을 따라 취해진 단면도이다.
도 3은 본 발명에 따른 장벽 주입 영역의 제조를 예시하는 CMOS 화상 센서 픽셀의 개략적인 단면도이고, 처리의 초기 단계이다.
도 4는 본 발명의 실시예에 따른 도 3에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 단편의 개략적인 단면도이다.
도 5는 도 4에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 픽 셀의 개략적인 단면도이다.
도 6은 도 5에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 픽셀의 개략적인 단면도이다.
도 7은 도 6에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 픽셀의 개략적인 단면도이다.
도 8은 도 7에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 픽셀의 개략적인 단면도이다.
도 9는 도 8에 도시된 단계의 차후 처리 단계에서 도 3의 CMOS 화상 센서 픽셀의 개략적인 단면도이다.
도 10은 본 발명에 따라 제조된 CMOS 화상 센서 픽셀을 통합한 컴퓨터 프로세서 시스템의 개략도를 예시한다.
하기의 상세한 설명에서는, 이 명세서의 일부를 형성하는 첨부 도면에 대해 언급하고, 본 발명이 실시될 수 있는 특정 실시예들을 예시하는 형태로 나타내었다. 이들 실시예는 당업자가 발명을 실시할 수 있을 정도로 충분히 상세하게 기술되었으며, 다른 실시예들도 활용될 수 있고, 본 발명의 사상 및 권리 범위를 벗어남 없이 구조적, 논리적, 및 전기적 변형도 만들 수 있다는 것은 당연하다.
웨이퍼 및 기판이라는 용어는, 실리콘, 실리콘-온-인슐레이터(SOI) 또는, 실리콘-온-사파이어(SOS) 기술, 도핑 또는 언도핑된(undoped) 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜 층, 및 여타 반도체 구조를 포함하는 반 도체-기반 재료로 이해되어 진다. 또한, 하기의 상세한 설명에서 웨이퍼 또는 기판에 대해 언급할 때, 베이스 반도체 구조 또는 기초의 내부 또는 상부에 영역 또는 접합을 형성하기 위해 종전의 처리 공정들이 활용될 수 있다. 또, 반도체가 실리콘 기반일 필요는 없고, 실리콘-게르마늄, 실리콘-온-인슐레이터, 실리콘-온-사파이어, 게르마늄, 또는 갈륨 비화물(gallium arsenide) 또는 여타 반도체 재료에 기반된 것일 수 있다.
픽셀이라는 용어는, 전자기 방사를 전기적인 신호로 변환하기 위한, 광센서 및 트랜지스터를 포함하는 영상(picture) 요소 단위 셀을 말한다. 예시의 목적으로, 대표적인 픽셀의 일부가 이 명세서의 도면 및 상세한 설명에 예시되었고, 일반적으로, 이미저의 모든 이미저 픽셀의 제조가 유사한 방식으로 동시에 진행할 것이다.
“최소로 이격되다”라는 용어는, 본 발명의 실시예에 따라 서로 이격된 적어도 2개의 근접한 픽셀들 사이의 최소 거리를 말한다. 본 발명에서 목적하기로는, “최소로 이격되다”라는 용어가 약 0.4 미크론 보다 작은, 바람직하게는 약 0.2 미크론 보다 작은 거리를 말한다.
이제 동일 요소가 동일 참조번호로 지정된 도면을 참조하면, 도 3 내지 9는, 4-트랜지스터(4T) 픽셀 센서 셀(100, 100a)(도 9) 부근의, 기판(110)의 표면 아래 및 광다이오드(188, 188a)로서 형성된 광센서의 전하 수집 영역(126, 126a)의 부근에 위치되는 장벽 주입 영역(200)을 형성하는 방법의 모범적인 실시예를 예시한다. 하기에서 상세하게 설명되는 바와 같이, 장벽 주입 영역(200)은, 제1 폭을 갖는 제 1 주입 영역(199), 및 제1 폭 보다 큰 제2 폭을 갖는 제2 주입 영역(299)을 형성하기 위해, p-형 에피택셜(epi) 층(110a)의 표면 아래에 다른 에너지 및/또는 주입량(dosage)의 제1 도전형의 도펀트 주입에 의해 형성된다. 제2 주입 영역(299)은 제1 주입 영역의 아래에 위치되어 제1 주입 영역을 p+ 기판(110b)의 상부 표면으로 연결하며, 따라서 근접한 픽셀들 간의 감소된 혼신 및 감소된 블루밍을 제공한다.
주목해야할 것은, 본 발명이 4-트랜지스터(4T) 픽셀 셀의 사용에 관련하여 기술될지라도, 본 발명은 또한, 예를 들어, 전하 전송 트랜지스터가 생략된 4T 셀과는 다른 3-트랜지스터(3T)를 포함하는 어떠한 CMOS 이미저에도, 그리고 4개의 트랜지스터보다 많이 가진 픽셀 셀에도 적용될 수 있다는 것이다.
도 3 내지 9는 도 2에서 도시된 것과 동일한 단면도에 따른 기판(110)을 예시한다. 예시의 목적으로, 도 3 내지 9는, 베이스 반도체에 의해 지지되는 에피택셜 층을 포함하는 기판(110)을 예시한다. 만약, p+ 에피택셜 기판 층이 요구된다면, 도 3에 예시된 바와 같이, p-형 에피택셜(epi) 층(110a)(도 3)이 고도로 도핑된 p+ 기판(110b) 위에 형성된다. p-형 에피택셜 층(110a)은 약 2 미크론 내지 약 12 미크론, 보다 바람직하게는 약 2 미크론 내지 약 7 미크론의 두께로 형성될 수 있고, cm3 당 원자수가 약 1 × 1014 내지 약 5 × 1016, 보다 바람직하게는 cm3 당 원자수가 약 5 × 1014 내지 약 5 × 1015 범위의 도펀트 농도를 가질 수 있다. p+ 기판(110b)은 약 0.001Ω-cm 내지 약 1Ω-cm, 보다 바람직하게는 약 0.01Ω-cm 내지 약 0.1Ω-cm의 전기 저항률을 가진 고도로 도핑된 기판이다.
도 3은 또한, 각각이 제1 및 제2 근접 픽셀 영역(A, B)에 대응하는, p-형 에피택셜 층(110a) 위에 형성된 다층 전송 게이트 스택(stack)(130, 130a)을 예시한다. 전송 게이트 스택(130)의 요소는 전송 게이트 스택(130a)의 것들과 유사하며, 따라서, 간략화를 위해, 게이트 스택(130)의 요소만의 기술이 하기에 제공된다.
전송 게이트 스택(130)은, p-형 에피택셜 층(110a) 상에 성장 또는 증착된 제1 게이트 산화물 층(131), 도핑된 폴리실리콘(polysilicon) 또는 여타 적합한 컨덕터 재료의 도전층(132), 및 예컨대, 실리콘 산화물(실리콘 이산화물), 질화물(실리콘 질화물), 산질화물(실리콘 산질화물), ON (oxide-nitride), NO(nitride-oxide), 또는 ONO(oxide-nitride-oxide)로 형성될 수 있는 제2 절연 층(133)을 포함한다. 제1 및 제2 절연 층(131, 133) 및 도전층(132)은, 종래의 증착 및 에칭 방법, 특히, 패턴화된 에칭에 뒤 이어서, 예컨대, 블랭킷(blanket) 화학적 증착(CVD) 또는 플라즈마 화학 기상 성장 법(plasma enhanced chemical vapor deposition; PECVD)에 의해 형성될 수 있다.
필요할 경우, 규화물(silicide) 층(도시되지 않음)이, 도전층(132) 및 제2 절연층(133)의 사이, 다층 게이트 스택(130)에 또한 형성될 수 있다. 유리하게, 이미저 회로 설계에서 모든 다른 트랜지스터의 게이트 구조는 이 추가적으로 형성되는 규화물 층을 가질 수 있다. 상기 규화물 층은 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 몰리브덴 규화물, 또는 탄탈륨 규화물일 수 있다. 상기 규화물 층은 또한, TiN/W 또는 WNX/W와 같은 장벽 층/내열 금속일 수 있고, 또는 전체가 WNX로 형성될 수 있다.
이제 도 4에 대해 언급한다. 게이트 스택(130, 130a)의 형성 후에, 제1 포토레지스트(photoresist) 층(167)이 도 3의 구조 위에 약 1,000 옹스트롬(Angstrom) 내지 약 50,000 옹스트롬의 두께로 형성된다. 제1 포토레지스트 층(167)은, 제1 주입 영역이 본 발명의 실시예에 따라 형성될 수 있는, 근접한 픽셀들 사이에 p-형 에피택셜 층(110a)의 영역(101)(도 4) 위에 개구부(168)를 획득하기 위해, 패턴화된다. 도 4에 예시된 바와 같이, 제1 포토레지스트 층(167)은, 제1 개구부(168)의 일 측에, 포토레지스트 층(167)이 각각의 제1 및 제2 픽셀 영역(A, B)의 내에서 거리 “W1/2”로 연장하도록, 패턴화된다. 바람직하게는, 거리(W1)는 약 0.4 미크론 보다 작고, 보다 바람직하게는 약 0.2 미크론 보다 작으며, 제1 주입 영역(199)(도 6)의 폭(W1)을 나타낸다.
다음으로, 도 4의 구조는, 예시적인 목적으로 p-형인 제1 도전형의 도펀트로 제1 도펀트 주입(169)(도 5)을 받게 된다. 이러한 방식으로, 도 6에 예시된 바와 같이, 제1 p-형 웰(well) 영역(199)(또는 제1 주입 영역(199))을 형성하기 위해, p-형 이온이 개구부(168)를 통해서 p-형 에피택셜 층(110a)의 영역(101) 내로 주입된다. 제1 p-형 웰 영역(199)은, p-형 에피택셜 층(110a)의 표면(111a)의 아래로 연장하고, 후술되는 바와 같이, 2개의 근접한 광다이오드가 형성되게 되는 기판(110)의 능동 영역(A, B)에 근접하여 위치된다. 제1 p-형 웰 영역(199)의, 두께 T1(도 6)으로서 도시된 기판(110) 내로의 깊이는, 약 0.5 내지 약 2 미크론, 보다 바람직하게는 약 1 미크론이다.
도펀트 주입(169)은, 제1 p-형 웰 영역(199)(도 6)을 형성하기 위해, 붕소 또는 인듐과 같은 p-형 이온을 p-형 에피택셜 층(110a)의 영역(101) 내로 주입하도록 수행된다. 이온 주입(169)은, 50 keV 내지 약 1 MeV, 보다 바람직하게는 약 100 keV 내지 약 500 keV 의 에너지로 수행될 수 있다. 제1 p-형 웰 영역(199)의 주입 도즈(dose)는, cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 범위 내, 바람직하게는 cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 범위 내이다. 필요하다면, 제1 p-형 웰 영역(199)의 프로파일을 맞추기 위해 다중 주입물이 활용될 수 있다. 또한, 제1 p-형 웰 영역(199)을 형성하는 주입물 또는 다중 주입물은, 각이 져 있을 수 있고, 또는 적어도 각이 있는 하나의 주입물에 관련하여 사용될 수 있다.
도 6에 도시된 제1 p-형 웰 영역(199)의 형성 후에, 제1 패턴화된 포토레지스트(167)가, 예로서 산소 플라즈마와 같은, 종래의 기술에 의해 제거된다. 이 시점에서의 구조는 도 6에 묘사된다.
제2 마스크(mask)된 도펀트 주입은, 제1 p-형 웰 영역(199)의 바로 아래에 접하는 기판의 영역에 이온을 주입하기 위해, 그리고 도 8에 예시된 바와 같은, 제2 p-형 웰 영역(299)을 형성하기 위해, 예시적인 목적으로 p-형인, 제1 도전형의 도펀트로 수행된다. 이를 위해, 약 13,000 옹스트롬 내지 약 100,000 옹스트롬의 두께를 갖는 제2 포토레지스트(267)(도 7)가 도 6의 구조 위에 형성되고, 도 7에 도시된 제2 개구부(268)를 획득하도록 패턴화된다. 도 7에 예시된 바와 같이, 제2 포토레지스트 층(267)은, 제2 개구부(268)의 일 측에, 포토레지스트 층(267)이 각각의 제1 및 제2 픽셀 영역(A, B)의 내에서 거리 “W2/2”로 연장하도록, 패턴화된다. 바람직하게는, 거리(W2)는 약 0.6 미크론 내지 약 1.2 미크론, 보다 바람직하게는 약 0.8 미크론이며, 제2 주입 영역(299)(도 8)의 상부 폭(W2)을 나타낸다. 도시된 바와 같이, 개구부(268)의 폭(W2)은 개구부(168)의 폭(W1) 보다 넓다.
제2 도펀트 주입(269)은, 제2 p-형 웰 영역(299)(도 8)을 형성하기 위해, 붕소 또는 인듐과 같은 p-형 이온을 p-형 에피택셜 층(110a)의 영역(102) 내로 주입하도록 수행된다. 제2 도펀트 주입(269)은, 기판(110)을 이온 주입기 내로 위치시키고 개구부(268)를 통해 적절한 p-형 도펀트 이온을 주입함에 의해 수행될 수 있다. 이온 주입(269)은 50 keV 내지 약 3 MeV, 보다 바람직하게는 약 200 keV 내지 약 1.5 MeV 의 에너지로 수행될 수 있다. 제2 p-형 웰 영역(299)의 주입 도즈는 제1 p-형 웰 영역(199)의 주입 도즈와 같거나 다를 수 있다. 예시 목적으로서만, 제2 p-형 웰 영역(299)의 주입 도즈는 cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 범위 내, 바람직하게는 cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 범위 내이다. 필요하다면, p-형 영역(299)의 프로파일을 맞추기 위해 다중 주입물이 사용될 수 있다. 또한, 제2 p-형 웰 영역(299)을 형성하는 주입물 또는 다중 주입물 은, 각이 져 있을 수 있고, 또는 적어도 각이 있는 하나의 주입물에 관련하여 사용될 수 있다.
도 8에 예시된 바와 같이 그리고 모범적인 실시예에 따르면, 제2 p-형 웰 영역(299)은, 약 0.6 내지 약 1.2 미크론, 보다 바람직하게는 약 0.8 미크론의 상부 폭(W2)과, 약 0.8 내지 약 1.4 미크론, 보다 바람직하게는 약 1.0 미크론의 하부 폭(W3)을 갖는 사다리꼴 단면을 갖는다. 그러나, 본 발명은, 다양한 다른 단면 형상을 갖는 예컨대, 특히, 직사각형 형상인, 제2 p-형 웰 영역(299)을 또한 의도한다. 제2 p-형 웰 영역(299)의 기판(110) 내로의, 두께 T2 (도 8)로 표시되는 깊이는, 약 1.5 내지 약 12 미크론, 보다 상세하게는 약 5 미크론이다.
제2 도펀트 주입(269)(도 7)의 차후에, 제2 포토레지스트 층(267)이, 예로서 산소 플라즈마와 같은, 종래의 기술에 의해 제거된다. 이 시점에서의 구조는 도 8에 묘사된다.
이제 도 9를 참조하면, 4-트랜지스터(4T) 픽셀 센서 셀(100, 100a)의 광다이오드(188, 188a)의 요소가 그 다음에, 본 발명의 장벽 주입 절연 영역(200)의 제1 및 제2 p-형 주입 영역(199, 299)에 근접하여 형성된다. 본 발명이 감광 요소로서 광다이오드를 참조하여 후술될지라도, 본 발명은 이러한 모범적인 실시예에 한정되지 않으며, 특히, 광컨덕터 및 광게이트와 같은 다양한 감광 요소에 근접한 주입 영역(200)의 형성을 고려한다.
본 발명의 모범적인 실시예에 따르면, 각 광다이오드(188, 188a)는 영 역(124, 124a), p-형 에피택셜 층(110a), 및 영역(126, 126a) 각각에 의해 형성되는 p-n-p 광다이오드이다. n-형 영역(126, 126a)(도 9)은, 근접한 픽셀 셀의 능동 영역(A, B)의 바로 아래 기판의 영역에, 그리고 장벽 주입 영역(200)에 근접하여, 예시 목적으로 n-형인, 제2 도전형의 도펀트를 주입함에 의해 형성된다. 도 9에 도시된 바와 같이, n-형 영역(126, 126a)은 수평 방향으로 약 10 내지 20 nm 의 거리 “d2”로 제1 p-형 웰 영역(199)로부터 이격된다. 도 9가 제1 p-형 웰 영역(199)으로부터 약간 이격된 n-형 영역(126, 126a)을 예시할지라도, 본 발명은 이러한 실시예에 한정되지 않으며 또한 적어도 일측으로 제1 p-형 웰 영역(199)에 근접 및 접촉하는 n-형 영역(126, 126a)의 형성도 고려한다.
또한, 도 9가, 수직 방향으로 약 100 내지 약 500 nm, 보다 바람직하게는 약 300 nm의 거리 “d1”으로 제2 p-형 웰 영역(299)로부터 약간 이격된 n-형 영역(126, 126a)을 예시할지라도, 본 발명은 또한, 제2 p-형 웰 영역(299)이 n-형 영역(126, 126a)에 적어도 일 방향으로(예컨대, 수직방향으로) 또는 수직 및 수평 방향 양쪽으로 접촉함에 따른 실시예를 고려한다.
주입 n-도핑 영역(126, 126a)은 광발생 전자 수집을 위한 감광 전하 저장 영역을 형성한다. 이온 주입은, n-도핑 영역(126, 126a)을 형성하기 위해, 기판(110)을 이온 주입기 내로 위치시켜서 적절한 n-형 도펀트 이온을 20 keV 내지 약 500 keV의 에너지로 기판(110) 내로 주입함에 의해 수행될 수 있다. 비소(arsenic), 안티몬(antimony), 또는 인(phosphorous)과 같은 n-형 도펀트가 채용 될 수 있다. n-도핑 영역(126, 126a)(도 9)의 도펀트 농도는 cm3 당 원자수가 약 1 × 1015 내지 약 1 × 1018 의 범위 내, 바람직하게는 cm3 당 원자수가 약 5 × 1016 내지 약 5 × 1017 의 범위 내이다. 필요하다면, n-도핑 영역(126, 126a)의 프로파일을 맞추기 위해 다중 주입물이 사용될 수 있다. 또한, 영역(126, 126a)을 형성하는 주입물은, 게이트 스택(130, 130a)을 향한 주입물의 방향을 각지게 함에 의해 형성되는, 각이 있는 주입물일 수 있다.
현시점에서 완료된 광다이오드(188, 188a)(도 9)의 p-형 핀드 표층(124, 124a)을 형성하기 위해, 주입 n-형 영역(126, 126a)의 위 및 전송 게이트(130, 130a)와 장벽 주입 영역(200)의 사이 영역에 p-형 이온이 주입되도록, 예시적인 목적으로 p-형인, 제1 도전형의 도펀트와 함께하는 다른 도펀트 주입이 수행된다.
p-형 이온이 주입 n-형 영역(126, 126a)의 위 및 전송 게이트(130, 130a)와 장벽 주입 영역(200)의 사이 영역에 주입되도록, p-형 핀드 표층(124, 124a)이 또한, 예시적인 목적으로 p-형인, 제1 도전형의 도펀트로 도펀트 주입을 수행함에 의해 형성된다.
도 9는 또한, 다층 게이트 스택(130, 130a)의 부근 및 p-n-p 광다이오드(188, 188a)의 n-형 도핑 영역(126, 126a)의 맞은편에 위치되는 n-형 플로팅 확산 영역(129, 129a)을 예시한다. 이러한 방식으로, 다층 전송 게이트 스택(130, 130a)은 광다이오드(188, 188a)의 전하 수집 영역(126, 126a)에서 축적된 전하를 플로팅 확산 영역(129, 129)으로 전송한다.
n-형 영역(126, 126a) 부근의 도 9의 장벽 주입 절연 영역(200)은, p-n-p 광다이오드(188, 188a)의 n-도핑 영역(126, 126a)에서 광에 의해 생성되는 전자에 반사 장벽으로 동작한다. 포톤 형태의 광 방사가 광사이트(photosite) 영역(126, 126a)을 타격하면, 광-에너지가 n-도핑 영역(126, 126a)에 저장되는 전자로 변환된다. 광의 흡수는 전자-정공 쌍을 생성한다. p-웰 또는 p-형 에피택셜 층의 n-도핑 광사이트의 경우에 있어서는, 전자가 저장된다. n-웰에 p-도핑 광사이트의 경우에 있어서는, 정공이 저장된다. 따라서, p-형 에피택셜 층(110a)에 형성된 n-채널 소자를 갖는 앞서 기술된 모범적인 실시예에서는, n-도핑 광사이트 영역(126, 126a)에 저장되는 캐리어(carrier)는 전자이다. 장벽 주입 절연 영역(200)은, 밴드 다이어그램(band diagram)을 변형하는 농도 구배(gradient)를 형성함에 의해 기판(110)으로의 캐리어 손실을 저감시키도록 동작하고 n-도핑 광사이트 영역(126, 126a)을 향해 전자를 되돌려 반사함으로써, 근접한 픽셀 센서 셀 간의 혼신을 감소시킨다.
장벽 주입 절연 영역(200)은 전하 수집 영역에서 광에 의해 생성되는 전자에 반사 장벽을 제공함과 더불어, 광센서-광센서 절연, 예컨대, 장벽 주입 영역(200)의 타측에 위치되는 근접한 광다이오드(근접한 p-n-p 광다이오드(188a)와 같은)로부터의 p-n-p 광다이오드(188)의 절연을 제공한다.
장벽 주입 절연 영역(200)은 장벽 영역 및 광센서-광센서 절연을 제공함과 더불어, 또한 얕은(shallow) 트렌치 절연 영역의 구조, 및 그에 따라 상기한 얕은 트렌치 절연 영역의 밑면을 따르는 트랩 사이트의 구조를 제거한다. 트렌치 절연 영역의 밑면을 따르는 이들 트랩 사이트의 구조를 제거한 결과로, 암 전류 발생 및 누설이 감소된다. 장벽 주입 영역(200)은 또한 p-형 에피택셜 층(110a)을 p+ 기판(110b)으로 “후크-업(hooks-up)”하여 혼신을 제거하고, 개선된 픽셀 크기 조정을 가능하게 한다.
각각의 게이트(40, 50, 60) 및 상기 게이트 각 측부의 소스/드레인 영역에 관련된 것으로 도 1에 도시된, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 및 로우 선택 트랜지스터를 포함하는 픽셀 센서 셀(100, 100a)의 잔존 소자는, 또한 주지된 방법에 의해 형성된다. 픽셀 셀(100, 100a)의 게이트 라인 및 여타 연결부를 연결하기 위한 접점 및 배선을 형성하기 위해, 종래의 처리 공정이 또한 채용될 수 있다. 예를 들어, 필요에 따라, CMP 평탄화되고 접점 구멍을 마련하기 위해 에칭되며, 그 다음으로 리셋 게이트, 전송 게이트, 및 여타 픽셀 게이트 구조로의 접점을 마련하기 위해 금속화되는, 예컨대, 실리콘 이산화물, BSG, PSG, 또는 BPSG의 패시베이션(passivation) 층으로 표면 전체가 덮일 수 있다. 다른 회로 구조로의 컨덕터 및 인슐레이터의 종래의 다중 층은, 픽셀 센서 셀의 구조를 상호 연결하는데 또한 사용될 수 있다.
본 발명에 따라 구성된 픽셀을 갖는 CMOS 이미저(642)에 연결된 일반적인 프로세서 기반 시스템(600)이 도 10에 예시된다. 프로세서 기반 시스템은, CMOS 화상 센서를 포함할 수 있는 디지털 회로를 갖는 모범적인 시스템이다. 제한 없이, 상기 시스템은, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점시스템, 천체 추적 시스템, 동작 감지 시스템, 안정화 시스템, 및 고 선명(high-definition) 텔레비전을 위한 데이터 압축 시스템과, 본 발명을 활용할 수 있는 모든 것을 포함할 수 있다.
컴퓨터 시스템과 같은, 프로세서 기반 시스템은, 버스(652)를 통해 입출력(I/O) 장치(646)와 통신하는, 예로서 마이크로프로세서와 같은, 예컨대 중앙 처리 장치(CPU)(644)를 일반적으로 포함한다. CMOS 화상 센서(642)도 또한 버스(652)를 통해 시스템과 통신한다. 컴퓨터 시스템(600)은 랜덤 액세스 메모리(RAM)(648)를 또한 포함하고, 그리고, 컴퓨터 시스템의 경우는, 버스(652)를 통해 또한 CPU(644)와 통신하는, 플로피 디스크 드라이브(654), 및 컴팩트 디스크(CD) ROM 드라이브(656) 또는 플래시 메모리 카드(657)와 같은 주변 장치를 포함할 수 있다. 프로세서(654), CMOS 화상 센서(642), 및 메모리(648)를 단일 IC 칩 상에 집적하는 것이 또한 바람직하다.
앞서의 실시예들이, p-형 장벽 주입 영역(200)에 근접하여 형성된 n-형 전하 수집 영역(126, 126a)을 갖는 p-n-p 광다이오드(188, 188a)(도 9)와 같은, 근접한 픽셀 셀의 p-n-p 광다이오드로서의 광센서의 형성을 참조하여 기술됐을지라도, 본 발명이 이러한 실시예로 한정되지 않음을 이해해야 한다. 따라서, 본 발명은, n-형 장벽 주입 영역에 근접하여 형성된 p-형 전하 수집 영역을 포함하는 n-p-n 광다이오드, 광게이트, 및 다른 형태의 광센서를 포함하는 다른 광센서에도 동등하게 적용될 수 있다. 물론, 도펀트 및 모든 구조의 도전형은 따라서, PMOS 트랜지스터에 대응하는 전송 게이트와 더불어 변경될 것이다. 또한, 본 발명의 실시예가 p- n-p 광다이오드를 참조하여 앞서 기술됐을지라도, 본 발명은 또한 n-p 또는 p-n 광다이오드에도 적용될 수 있다.
추가적으로 그리고 앞서 주목된 바와 같이, 본 발명이 근접한 픽셀 센서 셀의 감광 요소의 전하 수집 영역을 절연하는 단지 하나의 장벽 주입 영역(200)의 형성을 참조하여 기술됐을지라도, 본 발명은 픽셀을 절연하기 위해 기판 상의 다양 위치에 배치되는 다수의 상기한 장벽 주입 영역의 형성을 또한 의도한다. 또한, 본 발명이 4-트랜지스터(4T) 픽셀 셀의 사용을 위한 전송 트랜지스터 연결의 전송 게이트를 참조하여 앞서 기술됐을지라도, 본 발명은 또한, 특히, 5-트랜지스터(5T) 픽셀 셀, 6-트랜지스터(6T) 픽셀 셀, 또는 3-트랜지스터(3T) 셀에도 적용될 수 있다.
앞서의 상세한 설명 및 도면은, 본 발명의 특징 및 장점을 획득하는 모범적인 실시예들의 예시만을 고려하였다. 특정 처리 조건 및 구조로의 변형 및 대체는 본 발명의 사상 및 범위를 벗어남 없이 만들 수 있다. 따라서, 본 발명은 앞서의 상세한 설명 및 도면에 의해 한정되는 것으로서 생각되지 않으며, 오로지 첨부된 청구범위의 권리범위에 의해서만 한정된다.

Claims (77)

  1. 기판,
    상기 기판의 표면 아래에 위치되고, 주입 영역이 다른 폭을 갖는 적어도 2개의 주입 절연 영역을 포함하는 제1 도전형의 절연 영역, 및
    상기 주입 절연 영역에 근접하여 형성된 제2 도전형의 전하 수집 영역을 갖는 적어도 하나의 광센서를 포함하는, 픽셀 구조.
  2. 청구항 1에 있어서, 상기 광센서는 광다이오드인, 픽셀 구조.
  3. 청구항 1에 있어서, 상기 광센서는 광컨덕터인, 픽셀 구조.
  4. 청구항 1에 있어서, 상기 광센서는 광게이트인, 픽셀 구조.
  5. 청구항 1에 있어서, 상기 픽셀은, 상기 주입 영역에 근접하여 상기 주입 영역의 양측에 각기 배치되는 2개의 광센서를 포함하는, 픽셀 구조.
  6. 청구항 1에 있어서, 상기 기판은, 기판 층 위의 도핑 에피택셜(epitaxial) 층을 더 포함하며, 상기 주입 영역이 상기 도핑 에피택셜 층 내에 마련되는, 픽셀 구조.
  7. 청구항 6에 있어서, 상기 주입 영역은, 상기 도핑 에피택셜 층의 상부 표면 아래에 위치하고 제1 폭을 갖는 제1 주입 절연 영역, 및 상기 제1 주입 절연 영역의 아래에 접하여 위치하고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 주입 절연 영역을 포함하는, 픽셀 구조.
  8. 청구항 7에 있어서, 상기 제1 폭은 약 0.4 미크론보다 작은, 픽셀 구조.
  9. 청구항 8에 있어서, 상기 제1 폭은 약 0.2 미크론보다 작은, 픽셀 구조.
  10. 청구항 7에 있어서, 상기 제2 폭은 약 0.6 내지 1.2 미크론인, 픽셀 구조.
  11. 청구항 10에 있어서, 상기 제2 폭은 약 0.8 미크론인, 픽셀 구조.
  12. 청구항 7에 있어서, 상기 제1 주입 절연 영역은 약 0.5 내지 약 2.0 미크론의 두께를 갖는, 픽셀 구조.
  13. 청구항 12에 있어서, 상기 제1 주입 절연 영역은 약 1 미크론의 두께를 갖는, 픽셀 구조.
  14. 청구항 7에 있어서, 상기 제2 주입 절연 영역은 약 1.5 내지 약 12.0 미크론의 두께를 갖는, 픽셀 구조.
  15. 청구항 14에 있어서, 상기 제2 주입 절연 영역은 약 5 미크론의 두께를 갖는, 픽셀 구조.
  16. 청구항 7에 있어서, 상기 제2 주입 절연 영역은 사다리꼴 단면을 갖는, 픽셀 구조.
  17. 청구항 7에 있어서, 상기 제1 주입 절연 영역은, cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 도펀트 농도의 p-형 도펀트로 도핑되는, 픽셀 구조.
  18. 청구항 17에 있어서, 상기 제1 주입 절연 영역은, cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 도펀트 농도의 p-형 도펀트로 도핑되는, 픽셀 구조.
  19. 청구항 7에 있어서, 상기 제2 주입 절연 영역은, cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 도펀트 농도의 p-형 도펀트로 도핑되는, 픽셀 구조.
  20. 청구항 19에 있어서, 상기 제2 주입 절연 영역은, cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 도펀트 농도의 p-형 도펀트로 도핑되는, 픽셀 구조.
  21. 청구항 1에 있어서, 상기 주입 절연 영역은, p+ 기판 위에 형성된 p-형 에피택셜 층 내에 위치되는, 픽셀 구조.
  22. 청구항 21에 있어서, 상기 p-형 에피택셜 층은 약 2 내지 약 12 미크론의 두께로 형성되는, 픽셀 구조.
  23. 청구항 22에 있어서, 상기 p-형 에피택셜 층은 약 2 내지 약 7 미크론의 두께로 형성되는, 픽셀 구조.
  24. 청구항 1에 있어서, 상기 제1 도전형은 p-형이고, 상기 제2 도전형은 n-형인, 픽셀 구조.
  25. 청구항 1에 있어서, 상기 제1 도전형은 n-형이고, 상기 제2 도전형은 p-형인, 픽셀 구조.
  26. 청구항 1에 있어서, 상기 광센서는, p-n-p 광다이오드인, 픽셀 구조.
  27. 기판,
    상기 기판의 표면 아래에 위치되는 제1 도전형의 주입 영역, 및
    상기 주입 영역에 근접하여 상기 주입 영역의 양측에 형성된 제1 및 제2 광센서를 포함하며, 상기 제1 광센서는 약 0.4 미크론보다 작게 상기 제2 광센서로부터 이격된, 픽셀 구조.
  28. 청구항 27에 있어서, 상기 제1 광센서는 약 0.2 미크론보다 작게 상기 제2 광센서로부터 이격된, 픽셀 구조.
  29. 청구항 27에 있어서, 상기 주입 영역은 다른 폭을 갖는 적어도 2개의 주입 절연 영역을 가지며, 상기 적어도 2개의 주입 절연 영역은 하나가 다른 하나의 아래에 위치하고 서로 접하는, 픽셀 구조.
  30. 제1 픽셀 센서 셀을 근접한 제2 픽셀 센서 셀로부터 절연하기 위해 기판에 형성된 절연 구조로서,
    상기 절연 구조는,
    기판의 상부 표면 아래로 연장하는 제1 도전형의 제1 주입 영역으로서, 상기 제1 도전형이 상기 제1 및 제2 픽셀 센서 셀에 각각 대응하는 제2 도전형의 제1 및 제2 전하 수집 영역에 상보적(complementary)이며, 제1 폭을 갖는 제1 주입 영역, 및
    상기 제1 주입 영역의 아래에 접하여 위치하는 제2 주입 영역으로서, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 주입 영역을 포함하는, 절연 구조.
  31. 청구항 30에 있어서, 상기 제1 폭은 약 0.4 미크론보다 작은, 절연 구조.
  32. 청구항 30에 있어서, 상기 제2 폭은 약 0.6 내지 1.2 미크론인, 절연 구조.
  33. 청구항 30에 있어서, 상기 제1 주입 영역은 약 0.5 내지 약 2.0 미크론의 두께를 갖는, 절연 구조.
  34. 청구항 30에 있어서, 상기 제2 주입 영역은 약 1.5 내지 약 12.0 미크론의 두께를 갖는, 절연 구조.
  35. 청구항 34에 있어서, 상기 도핑 에피택셜 층은, 약 2 내지 약 12 미크론의 두께로 형성된, 절연 구조.
  36. 청구항 34에 있어서, 상기 도핑 에피택셜 층은, 약 2 내지 약 7 미크론의 두께로 형성된, 절연 구조.
  37. 기판에 형성된 제1 도전형의 제1 도핑 층, 및 광-발생 전하를 축적하기 위해 상기 제1 도핑 층의 아래에 형성된 제1 전하 수집 영역을 포함하며, 상기 전하 수집 영역이 제2 도전형인, 제1 픽셀 셀의 제1 광센서,
    상기 기판에 형성된 상기 제1 도전형의 제2 도핑 층, 및 광-발생 전하를 축적하기 위해 상기 제2 도핑 층의 아래에 형성된 제2 전하 수집 영역을 포함하며, 상기 전하 수집 영역이 상기 제2 도전형인, 제2 픽셀 셀의 제2 광센서, 및
    상기 제2 광센서로부터의 상기 제1 광센서의 절연을 제공하기 위해 상기 제1 및 제2 광센서의 양측에 근접하여 위치한 상기 제1 도전형의 장벽 주입 영역으로서, 다른 폭을 갖는 적어도 2개의 다른 절연 영역을 포함하는 장벽 주입 영역을 포함하는, 촬상 장치.
  38. 청구항 37에 있어서, 상기 장벽 주입 절연 영역은, 약 0.2 미크론보다 작은 제1 폭을 갖는 제1 절연 영역, 및 상기 제1 절연 영역의 아래에 접하여 위치하고 약 0.8 미크론의 제2 폭을 갖는 제2 절연 영역을 포함하는, 촬상 장치.
  39. 청구항 38에 있어서, 상기 각 제1 및 제2 절연 영역은, cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 도펀트 농도의 p-형 도펀트로 도핑된, 촬상 장치.
  40. 청구항 39에 있어서, 상기 각 제1 및 제2 절연 영역은, cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 도펀트 농도의 p-형 도펀트로 도핑된, 촬상 장치.
  41. 청구항 38에 있어서, 상기 각 제1 및 제2 전하 수집 영역은, 상기 기판 위에 형성된 전송 트랜지스터의 각 게이트에 근접하며, 상기 전송 게이트는 각각의 제1 및 제2 전하 수집 영역에서 축적된 전하를 상기 제2 도전형의 각각의 제1 및 제2 도핑 영역으로 전송하는, 촬상 장치.
  42. p+ 기판 위에 마련된 p-형 에피택셜 층,
    상기 p-형 에피택셜 층 내에 형성된 p-형 장벽 주입 절연 영역, 및
    상기 p-형 장벽 주입 영역에 근접하고 제1 광센서를 포함하는 제1 픽셀과, 상기 p-형 장벽 주입 영역에 근접하고 제2 광센서를 포함하는 제2 픽셀을 포함하며, 상기 제1 광센서가 약 0.2 미크론보다 작게 상기 제2 광센서로부터 이격되는, CMOS 화상 센서.
  43. 청구항 42에 있어서, 상기 p-형 장벽 주입 영역은, 제1 폭을 갖는 제1 p-형 웰(well) 영역과, 상기 제1 p-형 웰 영역의 아래에 접하여 위치하는 제2 p-형 웰 영역을 포함하며, 상기 제2 p-형 웰 영역은 상기 제1 폭보다 큰 제2 폭을 갖는, CMOS 화상 센서.
  44. 청구항 43에 있어서, 상기 제1 p-형 웰 영역은 상기 p-형 에피택셜 층의 상부 표면에 접하고, 상기 제2 p-형 웰 영역은 상기 p+ 기판의 상부 표면에 접하는, CMOS 화상 센서.
  45. 청구항 44에 있어서, 상기 제1 p-형 웰 영역은, 약 0.5 내지 약 2.0 미크론의 두께를 갖는, CMOS 화상 센서.
  46. 청구항 45에 있어서, 상기 제2 p-형 웰 영역은, 약 1.5 내지 약 12.0 미크론의 두께를 갖는, CMOS 화상 센서.
  47. (i) 프로세서, 및 (ii) 상기 프로세서에 연결된 CMOS 촬상 장치를 포함하는 CMOS 이미저 시스템으로서,
    상기 CMOS 촬상 장치는,
    기판에 형성된 제1 도전형의 주입 영역으로서, 다른 폭을 갖는 적어도 2개의 주입 절연 영역을 포함하는 주입 영역, 및
    상기 주입 영역에 근접한 적어도 2개의 픽셀로서, 상기 픽셀의 각각은 전송 트랜지스터의 게이트에 근접한 광다이오드를 포함하고, 상기 광다이오드의 각각은 상기 제1 도전형의 핀드(pinned) 층 및 상기 핀드 층의 아래에 위치하는 제2 도전형의 도핑 영역을 더 포함하며, 상기 도핑 영역은 상기 주입 영역에 근접한, 적어 도 2개의 픽셀을 포함하는, CMOS 이미저 시스템.
  48. 청구항 47에 있어서, 상기 광다이오드의 각각은 p-n-p 광다이오드인, CMOS 이미저 시스템.
  49. 청구항 47에 있어서, 상기 적어도 2개의 주입 절연 영역은, 약 0.2 미크론보다 작은 두께를 갖는 제1 주입 절연 영역, 및 상기 제1 주입 영역의 아래에 접하여 위치하는 제2 주입 절연을 포함하는 CMOS 이미저 시스템.
  50. 청구항 47에 있어서, 상기 적어도 2개의 픽셀은, 약 0.2 미크론보다 작게 서로 이격된, CMOS 이미저 시스템.
  51. 픽셀 센서 셀을 형성하는 방법으로서,
    기판에 제1 도전형의 제1 도핑 층을 마련하는 단계,
    상기 픽셀 센서 셀을 절연하기 위해 상기 도핑 층에, 제1 폭의 제1 웰 영역 및 상기 제1 웰 영역의 아래에 접하여 위치하고 상기 제1 폭보다 큰 제2 폭의 제2 웰 영역을 포함하는, 적어도 하나의 장벽 주입 절연 영역을 형성하는 단계,
    상기 제1 도핑 층에 상기 장벽 주입 절연 영역에 근접하는 제2 도전형의 적어도 2개의 전하 수집 영역을 형성하는 단계, 및
    상기 각각의 전하 수집 영역 위의 상기 기판에 상기 제1 도전형의 적어도 2 개의 제2 도핑 층을 형성하는 단계를 포함하는 픽셀 센서 셀 형성 방법.
  52. 청구항 51에 있어서, 상기 제1 도핑 층은 p-형 에피택셜 층인, 픽셀 센서 셀 형성 방법.
  53. 청구항 51에 있어서, 상기 제1 웰 영역은 약 0.4 미크론보다 작은 폭으로 형성되는, 픽셀 센서 셀 형성 방법.
  54. 청구항 53에 있어서, 상기 제1 웰 영역은 약 0.2 미크론보다 작은 폭으로 형성되는, 픽셀 센서 셀 형성 방법.
  55. 청구항 51에 있어서, 상기 제2 웰 영역은 약 0.6 내지 약 1.2 미크론의 폭으로 형성되는, 픽셀 센서 셀 형성 방법.
  56. 청구항 55에 있어서, 상기 제2 웰 영역은 약 0.8 미크론의 폭으로 형성되는, 픽셀 센서 셀 형성 방법.
  57. 청구항 51에 있어서, 상기 제1 웰 영역은 약 0.5 내지 약 2 미크론의 두께로 형성되는, 픽셀 센서 셀 형성 방법.
  58. 청구항 57에 있어서, 상기 제1 웰 영역은 약 1 미크론의 두께로 형성되는, 픽셀 센서 셀 형성 방법.
  59. 청구항 51에 있어서, 상기 제2 웰 영역은 약 1.5 내지 약 12.0 미크론의 두께로 형성되는, 픽셀 센서 셀 형성 방법.
  60. 청구항 59에 있어서, 상기 제2 웰 영역은 약 5 미크론의 두께로 형성되는, 픽셀 센서 셀 형성 방법.
  61. 청구항 51에 있어서, 상기 제1 웰 영역은, cm2 당 원자수가 약 5 × 1011 내지 약 5 × 1013 의 도펀트 농도의 p-형 도펀트로 도핑된, 픽셀 센서 셀 형성 방법.
  62. 청구항 61에 있어서, 상기 제1 웰 영역은, cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 도펀트 농도의 p-형 도펀트로 도핑된, 픽셀 센서 셀 형성 방법.
  63. 청구항 51에 있어서, 상기 제2 웰 영역은, cm2 당 원자수가 약 5 × 1011 내 지 약 5 × 1013 의 도펀트 농도의 p-형 도펀트로 도핑된, 픽셀 센서 셀 형성 방법.
  64. 청구항 63에 있어서, 상기 제2 웰 영역은, cm2 당 원자수가 약 1 × 1012 내지 약 5 × 1012 의 도펀트 농도의 도펀트로 도핑된, 픽셀 센서 셀 형성 방법.
  65. 청구항 51에 있어서, 픽셀 센서 셀은 0.4 미크론보다 작게 서로 이격되는, 픽셀 센서 셀 형성 방법.
  66. 청구항 65에 있어서, 픽셀 센서 셀은 0.2 미크론보다 작게 서로 이격되는, 픽셀 센서 셀 형성 방법.
  67. p-형 에피택셜 층 내에 p-형 이온을 주입함에 의해 p-형 에피택셜 층의 표면 아래에, 제1 폭을 갖는 제1 p-형 웰 영역 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 p-형 웰 영역으로 형성되는, 주입 영역을 형성하는 단계, 및
    상기 p-형 에피택셜 층의 상기 표면 아래 및 상기 주입 영역에 근접하여 적어도 2개의 픽셀 셀의 감광 요소의 적어도 2개의 n-형 도핑 영역을 마련하는 단계를 포함하는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  68. 청구항 67에 있어서, 상기 p-형 에피택셜 층은 p+ 기판 층의 위에 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  69. 청구항 68에 있어서, 상기 제1 p-형 웰 영역은 상기 p-형 에피택셜 층의 상기 표면의 아래에 형성되고, 상기 제2 p-형 웰 영역은 상기 제1 p-형 웰 영역의 아래에 접하고 상기 p+ 기판 층의 상부 표면에 접하여 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  70. 청구항 67에 있어서, 상기 제1 p-형 웰 영역은 약 0.4 미크론보다 작은 폭으로 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  71. 청구항 67에 있어서, 상기 제2 p-형 웰 영역은 약 0.6 내지 약 1.2 미크론의 폭으로 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  72. 청구항 67에 있어서, 상기 제1 p-형 웰 영역은 약 0.5 내지 약 2 미크론의 두께로 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  73. 청구항 67에 있어서, 상기 제2 p-형 웰 영역은 약 1.5 내지 약 12.0 미크론의 두께로 형성되는, 촬상 장치의 픽셀 셀을 최소로 이격 형성하는 방법.
  74. 도핑된 기판 위에, 제1 도전형의 도펀트로 도핑되는 에피택셜 층을 마련하는 단계,
    제1 도핑 절연 영역 및 상기 제1 도핑 절연 영역의 아래에 접하여 위치하고 상기 제1 도핑 절연 영역의 제1 폭보다 큰 제2 폭을 갖는 제2 도핑 절연 영역을 적어도 갖는 주입 절연 영역을 형성하기 위해, 상기 에피택셜 층에 제1 도전형의 도펀트로 복수회의 주입을 수행하는 단계, 및
    상기 에피택셜 층에 상기 주입 영역에 근접하는 제2 도전형의 광센서의 도핑 영역을 형성하는 단계를 포함하는 픽셀 센서 셀을 절연하기 위한 절연 구조를 형성하는 방법.
  75. 청구항 74에 있어서, 상기 제2 도핑 절연 영역의 하부는 상기 도핑된 기판의 상부 표면에 접촉하는, 픽셀 센서 셀을 절연하기 위한 절연 구조를 형성하는 방법.
  76. 청구항 74에 있어서, 상기 제1 도핑 절연 영역은 약 0.4 미크론보다 작은 폭으로 형성되는, 픽셀 센서 셀을 절연하기 위한 절연 구조를 형성하는 방법.
  77. 청구항 74에 있어서, 상기 제1 도핑 절연 영역은 약 0.2 미크론보다 작은 폭으로 형성되는, 픽셀 센서 셀을 절연하기 위한 절연 구조를 형성하는 방법.
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