TWI312559B - Semiconductor package featuring metal lid member - Google Patents

Semiconductor package featuring metal lid member Download PDF

Info

Publication number
TWI312559B
TWI312559B TW095127949A TW95127949A TWI312559B TW I312559 B TWI312559 B TW I312559B TW 095127949 A TW095127949 A TW 095127949A TW 95127949 A TW95127949 A TW 95127949A TW I312559 B TWI312559 B TW I312559B
Authority
TW
Taiwan
Prior art keywords
cover member
adhesive layer
package
semiconductor package
resin
Prior art date
Application number
TW095127949A
Other languages
English (en)
Other versions
TW200735291A (en
Inventor
Horie Masanao
Kariyazaki Shuuichi
Original Assignee
Nec Electronics Corporatio
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37700261&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI312559(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Nec Electronics Corporatio filed Critical Nec Electronics Corporatio
Publication of TW200735291A publication Critical patent/TW200735291A/zh
Application granted granted Critical
Publication of TWI312559B publication Critical patent/TWI312559B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

1312559 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體封裳，其包括一封裝電路 安裝在封裝電路板上的半導體晶片，及―被提供在 裝電路板上的金屬蓋構件，使得半導體“以 件被密封。 再 【先前技術】 如同在例如 JP-2_-15〇695 A 及 Jp 麵_2ΐ〇76ι a :揭露者，-習知技藝的半導體封裝包括：—線路板或封 、電路板；—半導體晶片，被安裝在封裝電路板上以便在 其間建立電氣連接；及一金屬蓋構件，被安裝在封裝電路 反上’使得半導體晶片係以金屬蓋構件被密封，藉 半導體晶片。 金屬蓋構件具有-頂部中心部分，及一延長頂部中心 部分的外圍部>，藉以界定用以容納半導體晶片的凹槽。 亦即，在《電路板上的金屬蓋構件的安裝被實行，使得 半導體晶片被容納在金屬蓋構件的凹槽中，且金屬蓋構件 的凹槽被封裝電路板關閉。㈣金屬蓋構件通常制吏用一 拉延成形製程（draw forming pr〇cess)由一銅（c 在封裝電路板上的金屬蓋構件的安裝中，金屬蓋構件 的外圍部分係使用適當的樹脂黏著劑被黏著在封裝電路板 的亡表面上。此外’金屬蓋構件的頂部中心部分係使用展 現高熱導率的銀(Ag)膠被黏著至半導體晶片。亦即，金屬 2l28-8219-PF；Ahddub 6 1312559 {年98.1. 換頁 *" 1 ' ,.. i 蓋構件不僅可被用作半導體晶片的保護器，且金屬蓋構件 也可做為半導體晶片的散熱器。 ΐ發明内容】 現在已發現上述習知技藝的半導體封裝具有一個問 題，被解決如下。 在金屬蓋構件的頂部中心部分對半導體晶片的黏著可 被確保之前，在將金屬蓋構件安裝在封裝電路板之前，銀 (Ag)膠必須被塗上做為在半導體晶片上的一銀膠層。 附帶地，當複數金屬蓋構件由拉延成形製程產生時， 金屬蓋構件的凹槽的深度變動。當凹槽的深度太大時，金 屬蓋構件的頂部中心部分無法適當地且充分地黏著至半導 體晶片。另一方面，當凹槽的深度太小時，難以經由樹脂 黏著劑獲得在金屬蓋構件的外圍部分與封裝電路板的上表 面之間的大的黏著力。注意到，這些問題在下面被詳細討 論。 根據本發明的第一特徵，提供有一半導體封裝，包括： 一封裝電路板；一半導體晶片，被安裝在封裝電路板上； 一蓋構件，定義用以容納半導體晶片的一凹槽，並且被安 裝在封裝電路板上，使得半導體晶月被容納在蓋構件的凹 槽中；一第一黏著層，被形成在封裝電路板上，使得蓋構 件的外圍部分以第一黏著層被黏著在封裝電路板上；及一 第二黏著層，被形成在半導體晶片上，使得蓋構件的中心 部分以第二黏著層被黏著至半導體晶片。 2128-8219~PFl;Ahddub 7
^---------ί ^曰fi疼)正替換頁I 1312559 在本發明的第—特徵中，下列關係被建立. 25"叫㈣⑽"； . 在此：11 d11导$ 疋i構件的凹槽的深度；且，,h,, 厚度和第-& — < +導體晶片的 弟—4者層的厚度的總和。 乂來本毛明的第二特徵，提供有一半導體 一物路板…半導麵，被安裝在封裳電；二· 杈咖旨外殼，將半導體晶片密封並封入内部； 1…義用以容納模塑樹脂外殼的一凹槽， ：： *4衣电路板上，使得模塑樹鹿外殼被 *·_ ^ 3甘風楫件的凹槽 1 ，乐-成著層’被形成在封裝電路板上 的外圍部分以第— 〜于義構仵 _ $層被黏者在封裝電路板上；及—第 : 被形成在模塑樹腊外殼上，使得蓋様件的中、、 部分以第二黏著層被黏著至模塑樹脂外殼。扇… 在本表明的第二特徵中，下列關係被建立： 25/z mSh-d^ 300 /ζ πι ; 在此.d是蓋構件的凹槽的 . ” g λα ® ^ . ^ '木度，且h疋模塑樹脂外殼 的；度和弟二黏著層的厚度的總和。 在本發明之第__ 一特徵中，最好，第一黏著厗私 由樹脂基黏著劑構成，其 -θ ir' 中之彈性係數。 位於從至心的範圍 半導體晶月可被形成為 體晶片，具有被黏合於t上; p—chlp type)半導 型半導體晶片的安裝被=表面的複數金屬凸塊’且覆晶 電路板上，以建立:門=以使得金屬⑽被黏合於封裝 建立其間的電氣連接。在此情況中，—樹脂 2l28-82l9-PFl;Ahddub 8 1312559 片間 密封可被形成以密封在封裝電路板與覆晶型半導體晶 的該金屬凸塊。 蓋構件可由—拉延成形製程形成為-成型鋼板。 蓋構件的外圍部分包括：一擋板部分，從中心部分的 外圍邊緣被懸掛’·及一凸緣部分，從擋板部分延伸。或者 蓋構件的外圍部分可更包括一框邊部分1凸緣部分外面 的外圍邊緣凸出。 同時’蓋構件的外圍部分可被形成為一加厚的凸緣部 分，從中心部分的外圍邊緣被懸掛。 最好，第-黏著層係由樹脂基黏著劑構成，其係從包 含-石夕有機基黏著劑及—環氧基黏著劑的群組中選擇。相 似地’第二黏著層可由樹脂基黏著劑構<，不過，第二黏 著層最好係由具有高熱導率的銀膠構成。 【實施方式】 在說明本發明的實施例之前，為了更瞭解本發明，參 照圖1說明例如在上述JP-20〇〇-1 50695 a及 JP-2001-210761 A中揭露的習知半導體封裝。 參閱圖1，其係一部分剖面圖，習知的半導體封襞包 括：一内插板（interposer)或封裝電路板u，其可由適當 的絕緣材料，諸如環氧基樹脂、聚亞醯胺基樹脂、聚醯胺 基樹脂、玻璃環氧樹脂、陶瓷等構成。封裝電路板u具有： 一頂部線路圖案層（未顯示），被形成於其上表面；一内部 線路圖案層（未顯示），形成於其中；及複數底部電極墊（未 2128-8219-PF；Ahddub 9 1312559 顯不），被形成在其底面上。頂部線路圖案層係經由被形成 在封裝電路板11中的複數介層窗插塞（未顯示）被適當地 連接至内部線路圖案層，且内部線路圖案層係經由被形成 在封裝電路板11中的複數介層窗插塞（未顯示）被連接至 底部電極塾。 同時，習知的半導體封裝包括一半導體晶片12，其被 形成為覆晶（FC)型半導體晶片，且其被安裝在封裝電路板 11的上表面上。特別地，FC：型半導體晶片12具有被黏合 •至其上表面的複數金屬凸塊12A。另一方面，封裝電路板 11的頂部線路層具有複數電極墊（未顯示），其被排列以相 • 對於金屬凸塊12 A的排列具有鏡像關係^ Fc型半導體晶片 12被翻面並安裝在封裝電路板11的頂部線路圖案層上， 使侍金屬凸塊12A被對準並黏合至其個別的電極墊。 金屬凸塊12A對電極墊的黏合可由回流製程而被實 灯’其中金屬凸塊12A被曝露於熱空氣中。最好，金屬凸 鲁塊12A可由無錯焊錫構成，諸如共熔焊錫、高溫焊錫、或 錫/銀合金焊錫等。 習知的半導體封裝更包括樹脂密封13,其被填充於封 裝電路板11的上表面及Fc型半導體晶片12的上表面間之 門中且FC型半導體晶片12❾側面被樹脂密封結構j 3 覆盍。樹脂密封結構13可由適合的樹脂材料構成，諸如矽 錢基樹脂、或環氧基樹料，且其可由使用例如樹脂底 膠填充（underfilllng)製程形成樹脂密封結構13。 簡。之FC型半導體晶片1 2以樹脂密封結構〗3被穩 2128-8219-PF;Ahddub 10 1312559 固地固疋在封裝電路板，如此當半導體封裝由於溫度 變化夂到熱應力時可防止金屬凸& 12A被損壞而斷裂。
並且，近來，具有較小的介電常數之低介電常數（例如 Sl0CH)層被用以做為半導體晶片中的絕緣層，以滿足較高 效能及較快速度的要求，但低介電常數層在半導體封裝由 於溫度變化受到熱應力時易剝落。當FC型半導體晶片12 具有低"電常數層時，其可能防止由於樹脂密封結構13之 低介電常數層的剝落。&意，在低介電常數層的剝落可被 有效地防止之前，樹脂密封結構13應具有1〇(^&等級之高 的彈性係數》 再者，習知的半導體封裝包括一金屬蓋構件14，其被 提供在封裝電路板11上，使得FC型半導體晶片12被封入 至定義於其間的密封空間15中。金屬蓋構件14係使用拉 延成形製程由一銅（CU)板產生以被形成如圖】所示。亦 即，金屬蓋構件14包括：一頂部中心部分丨4 A ; 一擋板部 分14B ’整體從頂部中心部分14A的外圍被懸掛；及一凸 緣部分14C ’平行於頂部中心部分14A整體從擋板部分14B 的外圍邊緣延伸。注意擋板部分丨4B及凸緣部分1 4C二者 定義金屬蓋構件14的外圍部分。 金屬蓋構件14在凸緣部分14C以一黏著層1 6被黏著 至封裝電路板U，且更以黏著層17被黏著至Fc型半導體 晶片12的底面，以定義用以封入fC型半導體晶片1 2的密 封二間1 5。亦即，FC型半導體晶片1 2係由金屬蓋構件1 4 保護。 2128-82l9-PP;Ahddub 1312559 對於黏著層16，可能使用以與樹脂密封結構i3實質 =目同的樹脂構成之適合的樹脂黏著劑。也就是說，黏著 層由適合的樹脂黏著劑構成’諸如—石夕有機基黏著劑 或:環氧基黏著劑等。另—方面，對於黏著層17，因為金 屬盖構件14也做4 FC型半導體晶片12的散熱器，最好是 使用具有高熱導率的銀(Ag)膠。不過，若是需要，黏著層 1 7可由與黏著層16相同的樹脂黏著劑形成。 、習知的半導體封裝具有複數金屬球18，其被毒占合至形 成在封裝電路11的底面上之個別的電極塾。各金屬球 18做為外部的電極終端，且係由適當的金屬材料構成，諸 如金（Au)、銅（Cu)、或銀/錫合金（Ag/Sn)等。亦即，半導 體封裝係被形成為一球柵陣列（BGA)型半導體封裝。 在上述習知的半導體封裝中，當金屬蓋構件14被安裝 至封裝電路们1上時，f %，未硬化的樹脂黏著劑被塗在 封裝電路11的上表面上用以形成黏著層16，且銀膠被 塗在FC型半導體晶片丨2的底面上用以形成黏著層丨7。然 後，金屬蓋構件14被放在封裝電路板u上，使得頂部中 心部分14A及凸緣部分14C分別緊靠著施加的銀膠及施加 的樹脂黏著劑。接著，在金屬蓋構件14上適度地施加一壓 力，對施加的樹脂黏著劑及施加的銀膠進行烘烤製程以分 別硬化及固定，導致黏著層〗6及丨7的形成。如此，完成 以黏著層1 6及1 7將金屬蓋構件】4安裝在封裝電路板】j 上 不過，由於在金屬蓋構件14的產生中經由上述拉延成 2128-8219-PF；Ahddub 12 1312559 形製程的尺寸變動，可能會有金屬蓋構件i4的頂部中心部 分14A無法充分地黏著至FC型半導體晶片的底面之情況。 特別地，金屬蓋構件丨4且古+ = 具有由頂部中心部分1 4A及擋 板部分UB定義的一凹槽以容納帶有糊狀黏著層17的吖 型+導體晶片12 ’但是凹槽的深度，，D”由於拉延成形製 耘在金屬蓋構件（14)的產生中變動。 當凹槽的深度” D”太大時，因為凸緣部分W過早地 緊靠於未硬化㈣㈣著劑⑽’在金屬蓋構件Η安裝在 封裝電路板u的期間’頂部中心部分UA無法堅固地緊靠 :施加的銀膠⑽。結果，頂部中心部分“A無法以黏著 2 Π完全地黏著至FC型半導體晶片12的底面。往壞處 看，甚至可能會有頂部中心部分14A從點著層…分離的情 當FC型半導體晶片12及金屬蓋構件Η間未建立充分 的熱連接時，金屬蓋構件14無法做為散熱器。 7半導體封裝，其中FC型半導體晶°片Μ及金屬蓋 間未建立充分的熱連接’必須排除成為有缺陷的產 如’因為黏者層Π不能從外部觀察，故非常難錄查是否 ::中心部分14A以黏著層17被適當地黏著至Μ型半導 體晶片12的底面。 另一方面，當凹槽的深度” D” ! . ^ 太小時，金屬蓋構件 (m頂部中心部414A可被適當地緊靠被施加的銀膠 (Π)’但是在封裝電路板U的上表面與㈣㈣件_ 凸緣部分UC間的空間變得較大，使其難以由黏著層㈣
封裝電路板U的上表面與金屬蓋構件u的凸緣部分"C 2l28-8219-PF;Ahddub 13 1312559 間獲得大的黏著力。 特別地’通常，未硬化的樹脂黏著劑，其被用以形成 黏著層16’顯示出較大的黏性。當未硬化的樹脂黏著劑被 施加如同在封裝電路板u的上表面上的一滴時，滴的高度 大：係滴的底部直徑的三分之一。如Λ，例如，對於樹脂 黏著層16的形成，當未硬化的樹脂黏著劑（16)被塗在封裝 電路板11的上表面上使得被施加的樹脂黏著劑具有咖 的寬度時，被施加的樹脂黏著劑具有大約5〇〇#m(〇 5mm) 的高度。 在此情況中，在封裝電路板u的上表面與金屬蓋構件 14的凸緣部分14C間的空間可被充分地填充未硬化的樹脂 黏著劑以在其間獲得大的黏著力之前，有關的空間必須具 有至多300#m的高度。 第一實施例 參考圖2，其係一部分剖面圖，說明根據本發明之bga φ 型半導體封裝的第一實施例。 除了金屬蓋構件141取代圖i的金屬蓋構件14外，BGA 型半導體封裝相同於圖1的習知BGA型半導體封裝。類似 於金屬蓋構件14’金屬蓋構件141係使用拉延成形製程由 銅（Cu)板構成以成形如圖2所示。亦即，金屬蓋構件】4丄 包括：一頂部中心部分141A ; —擋板部分141B，整體從頂 ep中心部分141A的外圍被懸掛；及一凸緣部分141C，平 行於頂部中心部分141A整體從擋板部分141B的外圍邊緣 延伸。另外’金屬蓋構件141具有在從〇 5至h 〇mm的範 2128-8219-PF；Ahddub 14
月日修(说)正替換頁I τ. 1312559 圍中的厚度。 用以製造金屬蓋構件⑷的鋼㈤板可被鑛上錦 1。另外，對於銅（⑻板，可使用具有物理特性類似於 銅（Cu)的其他金屬板。 、 在圖2中’金屬蓋構件141具有深度，’ d”的凹槽，其 係由頂部中心部分141A及擋板部分UB定義，且帶有糊狀 黏者層17的FC型半導體晶片12具有高度” h” 。 及 行 根據本發明，金屬蓋構件141相對地係以尺寸”『 h”為面貌特徵。亦即’金屬蓋構件i4i的製造被實 使得下列關係被建立： ' 55 μ, h-d^ 30 0 // m ; 當金屬蓋構件141被安梦；壯+ μ ^ 反女衣在对I電路板11上時，樹月t 黏著層16的厚度” T”被定義如下： 均 T:h - d 如同已在上面說明，對於樹脂黏著層i6的形成 硬化的樹脂黏著劑⑽被塗在封I電路板u的上表面二使 得被施力“咖旨黏著劑具有的寬度時，被施 脂黏著劑具有大約50〇㈣(。_5_)的高度。在此情況中： 在空間可被充分地填充未硬化的樹脂黏著劑，#以 獲得大的黏著力之前，在封裝電路板U的上表面與金屬： 構件麵凸緣部们41C之間的空間必須具有至多 的高度。 Um 注意，在圖2中’因為樹脂黏著層以被誇大地說明， 說明的樹脂黏著層16的尺寸完全不準確。另外，注意 •K民 212 8-8219-PFl;Ahdciub 15 1312559 實際上，與樹脂黏著層 然黏著層17的厚度被誇張地說明， 1 6的厚度相比較，其係相當地薄。 方面，在金屬蓋構件141的頂部中心部们心可 屬=黏著至黏著層17藉以在Fc型半導體晶片Μ及金 141間_立充分的熱連接之前，在封裝電路板11 、上表面與金屬蓋構件141的凸緣部分Ulc之間的空間必 須具有至少25#111的高度。
1=之在金屬蓋構件141的製造中對於金屬蓋構 件141的深度” d”容許從25至3〇〇口的公差。只要金屬 蓋構件141的深度” d”落在從25至3_m的公差中，不 僅充分的熱連接可由黏著層Π被充分地建立在FC型半導 =片12與金屬蓋構件141之間，金屬蓋構件i4i的凸緣 部分141C也可經由樹脂黏著層16被適當地且穩固地黏著 至封裝電路板11的上表面。 參考圖3A至3D，下面說明用以製造上述圖2之bga 型半導體封裝的方法。 首先，參考圖3A，其係一部分剖面圖，一封裝電路板 11被準備且Fc型半導體封裝12被翻面並安裝在封裝 電路板11上使得金屬凸塊12A被黏合至在封裝電路板 11的上表面上形成之線路圖案層（未顯示）中包括的個別的 電極塾。如同已經參考圖丨說明者，金屬凸塊丨2a對電極 墊的黏合可經由回流製程而被實行，其中金屬凸塊i 2 “皮 曝露於熱空氣中。 然後，樹脂密封結構13被形成以被填充在封裝電路板 2128-8219-PF;Ahddub 16 1312559 11的上表面及FC型半導體晶片12的上表面間的空間中， 並且覆蓋FC型半導體晶片12的側面。樹脂底膠填充製程 可被用以形成樹脂密封結構1 3。 一未硬化的樹 面，且一銀膠 其次，參考圖3B，其係一部分剖面圖， 脂黏著劑16’被塗在封裝電路板u的上表 17’被塗在FC型半導體晶片12的底面。
然後，參考圖3C，其係一部分剖面圖’ 一金屬蓋構件 141被放在封裝電路板u的上表面上，使得金屬蓋構件i4i 的頂部中心部分141A及凸緣部分141C分別緊靠被施加的 銀膠17’及被施加的樹脂黏著劑16，。接著，在金屬蓋構 件141上適度地施加一壓力，對施加的樹脂黏著劑a，及 施加的銀膠17’進行烘烤製程以分別硬化及固定，導致黏 著層1 6及1 7的形成。如此，完成以黏著層丨6及丨7將金 屬盍構件141安裝在封裝電路板u上，且Fc型半導體晶 片12被封入至在封裝電路板u及金屬蓋構件ΐ4ι間被定 義的密封空間15中。 此時，當黏著樹脂層丨6的厚度” τ”落在從25至 300 # m的公差中時，其意味著金屬蓋構件141以黏著層a 及17在封裝電路板丨丨上的安裝被成功地實行。另一方面， 若黏著樹脂層16的厚度” T”錄25至的公差以 外，其意味著有關的產品是有缺陷的。因為黏著樹脂層丄6 可被外4地觀察，其可能非常容易地實行對黏著樹脂層1 6 的厚度T的測量。亦即，因為其可能容易地檢查是否頂 部中心部分141A以黏著層1 7適當地被黏著至Fc型半導體 2128-8219-PF；Ahddub 17 1312559 晶片1 2的底面，有缺陷的成品可以低成本被排除。 其次，參考圖3D，其係一部分剖面圖，金屬球丨8被 黏合至在封裝電路板U的底面上形成的個別的電極墊，而 完成BGA型半導體封裝的製造。 參考圖4A，其係一部分剖面圖，對於一件適當的電子 裝置，BGA型半導體封裝被安裝在主機板19上，使得金屬 球18被黏合在形成於主機板19的上表面上之個別的電極 墊（未顯示）上。因為此電子裝置可能在溫度變化的各種環 境中被使用，由於其間的熱膨脹的差異，BGA型半導體封 裝受到在封裝電路板n及金屬蓋構件141中產生的内部熱 如在圖4B中誇張地顯示，其係一部分剖面圖，當bga 型半導體封裝被放在高溫下時，其因為金屬蓋構件ΐ4ι的 ?膨脹大於封裝電路板n而彎曲。此時，切應力在樹脂黏 者層16中被產生。如此，若樹脂黏著層16展現高的彈性 2數，樹脂黏著層16可能受到損壞，使得金屬蓋構件ΐ4ι 從封裝電路板11被移除。 注意，在圖4B中，距離” W”表示封裝電路板u受到 的彎曲的大小，且金屬蓋構件141 發…進行第一模擬以找出在二 (eh及U)中當樹脂黏著層的彈性係數在〇至aye的溫 度範圍中改變時，在樹脂黏著層l6中的切應力最大值如何 變化。注意，在情況⑷中，t=0 5_，且Τ=ΐ〇〇";在情 况⑻中，t--0.5_，且Τ = 3〇Μιη;在情況（c)中，㈣5随， 2128-82l9-pF；Ahddub 18 1312559 且T=25#m;而在情況⑷中，t=i.o_，且T=100//m。另 外，注意其假定金屬蓋構件141係由銅（Cu)構成。 第一模擬的結果係顯示於圖5的圖式中。 如圖5的圖式所示，在各情況（a)、（b)、（c)、及⑷ 中，當樹脂黏著層16的彈性係數超過3〇〇〇Mp以3Gpa)時， 切應力被發現突然上升。這意味著在可防止樹脂黏著層16 被損壞之刚，樹脂黏著層丨6應具有低的彈性係數。 另外，由情況（a)、（b)及（c)的結果，發現當樹脂黏著 層的厚度” τ’’落在從2u3GMm的公差中時且當樹脂黏 著層1 6的彈性係數小於3GPa時，切應力可大幅地減小。 另一方面，從情況（a)及（d)的結果，發現當金屬蓋構件i4i 的厚度” t”落在從〇. 5至i · 〇mm的範圍中時可大幅減小切 應力。 如此，為了防止樹脂黏著層i 6被損壞，樹脂黏著層 1 6應具有小於約3 0 〇〇MPa的彈性係數。 發明人另外還進行第二模擬以找出在如上所述的四個 情況（a)、（b)、（c)、及（(1)中當樹脂黏著層的彈性係數在 0至125C的溫度範圍中改變時，封裝電路板丨丨的最大值 距離W如何變化。注意，類似於前面的第一模擬，其假 定金屬蓋構件141係由銅（Cu)構成。 第二模擬的結果係顯示於圖6的圖式中。 如圖6的圖式所示’在各情況（a)、（b)、、及 中，當樹脂黏著層1 6的彈性係數低於1 MPa(3GPa)時，距 離” W”被發現係不變的而稍微超過42 0 # m。這意味著當 2128-8219-PF;Ahddub 19 1312559 樹脂黏著層16的彈性係數小 ^ ^ ^ 妖j於1MPa時，金屬蓋構件141 貝未經由樹脂黏著層16被黏著至封裝電路板H。亦 即’由於樹脂黏著層16的彈性係數太小（小於恥），全 屬蓋構件141的動作被發現實質上無法被限制。另外，在 樹脂黏著層16的厚度” T”落在從25至300 “的公差中 之情況或金屬蓋構件141的厚度” t，，落在從〇· 5至"咖 的範圍中之情況下’此特徵係不變的。 如此’發現在具有厚度” t”（0.5至1〇mm)的金屬蓋 構件141可經由樹脂黏著層16被有效地黏著在封裝電路板 11上之前，具有厚度” r (2…的樹脂黏著層16 應具有大於聰的彈性係數。注意，其發現當樹脂黏著層 1 6具有多於3GPa的彈性係數時，距離” w，，被飽和於一定 值。 簡言之，當樹脂黏著層16的厚度” T”係落在從25至 300 "的範圍中時，在金屬蓋構件141的凸緣部分i4ic 可不使樹脂黏著層16冑到損壞而被適當地黏著在封裝電 路板11上之前’樹脂黏著層16應具有落在從IMPa至3GPa 的範圍中之彈性係數。 由於上述理由，雖然最好是樹脂黏著層16具有落在從 IMPa至3GPa的範圍中之彈性係數，因為只要樹脂黏著層 16的厚度T係在從25至300 //m的範圍中，由於頂部 中心部分141A對FC型半導體晶片12的穩固黏著，金屬蓋 構件141在封裝電路板1丨上的固定可被確保，所以樹脂黏 著層16的彈性係數可在從1MPa至3GPa的範圍之外。 2128-8219-PF/Ahddub 20 1312559 第二實施例 參考圖7 ’其係一部分剖面圖，說明根據本發明之bgA 型半導體封裝的第二實施例。 除了樹脂密封結構1 31取代樹脂密封結構1 3外，第二 實施例大致上相同於圖2的第一實施例。特別地，樹脂密 封結構1 31被形成為在封裝電路板U的上表面上之模塑樹
脂外殼（molded resin enveloper)，使得具有金屬凸塊12A 的FC型半導體晶片1 2被完全密封並封入在模塑樹脂外殼 • 131中。其可使用樹脂轉注成形製程（resin打抓以打 • moldinS Process)以形成模塑樹脂密封外殼131。模塑樹 脂密封外殼131也可由適當的樹脂材料構成，諸如矽有機 基樹脂或環氧基樹脂等。 在第二實施例中，高度” h”被定義為模塑樹脂密封外 设131的厚度及黏著層17的厚度之總和。 另外，在使用完全封入FC型半導體晶片12的樹脂密 鲁封結構131之第二實施例中，可用非Fc型半導體晶片取代 FC型半導體晶片。 第三實施例 參考圖8,其係一部分剖面圖，說明根據本發明之bga 型半導體封裝的第三實施例。 除了金屬蓋構件141額外地具有從凸緣部分丨4丨c外面 之外圍邊緣整體地凸出的框邊部分141D之外，第三實施例 大致上相同於圖2的第一實施例。由於額外地具有框邊部 分141D，其可能大幅地改善金屬蓋構件141，特別是凸緣 2128-8219-PF；Ahddub 21 1312559 部分141C，的剛性。 在第三實施例中，擋板、凸緣及框邊部分141A、141B 及141C定義金屬蓋構件141的外圍部分。 /主思’条有需要’以框邊部分1 41D為特色的金屬蓋構 件141可被使用於圖7的第二實施例中。 第四實施例 參考圖9，其係一部分剖面圖，說明根據本發明之BGA 型半導體封裝的第四實施例。 .除了金屬蓋構件142被用以取代圖2的金屬蓋構件141 之外，第四實施例大致上相同於圖2的第一實施例。金屬 蓋構件142包括：一頂部中心部分142A;及一加厚的凸緣 部分142B，從頂部中心部分142A的外圍邊緣整體地被懸 掛，且加厚的凸緣部分142B係經由樹脂黏著層16被黏著 至封裝電路板11的上表面。 在圖9的第四實施例中，金屬蓋構件142具有由頂部 .中心部分U2A及加厚凸緣142B定義的一凹槽以容納帶有 糊狀黏著層1 7的FC型半導體晶片i 2。 注意，若有需要，金屬蓋構件142可被使用於圖7的 第-實施例中。 最後，熟知此技藝者可瞭解前面的說明係封裝及方法 的較佳實施例，在不脫離本發明之精神與範嘴的情形下: 可進行各種改變及修改。 【圖式簡單說明】 2l28-82l9-PP；Ahddub 22 1312559 . 圖1係習知的半導體封裝之部分剖面圖； 圖2係根據本發明之BGA型半導體封裝的第一實施例 之部分剖面圖； 圖3A至3D係用以說明製造圖2之BGA型半導體封裝 的方法之說明圖； 圖4A係圖3])之脱型半導體封裝，其被安裝在主機 板上，的部分刮面圖； 圖4B係圖4A之BGA型半導體封裝，其由於内部熱應 零力而彎曲，的部分剖面圖； 胃5係顯示使用於圖2之脱型半導體封裝中的樹脂 基黏著劑之特徵的圖式； 圖6係顯示使用於圖2之隐型半導體封裝中的樹脂 基黏著劑之另一特徵的圖式； 圖7係根據本發明之BGA型半導體封裝的第二實施例 之一部分剖面圖； • 圖8係根據本發明之BGA型半導體封裝的第三實施例 之一部分剖面圖；及 圖9係根據本發明之BGA型半導體封裝的第四實施例 之一部分剖面圖。 【主要元件符號說明】 11〜封裝電路板； 12A-金屬凸塊； 15〜密封空間； 12〜FC型半導體晶片； 1 3、1 31〜樹脂密封結構； 14B、141B〜擋板部分； 2l28-8219-PF;Ahddub 23 1312559
16〜樹脂黏著層； 14C、141C〜凸緣部分； 17~黏著層； 18~金屬球； 19〜主機板； 141D〜框邊部分； 142B〜加厚的凸緣部分； 14、141、142〜金屬蓋構件； 14A、141A、142A〜頂部中心部分。 2128-8219-PF;Ahddub 24

Claims (1)

  1. 修正本 修正日期·· 98.5.15 丨5. i 5 Mg 备凝27949號，請專利範圍修. 十、申請專利範園··
    ι —種半導體封裝，包括： 封裝電路板（Π); —半導體晶片（⑵，被安裝在 在该封裝電路板上； 铒L U41，142)，定義用 -凹槽，並且被錢在軸以 Ρ料導體晶片的 片被容納在該蓋構件的凹槽中; ，使得該半導體晶 —第一黏著層（16)，被形成 該蓋構件的外圍部分（141β，㈣；1^電路板上，使得 以該第Γ黏著層被«在該封裝電路板 桌—黎著層（1 7 )，-V + )破形成在該半導體晶片上，使得 里構#的中心部分（14iA，142A)以兮案外一 至該半導體晶片， Λ罘—勃者層被黏著 其中’下列關係被建立： 25/z in^h-dg 30 0 ^ m ； 片的厚度和該第二黏著層的厚度的總和。…體曰曰 2.如申請專利範圍第1項所述之半導體封裝…， =-黏著層⑽係由樹脂基黏著劑構成，其顯示㈣從 a至3GPa的範圍中之彈性係數。 3‘如申請專利範圍第1項所述之半導體封裝，並中’ 該第-黏著層U6)係由樹脂基黏著劑構成，其在從。至 125 C溫度耗圍中顯示仇於從1Mpa至3Gpa的範圍中之彈性 係數。 2128-8219-PFl;Ahddub 25
    1312559 节丰tr請專利範㈣1項所述之半導體封裝，其中， ^丰V肢晶片（1 2)係形成為专日 入#Α t 勹仅日日型丰導體晶片，具有被黏 的複數金屬凸塊，該覆晶型半導體晶片的安 =:見以使得金屬凸塊被黏合於該封裝電路板(⑴上， Μ建立其間的電氣連接。 5·如㈣專利範圍第4項所述之半導體封裝， =樹腊密封結構⑽，被形成以密封在該封裝電路板 (⑴與該覆晶型半導體晶片（12)間的該金屬凸塊⑽)路板 6·如申請專利範圍第1項所述之半㈣封裝，苴中 該蓋構件⑽)係由一拉延成形製程形成為一成型銅板。， 7.如申請專利範圍第1項所述之半導體封裝，其中 该蓋構件（141)的外圍部分包括—擋板部分（1_，從 心部分（141Α)的外圍邊緣被懸掛，及—凸緣部分⑽〇， 從該擋板部分延伸。 8·如申請專利範㈣7項所述之半導體封裝，其中， 該蓋構件(14”的外圍部分更包括一框邊部分(14id)’:從該 凸緣部分（141C)外面的外圍邊緣凸出。 9.如申請專利範圍第！項所述之半導體封裝，其中， 該蓋構件（142)的外圍部分係被形成為一加厚的凸緣部分 (142Β)’從該中心部分（142A)的外圍邊緣被懸掛。 I 〇.如申請專利範圍第丨項所述之半導體封裝，其中， 5亥第一黏著層（1 6)係由樹脂基黏著劑構成，其係從包含— 吩有機基黏著劑及一環氧基黏著劑的群組中選擇。 II ·如申請專利範圍第1項所述之半導體封裝，其中， 2128-8219-PFl;Ahddub 26 !一r- -i f-r- ^ 1312559 u 該第二黏著層（17)係由樹脂基黏著劑構 i ::...........................- 人 /、I 丁、從包含— 矽有機基黏著劑及一環氧基黏著劑的群組中選擇。 12·如申請專利範圍第！項所述之半導體封裝 該第二黏著層（17)係由銀膠構成。 ” τ 13· —種半導體封裝，包括·· 一封裝電路板（11); -半導體晶片（12) ’被安裝在該封裴電路板上. 一模塑樹脂外殼（131),將該丰遙辦曰ρ 部； 3牛導體曰曰曰片密封並封入内 一蓋構件（141，142)，定μ田” 6 的一凹#、’ m 敢用以各納該模塑樹脂外殼 的凹槽，亚且被安裝在該封梦杂 AL in - . ^ ^ 板上，使得該模塑樹 月曰外取破容納在該蓋構件的凹槽中； 一第一黏著層（16)，被形成 兮#娃w & 在邊封裝電路板上，使得 該i構件的外圍部分（141β， m 笆 ^ , C，141B，⑷C，141D; 142B) 以該第一黏著層被黏著在 — Λ封裝電路板上；及 一第二黏著層（1 7),被# 得·u以 沁成在该模塑樹脂外殼上，使 付琢風構件的中心部分「彳」7 λ 著至竽I # ，U2A)以該第二黏著層被黏 者主3 %塑樹脂外殼， 其中，下列關係被建立： 25 u h~d^ 300 u m ； 其中："dn是該蓋構件的凹 外殼的厚度和該第二黏著乂厂珠度’·且”h"是該模塑樹脂 u ^ θ的厚度的總和。 ^如申請專利範圍第 中，該第-黏著層⑽係由/所述之半導體封裝’其 材腊基黏著劑構成，其顯示位 2128-82l9-PF1;Ahddub 2? ^ 5, 1 5 1312559 ...... ..._____ 於從lMPa至3GPa的範圍中之彈性係數。 1 5·如申請專利範圍第1 3項所述之半導體封裝，其 中，該第一黏著層（16)係由樹脂基黏著劑構成，其在從〇 至125°C温度範圍中顯示位於從1MPa至— ura的乾圍中之 彈性係數。 Μ.如申請專利範圍第13項所述之半導體封裳，立 中，該蓋構件（141)係由一拉延成形製 "’、 板。 形成為—成型銅 17.如申請專利範圍第is項所述之半導體封裝 中，該蓋構件（141)的外圍部分包括一擋板部分（1么⑺’，= 該中心部分（141A)的外圍邊緣被懸掛，一 攸 久一凸緣部八 (1 41C )，從該擋板部分延伸。 刀 18·如申請專利範圍第17項所述之半導體封|，复 中，該蓋構件（141)的外圍部分更包括—框邊部分（丨^其 k該凸緣部分（141C)外面的外圍邊緣凸出。 1 9_如申請專利範圍第丨3項所述之半導體封裝，发 中，該蓋構件（142)的外圍部分係被形成為一加厚的2喙^ 分（142B),從該中心部分（142A)的外圍邊緣被懸掛。緣部 2128-8219~PFl;Ahddub 28
TW095127949A 2005-08-01 2006-07-31 Semiconductor package featuring metal lid member TWI312559B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005222608A JP2007042719A (ja) 2005-08-01 2005-08-01 半導体装置

Publications (2)

Publication Number Publication Date
TW200735291A TW200735291A (en) 2007-09-16
TWI312559B true TWI312559B (en) 2009-07-21

Family

ID=37700261

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095127949A TWI312559B (en) 2005-08-01 2006-07-31 Semiconductor package featuring metal lid member

Country Status (4)

Country Link
US (1) US7253515B2 (zh)
JP (1) JP2007042719A (zh)
CN (1) CN100456456C (zh)
TW (1) TWI312559B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI606882B (zh) * 2013-11-29 2017-12-01 日立金屬股份有限公司 具焊料基材及具焊料基材之製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008113315A2 (de) * 2007-03-19 2008-09-25 Conti Temic Microelectronic Gmbh Gehäuse mit einem elektronischen bauteil
EP2071620A1 (en) * 2007-12-12 2009-06-17 Wen-Long Chyn Heat sink having enhanced heat dissipation capacity
JP5280079B2 (ja) * 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
JP5171549B2 (ja) 2008-10-30 2013-03-27 ルネサスエレクトロニクス株式会社 電子装置
WO2011074221A1 (ja) 2009-12-14 2011-06-23 パナソニック株式会社 半導体装置
CN102324407A (zh) * 2011-09-22 2012-01-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9155188B2 (en) * 2011-11-04 2015-10-06 Apple Inc. Electromagnetic interference shielding techniques
US20130258610A1 (en) * 2012-03-29 2013-10-03 Jianguo Li Semiconductor chip device with vented lid
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
JP6199601B2 (ja) 2013-05-01 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
CN103441108A (zh) * 2013-08-28 2013-12-11 江苏长电科技股份有限公司 一种芯片正装bga封装结构
CN103441106A (zh) * 2013-08-28 2013-12-11 江苏长电科技股份有限公司 一种芯片倒装bga封装结构
JP6157998B2 (ja) 2013-09-03 2017-07-05 ルネサスエレクトロニクス株式会社 半導体装置
WO2015109577A1 (zh) * 2014-01-26 2015-07-30 上海瑞丰光电子有限公司 一种led及其制备方法
TWI587550B (zh) * 2014-02-10 2017-06-11 旭宏科技有限公司 散熱片及使用該散熱片的封裝結構
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
WO2016044179A2 (en) * 2014-09-15 2016-03-24 Invensas Corporation Electronic structures strengthened by porous and non-porous layers, and methods of fabrication
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
JP2017112241A (ja) * 2015-12-17 2017-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US11631624B2 (en) 2018-12-11 2023-04-18 Advanced Micro Devices, Inc. Semiconductor chip package with spring biased lid
JP2022002237A (ja) * 2020-06-19 2022-01-06 日本電気株式会社 量子デバイス及びその製造方法
US11923331B2 (en) * 2021-02-25 2024-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Die attached leveling control by metal stopper bumps

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572070A (en) * 1995-02-06 1996-11-05 Rjr Polymers, Inc. Integrated circuit packages with heat dissipation for high current load
US5881944A (en) * 1997-04-30 1999-03-16 International Business Machines Corporation Multi-layer solder seal band for semiconductor substrates
US5821161A (en) * 1997-05-01 1998-10-13 International Business Machines Corporation Cast metal seal for semiconductor substrates and process thereof
JP3462979B2 (ja) * 1997-12-01 2003-11-05 株式会社東芝 半導体装置
JP3395164B2 (ja) 1998-11-05 2003-04-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
JP2001210761A (ja) 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6292369B1 (en) * 2000-08-07 2001-09-18 International Business Machines Corporation Methods for customizing lid for improved thermal performance of modules using flip chips
US6724078B1 (en) * 2000-08-31 2004-04-20 Intel Corporation Electronic assembly comprising solderable thermal interface
JP3960156B2 (ja) * 2002-07-19 2007-08-15 千住金属工業株式会社 板状基板封止用リッドの製造方法
US6906413B2 (en) * 2003-05-30 2005-06-14 Honeywell International Inc. Integrated heat spreader lid

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI606882B (zh) * 2013-11-29 2017-12-01 日立金屬股份有限公司 具焊料基材及具焊料基材之製造方法

Also Published As

Publication number Publication date
JP2007042719A (ja) 2007-02-15
US7253515B2 (en) 2007-08-07
CN100456456C (zh) 2009-01-28
TW200735291A (en) 2007-09-16
US20070045798A1 (en) 2007-03-01
CN1909216A (zh) 2007-02-07

Similar Documents

Publication Publication Date Title
TWI312559B (en) Semiconductor package featuring metal lid member
US9837383B2 (en) Interconnect structure with improved conductive properties and associated systems and methods
JP3934565B2 (ja) 半導体装置
TWI249232B (en) Heat dissipating package structure and method for fabricating the same
TW200901435A (en) Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
JP2010147153A (ja) 半導体装置及びその製造方法
US20080157345A1 (en) Curved heat spreader design for electronic assemblies
TW200820401A (en) Chip package and manufacturing method thereof
TW200836320A (en) Semiconductor device package with die receiving through-hole and connecting through hole and method of the same
US20210050275A1 (en) Fan-out semiconductor package structure and packaging method thereof
TWI311806B (en) Cob type ic package for improving bonding of bumps embedded in substrate and method for fabricating the same
TWI547217B (zh) 微電子封裝體及用於製造微電子封裝體之方法
TW200527620A (en) Semiconductor package
CN102194707B (zh) 制造半导体结构的方法
TW567563B (en) Semiconductor package and manufacturing method thereof
TWI430376B (zh) The Method of Fabrication of Semiconductor Packaging Structure
JP6792322B2 (ja) 半導体装置及び半導体装置の製造方法
CN108598046A (zh) 芯片的封装结构及其封装方法
TW202303918A (zh) 半導體封裝結構、方法、器件和電子產品
TWI244181B (en) Semiconductor chip packaging structure and manufacturing method of the same
KR100824250B1 (ko) 금속 리드 부재를 피쳐링하는 반도체 패키지
TWI261901B (en) Quad flat no-lead chip package structure
TW201944573A (zh) 內嵌式基板系統級封裝結構及其製作方法
CN108281398A (zh) 半导体封装件及其制造方法
JP7088242B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees