TWI298534B - Semiconductor device and method for producing the same - Google Patents

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TWI298534B TW095111172A TW95111172A TWI298534B TW I298534 B TWI298534 B TW I298534B TW 095111172 A TW095111172 A TW 095111172A TW 95111172 A TW95111172 A TW 95111172A TW I298534 B TWI298534 B TW I298534B
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Description

1298534 九、發明說明： 【發明所屬之技術領域】 ▲本發明係有關於-種半導體裝置，特別係有關於一種 南财電壓的半導體裝置及其製造方法。 【先前技術】 做為傳統的高耐電壓半導體裝置，將功率半導體裝置 及邏輯電路集積在一晶片上的功率積體電路裝置(圓: V〇ltage 1〇係被用以控制馬達、照明裝置、影像裝 置等各種裝置的驅動。 圖44係傳統的功率積體電路裝置（以下簡稱為hvic) 的平面圖。圖45至圖48係圖44所示之傳統的職的截 面圖。圖45係根據圖44之A_A，線的截面圖，圖46係根 據B-B’線的截面圖，圖47係根據c_c，線的截面圖。圖 48係繪示傳統的HVIC中高電位側之高電壓側驅動器電路 的結構之方塊圖。 圖44所示的HVIC係被構成以具有高耐電壓的N通道 MOSFET 100、被接續至其閘極電極的第}邏輯電路、 及具有被接續至MOSFET 1〇〇的汲極電極之高電位侧的第2 邏輯電路300的高電位島4〇〇。高電位島400係經由分離 溝渠區域401而從其他的低電位區域被分離，m〇sfet j⑽ 的沒極電極與第2邏輯電路300係透過高電位的準位偏移 配線而被接續。
如圖45、圖46及圖47的HVIC的截面圖所示，在N 2065-7906-PF -1298534 型（p型也可）半導體基板i上形成埋層氧化膜2、n_蟲晶層 3。如圖45所示，P+分離擴散區域4被形成以達到埋層氧 化膜2,並且包圍分離溝渠區域16。在圖朽、圖46及圖 ^中，符號5係深的N +擴散區域、符號6係p擴散區域、 付唬7係P+擴散區域、符號8係N +擴散區域、符號9係也 被使用做為場板的閘極電極、符號1〇係也被使用做為 側場板的鋁電極、符號u係氧化膜、符號12係也被使用 丨做為準位偏移配線的準位偏移鋁電極、及符號14係場氧化 >膜（^)(：03膜）。此HVIC係具有透過分離溝渠區域16及p + 分離擴散區域4而分離並包圍N_磊晶層3的resurf (Reduced Surface Field)構造之分離構造（例如，參照美 國專利第4292642號說明書）^在圖48中係以虛線表示傳 統的Η VIC的高電位側的高電壓側驅動器電路中之多番分 離溝渠區域。 如圖44及圖45所示，在傳統的HVIC中，做為高電位 的準位偏移配線之準位偏移鋁電極12係被構成以橫穿過 具有基板電位的P+分離擴散區域4及p擴散區域6之上。 因此，阻礙形成於N-磊晶層3上的空乏層之延伸，而有使 裝置耐電壓低下的問題。 對於此問題，在傳統的HVIC的構造中係透過 MFFP(Multiple Floating Field Plate)構造處理，其係於 PN接面上利用閘極電極等形成場板，確保空乏層的延伸， 並且利用漂浮多重地形成場板，利用電容耦合使表面電場 安定化（例如，參照日本的特開平5-1 90693號公報）。 2065-7906-PF 6 1298534 不過’在成為尚電位的準位偏移配線之準位偏移叙電 極1 2與做為GND側場板的鋁電極丨〇間的電位差比形成於 其層間的氧化膜11之絕緣強度電壓大時，必須設計使得成 為同電位的準位偏移配線之準位偏移鋁電極i 2與做為G迎 側場板的銘電極1〇沒有重疊的區域，並且若有重疊時則必 須切斷該區域之GND側場板（鋁電極1〇)。 如上述，在傳統的半導體裝置中，當HVIC需要的電壓 _變南時，有在準位偏移配線的下部沒有設置GND側場板（鋁 電極10)，且透過準位偏移配線的電位之影響，使等電位 線歪曲，而發生電場集中且裝置耐電壓低下的問題。為了 缓和此點，傳統上係將準位偏移鋁電極12及鋁電極ι〇間 的層間氧化膜11的厚度形成至2 〇_以上。不過，較厚地 形成此等層間氧化冑U使得製造過程變得複雜並導致製 造費用的上升。又，當較厚地形成層間氧化膜u時，也發 生無法適當微細加工技術的缺點。此外，由於透過準位偏 •移配線的高電位之影響，無法迴避等電位線歪曲的問題， 所以期望沒有準位偏移配線的構造。 【發明内容】 本發明之目的在於提供一種半導體裝置的製造方法， 其除去低電位區域及高電位的配線之交叉，並透過簡單的 製造高耐電壓結構的程序而可容易地形成信賴性高^半導 體裝置，並且提供一種半導體裝置，其具有透過該製造方 法製造的信賴性高的優良性能。 2065-7906-PF 7 1298534 、為了達成上述目的，本發明係在將功率半導體元件及 破輯電路集積在單一晶片上的半導體裝置中，包括： n耐電壓半導體元件，被構成以在支持基板上呈有氣 化膜及磊晶層； ㊁電位側途輯電路，被接續至前述高耐電壓半導體元 件的尚電位側電極； 低電位側邏輯電路，輪出控制前述 •件之驅動的控制信號;及 夕重分離溝渠區域，其分離包括前述高電位侧邏輯電 路的高電位島，透過複數地重疊的分離溝渠區域而被構 2 ^具有接續前述高電位侧邏輯電路及前述高耐電壓半導 版疋件的咼電位側電極之準位偏移配線區域。在如此構成 的士發明之半導體裝置中，低電位區域及高電位的配線沒 有交又，以提高高耐電壓的功率半導體裝置的信賴性。 ^ ^，本發明係在將功率半導體元件及邏輯電路集積在 φ 日日片上的半導體裝置的製造方法中，前述半導體裝置 係包括： 1 南耐電壓半導體元件，被構成以在支持基板上具有氧 化膜及蠢晶層； 南電位侧邏輯電路，被接續至前述高耐電壓半導體元 件的高電位側電極； 凡 低電位側邏輯電路，輪出控制前述高耐電壓半導體元 件之驅動的控制信號；及 夕重刀離溝木區域，其分離包括前述高電位侧邏輯電
2065-7906-PF 1298534 路的阿電位島，透過複數地重疊的分離溝渠區域而被構 成具有接續前述高電位側邏輯電路及前述高耐電壓半導 體凡件的高電位側電極之準位偏移配線區域； 岫述準位偏移配線區域係透過下列步驟而被形成，包 括· 利用非等向性姓刻在蠢晶層上形成溝渠的步驟； 在前述溝渠的内部埋入介電材料的步驟； # 银刻前述介電材料並留下前述溝渠内的介電材料，氧 化表面，堆積氮化膜，並進行圖案化的步驟； 除去前述氮化膜，並堆積層間氧化膜的步驟；及 +部分地兹刻前述層間氧化膜，並透過金屬堆積以形成 ’電極的步驟。在具有此等步驟的本發明之半導體裝置的製 .^法中’低電位區域及高電位的配線沒有交又，以透過 間單的製造程序容易地形成高耐電壓的結構。 根據本發明，透過簡單的製造高耐電壓結構的方法， 籲可製造耐電麼性能優良之信賴性高的半導體以，同時可 提供半導體裝置，其低電位區域及高電位的配線沒有交 叉並且顯不優良的财電麼性能。 【實施方式】 以下參照附圖說明本發明 < 半導體裝置及其製造方法 的最佳實施例。此外，在以下各實施例中，實質上具有相 同功能、結構的組件係以相同符號加以說明。 實施例1
2065-7906-PF 1298534 圖1係緣示做為本發明之實施例1的半導體裝置之一 例的功率積體電路裝置（以下簡稱為HVIC)的平面圖。在圖 1中’為了谷易說明實施例1的ΗΠ C，概要地顯示此HVIC， 各構成組件的大小及間隔係與實際的裝置不同。圖2至圖 5係圖1所示之HVIC的截面圖。圖2係根據圖1中的A_A, 線的截面圖。圖3係根據B—B，線的截面圖。圖4係根據 C—C線的截面圖。圖5係根據D-D，線的截面圖。 _ 如圖1所示，實施例1的HVIC包括··高耐電壓的N通 迢NMOSFET 101 ;低電位側的邏輯電路2〇1，輸出用以控制 被接續至該閘極電極702的MOSFET 101之驅動的控制信 號，及高耐電壓高電位島4〇2，具有被接續至汲極電極7〇3 的高電位側的邏輯電路301。包含高電位側的邏輯電路3〇1 之高電位島402係透過複數地重疊而被形成的分離溝渠區 域403而被包圍並分離。透過此等複數地重疊而被形成的 分離溝渠區域403構成多重分離溝渠區域405。 • 在圖2至圖5中，符號1係N型（P型也可）半導體美 板、符號2係埋層氧化膜、及符號3係N-磊晶層。p +分離 擴散區域4係被形成以達到埋層氧化膜2。在圖2至圖5 的截面圖中，符號5係深的N+擴散區域、符號6係p擴散 區域、符號7係P+擴散區域、符號8係N+擴散區域。符穿 9係閘極電極，也被使用做為場板。鋁電極1 〇被使用做為 GND側場板。 在實施例1的HVIC中，符號u係氧化膜、符號ι4係 場氧化膜（LOCOS膜）、符號16係分離溝渠區域、符號17 2065-7906-PF 10 1298534 係護層膜。在實施例1的HVIC中，具有N_磊晶層3係透 過P +分離擴散區域4與分離溝渠區域16而被包圍的結構 之 RESURF(Reduced Surface Field)結構。 如前所述，在傳統的HVIC中，接續進行準位偏移動作 的高耐電壓的N通道MOSFET的汲極電極與高電位島内的邏 輯電路之「準位偏移配線」係透過準位偏移鋁電極12(參 照圖45)而被形成，此準位偏移鋁電極12横穿過N通道 MOSFET的汲極-源極之間，通過分離溝渠區域且被導入高 _電位島内部。 在實施例1的HVIC中，取代傳統的HVIC中使用準位 偏移鋁電極12的準位偏移配線構造，具有使用部分的多重 分離溝渠區域405做為準位偏移配線區域404，電氣地接 續功率半導體元件與高電壓側的邏輯電路之構造。又，在 準位偏移配線區域404中，被構成以透過分離溝渠區域内 的N-蠢晶區域及多晶矽區域的電容耦合而被偏壓。 • 如圖1所示，實施例1的HVIC的多重分離溝渠區域 405分離高電位島402，同時在高耐電壓N通道MOSFET 101 的源極-汲極間設置準位偏移配線區域4〇4。在準位偏移配 線區域403中，將多重分離溝渠區域405之外側的分離溝 渠區域403及其N-磊晶區域配置於低電位（GND)側的源極 區域。又’在準位偏移配線區域4 〇 4中，延伸被配置以接 觸高電位島402之最高電位的分離溝渠區域403，並且配 置以接觸汲極側。N-磊晶區域被形成以透過此高電位的分 離溝渠區域403被包圍，此區域被利用做為準位偏移配
2065-7906-PF 11 1298534 線。此等高電位的分離溝渠區域403透過使用包圍N-磊晶 區域的區域做為準位偏移配線，實現源極區域等的低電位 區域與準位偏移配線沒有交叉的結構。 圖6係繪示多重分離溝渠區域4〇5中的電容耦合的等 效電路。在圖6中，多重分離溝渠區域的溝渠内側壁 氧化膜409的電容為Cs，溝渠底部的埋層氧化膜2及Ν型 半導體基板1所造成的電容為⑶。又，Vtl、vt2、· · · _刀別表示溝渠内的多晶石夕區域的電位，V f 1、v f 2、· · · 分別表示被夾在分離溝渠區域間且成為漂浮電位狀態的n— 磊=層的電位。溝渠的深度d與寬度w的比率··寬高比d/w 通常係10以上，相對於溝渠内侧壁氧化膜4〇9的場氧化膜 14的厚度為〇·3μιη左右，埋層氧化膜2的厚度為1〇倍厚 勺3μπι以上電谷C係以C = sS/t被算出，溝渠底部的電容 值Cb，當與溝渠内側壁氧化膜4〇9的電容值cs相比時， 因為面積為其1/1〇,氧化膜厚t為其1〇倍，故變成其1/1〇〇 鲁以下，而成為可忽視的小值。當將此列入考慮時，圖6的 等效電路可簡化如圖7所示。當多重地形成的溝渠内側壁 虱化膜409的各電容大約等於Cs時，溝渠内的N —磊晶層 與多晶矽區域的電位被均等地分擔並且被偏壓。 圖8係繪示做為實施例丨的hV〗c中之特徵的高電位島 402之使用夕重分離溝渠區域的電位而被形成之溝渠 側壁场板構造。圖8〈a)係繪示實施例1的HVIC的結構， 圖8(b)係擴大綠示實施例1的HVIC中之以虛線包圍的多 重分離溝渠區域之部分的擴大圖。
2065-7906-PF 12 1298534 圖9係繪示準位偏移配線區域404中的溝渠電容耦合 區域的溝渠側壁場板構造的截面圖，圖8(b)係繪示根據準 位偏移配線區域404巾的E — E，、線的截面。為了將溝渠間 的磊晶區域與形成溝渠側壁場板的溝渠内之漂浮電位狀態 的磊晶區域電氣地接續，在區間F1與區間F2的溝渠内的 磊晶區域上形成鋁電極10，並與溝渠間的磊晶區域接續。 圖10係根據圖8(b)所示的準位偏移配線區域4〇4中的 ΡΓ線的截面圖。如圖1〇所示，在溝渠内的蠢晶區域上 形成鋁電極1 〇，並與溝渠間的磊晶區域接續。如此，透過 將GND-高電位島402的電位Vh間電容耦合的準位偏移配 線區域404的溝渠電容耦合區域配置為區間T1-區間 -區間T2-區間：F2-區間T3,如圖n所示，圖9所示的E—E， .線所造成的截面中之源極-汲極間的電位可逐步地變化。因 此，在如上述構成的實施例丨的半導體裝置中，圖g所示 的E-E’線中的區域可做為對κ Ν通道m〇sfet的場板。 圖12至圖15係繪示製造實施例1的HVIC中的準位偏 移配線區域404的溝渠侧壁場板的製程。在圖12及圖13 所不的製程中’緣示與前述圖9所示的截面位置相同的位 置，顯示根據圖8(b)中的E-E，線的截面之製程中的狀 恶。在圖14及圖15的製程中，與前述圖1〇所示的截面位 置相同，顯不根據圖8(b)中的F-F，線的截面之製程中的 狀態。此外，在圖12及圖14中的（&)至（6)所示的狀能係 透過相同的製造步驟被形成，在圖13及圖15中的（1)至\。 所不的狀態係透過相同的製造步驟被形.成。
2065-7906-PF 13 •1298534 以下，使用圖12及圖14、以及圖13與目15說 關溝渠側壁場板的製造方法。 在圖12及圖14中，（a)係顯示形成氧化膜，並將該 化膜非等向性蝕刻之後的狀態。在(a)所示的狀態前之：驟 "中’在N磊晶層3上形成膜厚約5〇〇_的氧化膜，例如： 氧化膜或熱氧化膜。其次，塗佈光阻2()並進行照相製版。 在此’進行氧化膜的非等向性蝕刻。 ⑻係顯示進行Si的非等向性蝕刻之後的狀態 所示的狀態前之步驟中，除去光阻2〇，並進行s 向性蝕刻。 非寺 (。)係顯示氧化溝渠側壁之後的狀態。在(c) 態前之步驟中，在除丰& ςπη 广l ^ m μ 士 nm厚的氧化膜21後，形成熱 羊、政訏的膜厚dt係與前述(a)所示之步驟中用以形 成溝渠側壁的光阻20的寬度dt相同。 ⑷7示堆積處理多晶石夕之後的狀態。在⑷ ==中：將多晶㈣入溝渠内部，堆積至與成為 / /木貞| 土的氧化膜之最上面的表面距離切 離dw跟溝渠開口寬度相同(參照圖“⑷）。 (e)係顯示將堆積的多晶石夕非等向性钱刻之後的狀 態。在（e)所示的狀能止 ^ ^ ^ 心1之v驟中，多晶矽的非等向性蝕刻
係從成為形成溝準伽辟从卜 1 J 專木側壁的氧化膜之最上面的表面的位置， 亦即從多晶矽的表面蝕刻約dw的距離。 其火’貫施圖穷 造溝渠側壁場板。圖15所示之⑴至00的製程，製
2065-7906-PF 14 *1298534 ==成表面*化膜22 ’然後並形成氮化膜23 、二+所不的狀態前之步驟中，形成約1 OOnm厚的 表氧化膜22，並在其上堆積約1〇〇咖厚的氮化膜^。 係顯示蝕刻氮化膜23之後的狀態。在(g)所示的狀 ㈣之步驟中，塗佈光阻24並進行照相製版。然後，實施 對氮化膜23的蝕刻。 (h)係顯示形成場氧化膜（L〇c〇s膜）丨4之後的狀態。在 ㈤所示的狀態前之步驟中，塗佈光阻並形成場氧化膜 (L〇C〇S膜）14。此場氧化膜（L〇C〇S膜）」4的厚度約為〗_。 (1)係顯示形成層間氧化膜25之後的狀態。在（丨）所示 的狀態前之步驟中，除去氮化膜23,堆積而形成約1μιη厚 的層間氧化膜。其後，塗佈光阻並進行照相製版。 (j)係顯示將層間氧化膜25圖案化之後的狀態。在（j) 所示的狀態前之步驟中，對於層間氧化膜25進行非等向性 的蝕刻，並除去光阻。 (k)係顯示形成鋁配線之後的狀態，為完成溝渠側壁場 板的狀悲。在（k)所示的狀態前之步驟中，透過濺鍍形成膜 厚約lpm的A1 SiCu膜。其次，塗佈光阻並進行照相製版。 然後，對於AlSiCu膜進行非等向性的蝕刻，形成鋁電極 1 〇 °其後，除去光阻並完成溝渠侧壁場板。 如上所述，實施例1的HVIC中的溝渠側壁場板構造係 透過貫施圖12至圖15所示的步驟而被確實地製造。 此外，為了防止在構成溝渠側壁場板的區間T1-區間 區間T2-區間F2-區間T3的各分離溝渠區域間電流浅 2065-7906-PF 15 1298534 漏，其最好被氧化並且被構成以盡量不包含Si區域。又， 當溝渠侧壁的氧化膜厚為dt時，在利用非等向性蝕刻於 N-磊晶層3上形成溝渠的步驟（a)中，最好進行使該溝渠間 約為dt的圖案化。 實施例2 以下，參照附圖說明本發明之實施例2的半導體裝 置。圖1 6係做為實施例2的半導體裝置之功率積體電路裝 置（HVIC)的平面圖。為了容易說明，圖16係概要地繪= HVIC的圖式，各結構的大小及間隔與實際的裝置不同。實 施例2的HVIC係並列地構成2個以上的具有前述實施例 之HVIC申的準位偏移配線區域4〇4的高耐電壓％通道 MOSFET101。在實施例2的HVic中，透過鋁配線4〇7接續 透過準位偏移配線區域404被分開的分離溝渠區域間的磊 晶區域與多晶矽區域，並保持電氣的連續性。 如圖16所示，透過多重分離溝渠區域4〇5中的2個高 籲耐電壓N通道MOSFET 101、101夹住的區域，因為是與$ 他區域沒有連續性的圖案，可能在多重分離溝渠區域4〇5 内的電位分佈產生差異。在多重分離溝渠區域4〇5的電位 分佈產生差異時，在形成準位偏移配線的準位偏移配線區 j 404中，因為左右對稱地形成的溝渠侧壁場板的電位變 得不對稱，而發生裝置耐電壓不穩定的問題。 因此，在實施例2的HVIC中，如圖16所示，利用透 過鋁配線407接續多重分離溝渠區域4〇5中的對應的各分 離溝渠區域403之間，保持溝渠側壁場板中的電位之電^
2065-7906-PF 16 1298534 連續性，而成為可使裝置耐電壓穩定的結構。 實施例3 以下，參照附圖說明本發明之實施例3的半導體裝 置。圖17係做為實施例3的半導體裝置之功率積體電路= 置（職）的平面圖。為了容易說明，圖17係概要地綠示 HVIC的圖式，各結構的大小及間隔與實際的裝置不同。圖 18係根據圖17之HVIC中的A-A，線的截面圖。 ° 在前述實施例1的HVIC中，透過多重分離溝渠區域 4〇5分離高電位島4〇2，使用多重分離溝渠區域4〇5的準位 偏移配線區域4G4中的中央溝渠做為準位偏移配線。在如 此的結構甲，N_磊晶層3的電阻被***以做為配線電阻， 而成為電路結構上的限制。 ^因此，在實施例3的HVIC中，雖然係透過多重分離溝 渠區域405而分離地形成高電位島4〇2，在做為被央在此 高電位島402與高耐電壓N通道M〇SFET 1〇1的汲極電極 _ 703間的準位偏移配線區域4〇4的高電位的分離溝渠區域 403之中央溝渠的表面上形成鋁配線3〇3。此鋁配線接 觸高電位的分離溝渠區域4〇3,並且電氣地接續N通道 MOSFET 101的汲極電極7〇3與高電位島4〇2内的高電位侧 之邏輯電路301。在實施例3的HVIC的結構中，因為可減 小配線的電阻，故可減少電路結構上的限制。 實施例4 以下，參照附圖說明本發明之實施例4的半導體裝 置。圖19係做為實施例4的半導體裝置之功率積體電路裝
2065-7906-PF 17 1298534 置（HVIC)的平面圖。為了容易說明，圖19係概要地繪示 Η VIC的圖式’各結構的大小及間隔與實際的裝置不同。 在實施例4的HVIC中，接續被形成於高耐電壓Ν通道 MOSFET的源極-汲極間的多重場板1〇2與準位偏移配線區 域4 0 4中的溝渠側壁場板4 0 6。此構造的好處係多重場板 102的電位穩定，故高耐電壓Ν通道MOSFET 101的裝置耐 電壓穩定。又，因為可經由多重場板1 02電氣地接續多重 分離溝渠區域4 0 5，即使在如前述實施例2的Η VIC使用複 _數個半導體元件的情況中，也可得到相同的效果。 圖20係繪示溝渠側壁場板406與多重場板102(表面 場板）的接續構造的圖式。圖21(a)係根據圖20之準位偏 移配線區域404中的溝渠電容耦合區域之Ε-Ε，線的截面 圖，圖21(b)係根據圖20之準位偏移配線區域404中的 F-F’線的截面圖。 在實施例4的半導體裝置中，多重場板102(表面場板） 係以多晶矽部及鋁電極1 〇構成。多重場板1 02的鋁電極 1 0係被直接與準位偏移配線區域404中的溝渠電容耦合區 域内的多晶矽區域907接續。又，多重場板102的多晶矽 部係經由鋁電極1 〇而被接續至準位偏移配線區域404内的 多晶矽區域9 0 7。 實施例5 以下，參照附圖說明本發明之實施例5的半導體裝 置。圖22係做為實施例5的半導體裝置之功率積體電路裝 置（HVIC)的平面圖。為了容易說明，圖22係概要地繪示 2065-7906-PF 18 -1298534 Η V I C的圖式，各結構的大小及間隔與實際的裝置不同。
在實施例5的HVIC中，圓形的高耐電壓N通道MOSFET 1 〇 1的汲極電極7 0 3在其中心形成小的圓形，透過多重分 離溝渠區域405的準位偏移配線區域404，電氣地接續大 約在高耐電壓N通道MOSFET 101的中心之圓形的汲極電極 703與高電位島的邏輯電路3〇1。在圓形中，其圓周距離越 朝向中心部變得越小。因為實施例5的HVIC中的高耐電壓 N通道MOSFET 101被形成為近似圓形，故可能單純地形成 其中心部分的電極圖案。在實施例5的高耐電壓N通道 MOSFET 101中，即使不採取前述實施例1的圖1之平面圖 所不的複雜結構，可利用圖22所示的單純的圖案透過在源 極-没極間僅延長並配置在準位偏移配線區域4〇4中央之 南電位的分離溝渠區域403之溝渠側壁場板而被構成。 實施例6 做為本發明之實施例6的半導體裝置之功率積體電路 (HVIC)係構成以減低分離溝渠區域間的n磊晶區域中的電 阻值，並防止寄生電阻部分造成的電位之浮現。實施例6 的…構可適用於本發明之各實施例的半導體裝置。在實施 例6的HVIC中，在形成多重分離溝渠區域4〇5之前或之 後於刀離溝渠區域之間的N-磊晶區域上形成p +擴散層或 N +擴政層。如此，透過形成P +擴散層、或N +擴散層，減低分 冓糸區域之間的N-蟲晶區域中的電阻值，可防止寄生電 阻部分造成的電位之浮現。
實施例7 2065-7906-PF 19 1298534 乂下參知、附圖說明本發明之實施例7的半導體芽: 置。圖23係做為實施例7的半導體裝置之功率積體電路裝 置（HVIC)的平面圖。為了容易說明，圖23係概要地繪示 HVIC的圖式，各結構的大小及間隔與實際的裝置不同。圖 24係繪示實施例7中的準位偏移配線區域4〇4之源極配線 部908的截面構造。圖25係繪示實施例7中的準位偏移配 線區域404之閘極配線部909的截面構造。 φ 在貫施例7的HVIC中，使用高耐電壓p通道m〇sfet 101，由於高耐電壓P通道m〇sfet 1〇1從高電位島的 高電壓區域之邏輯電路301，將信號傳達給低電壓區域的 邏輯電路201，而被使用於反向準位偏移動作。實施例7 的HVIC中之被施加高電位的準位偏移配線區域4〇4中的準 位偏移配線接續高電位島402的邏輯電路3〇1與高耐電壓 P通道MOSFET 101的閘極電極702及源極電極7〇1。此準 位偏移配線區域404中的準位偏移配線係鋁電極1〇。在如 #此構成的實施例7的HVIC中，被施加高電位的鋁電極與低 電位區域沒有交叉。 實施例8 以下，參照附圖說明本發明之實施例8的半導體裝 置。圖26係繪示做為實施例8的半導體裝置之功率積體電 路裝置（ΗΠΟ中的溝渠側壁場板與準位偏移配線的構造之 圖式。 通常，溝渠的目的是為了緩和製程中的應力，在氧化 其内部後，填充多晶矽。這是因為Si及做為氧化膜的si〇2 2065-7906-PF 20 1298534 的膨脹係數不$ ’透過在具有1μιη以上的寬度之溝渠内部 填充Si〇2及與Si n料的多晶石夕，抑制過大的應力產 士。近年來’由於微細加工技術的進步，即使溝渠開口的 寬度在1μ〇以T，也可形成深達10_以上的溝渠。對於此 種溝渠内部’即使透過CVD僅填充做為氧化膜的抓，因 為填充的SiQ4厚度被減小，而可在低應力之下形成分離 溝渠。 ®此’在實施例8的半導體裝置中，在微細且深的溝 渠内部僅填充絕緣膜’而不需要前述實施例i的圖12至圖 15所示的複雜的製造㈣。在此結射，+需要&隔溝渠， j使得構成多重的溝渠内的多晶石夕不相連接，可以各溝渠 交又的結構形成多重溝渠。此優點特別消除為了防止溝= 間的電流线漏而使其間隔接近溝渠側壁的氧化膜厚度的:: 制，使製造變得容易。 如圖26所示，在實施例8的半導體裝置中，在準位你
移配線區域404的中央部分形成做為高電位的分離溝渠屈 域403的準位偏移配線604，此準仿抱必x a 卞 此旱位偏移配線604的兩掉 的其中一端接續南電壓區域的邏輯雷敗q 铒冤路301，另一端則巷 繽而对電壓半導體元件的預定的電 ^ 又，在貫施例8 μ 半導體裝置中，表面場板606形成接觴并 /风筏觸605並且被接續互 準位偏移配線區域4G4的溝渠電容_合區域中的溝渠侧屈 曰曰 場板603。因此，不需要形成對分離溝渠區域内的多- 的接觸，使圖案設計變得容易。 實施例9 2065-7906-PF 21 1298534 ψ 以下’參照附圖說明本發明之實施例9的半導體裝 置。謀求實施例9的功率積體電路裝置（HVIC)中的多重分 離溝渠區域的電位之安定化。圖27係繪示用以謀求實施例 9的HVIC中的多重分離溝渠區域的電位安定之結構的圖 式。在實施例9的HVIC中，將高電阻多晶矽7〇5***至多 重为離溝渠區域中的GND-高電位島之間。如圖27所示， 在貫施例9的HV 1C中的多重分離溝渠區域4〇5中，高電阻 多晶矽705透過接續電極706並聯地接續各分離溝渠區域 • 403 〇 透過此種結構，實施例9的HV 1C，經由電容耦合均等 地分擔多重分離溝渠區域405中的各分離溝渠區域4〇3的 電位，而且透過並聯地接續高電阻而可穩定各分離溝渠區 域4 0 3的電位。 實施例1 0 以下，參照附圖說明本發明之實施例1 〇的半導體裝 置。圖2 8係做為實施例1 〇的半導體裝置之功率積體電路 裝置（HV 1C)的平面圖。為了容易說.明，圖28係概要地繪示 HVIC的圖式，各結構的大小及間隔與實際的裝置不同。 在實施例10的HVIC中，未圓形地形成高耐電壓N通 道MOSFET 101，而是形成四邊為直線的矩形，在兩端部的 連續性中斷的地方，亦即在相對的兩邊上配設溝渠側壁場 板700。因為高耐電壓N通道M〇SFET ι〇1的汲極電壓與被 施加至高電位島402之電壓的差在最大時還是很小而為高 電位側的邏輯電路301的驅動電壓（25V)以下，如圖所示，
2065-7906-PF 22 1298534 其可越過1個分離溝渠區域4 Ο 3而被鄰接。因此，準位偏 移配線係如圖所示，可透過鋁配線7 0 4直接接續高電位側 的邏輯電路3 01與汲極電極7 0 3。在實施例1 〇的η VIC中， 在靠近矩形的高对電壓Ν通道MOSFET 101中的高電位島 4 0 2之一邊附近，設置透過鋁配線7 〇 4被接續至邏輯電路 3 01的汲極電極7 0 3，在對向的另一邊附近設置被接續至低 電位側的邏輯電路2 01之源極電極7 01。又，被接續至低 電位側的邏輯電路201之閘極電極702係被設置以與源極 鲁電極701大約平行地具有預定寬度並且橫穿過高耐電壓Ν 通道MOSFET 101。換言之，閘極電極7〇2的長度被形成以 比矩形的Ν通道MOSFET 101的一邊的長度長，而比其2邊 的長度短。 在實施例10的HVIC的結構中，與將閘極電極7〇2的 圖案形成為圓弧形的情況相比，可將高耐電壓Ν通道 MOSFET 101的閘極電極7〇2的長度設定為較短，並可緊密 •地形成準位偏移元件。 圖29係繪示接續實施例1〇的HVIC中的溝渠侧壁場板 與表面的多重場板時之平面圖。圖3〇係根據圖“之hvic 中的A-A’線的截面圖。 在實施例10中，雖然係說明使用高耐電壓N通道 Μ 0 S F E T 1 〇 1的例子，作即接县由广 丨一 Η彳之疋使用咼耐電壓的ρ通道 MOSFET，也可以相同的結構達成相同的效果。 實施例11 以下，參照附圖說明本發明之實施例n的半導體裝
2065-7906-PF 23 1298534 置。圖31係在做為實施例u的半導體裝置之功率積體電 、:置（HV 1C)中適用檢出多重分離溝渠區域的電位之方法 的結構的圖式。實施例11的HVIC舆前述實施例9的HVIC 才=在夕重分離溝渠區域405的各溝渠上形成接觸，以 接續形成在高電位島内及低電壓區域的CMOS電路的開極 電極（多晶朴圖32係在圖31所示的脈的例子中的等 政電路。圖33 (a)係根據圖31之HVIC的A_A，線的截面 圖’其顯示p通道M0S裝置的區域。圖33⑻係根據圖31 之HVIC的B-B線的截面圖，其顯示N通道M〇s裝置的區 域。當1個分離溝渠區域的電容為〇時，各溝渠的電位νι、 2刀別透過電各耦合而成為vl=VB/s、= 。高電位 ”島的電位VB係利用HVIC驅動的職等的功率元件的反相 器動作而從Vcc變動至(Vcc+Hv.)的電位。在此，)係 表示被施加至高電塵侧功率元件的高電壓。實施例u的 靠中的電位變動與⑽s電路動作的關係顯示於圖以及 圖35。圖34係CM0S電路之低電位側的動作說明圖，圖的 左側係施加低電壓的狀態，右側係施加高電麼的狀態。圖 35係CMOS電路之高電位側的動作說明圖，圖的左側係施 加低電壓的狀態，右侧係施加高電壓的狀態。胃％及圖 35的上部的圖式中’虛線表示⑽s反相器的臨界電壓設 定值的準位。 因為低電壓區域中係以GND電位為基準，當電位從 最低電位的Vcc上昇時，V卜V2隨其上昇。此時，對於cM〇s 反相器的臨界電壓設定值，因為被接續至V2者在N通道
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MOS 4置側先成為0FF —〇N狀態（對於p通道M〇s裝置則相 反），使輸出訂變化為High—L〇w。此時，被接續至V1 的CMOS反相器，因為如圖34所示還未達到臨界電壓，輸 出L-0UT保持為“扯狀態。當νβ電位進一步上昇，且π 電位為臨界電壓以上時，輸出L-0UT變化為High—Low。利 用檢出此信號變化，可在低電位區域檢出高電位島的電位。 在尚電位島因為係以VB電位為基準，當νβ電位從最 _低電位之上昇時，如圖35所示，V2明顯地降低。 此時，對於CMOS反相器的臨界電壓設定值，因為被接續至 VI者在P通道M0S裝置側先成為〇FF—0N狀態（N通道M〇s 則相反），使輸出H—ουτ變化為L〇w—High。同樣地，當 電位進一步上昇，且V2電位為臨界電壓以上時，輸出l-quT 變化為Low—High。利用檢出此信號變化，可檢出高電位島 本身的電位。 實施例12 馨以下’參照附圖說明本發明之實施例12的半導體裝 置。圖36係繪示在做為實施例12的半導體裝置之功率積 體電路（HV 1C)中適用檢出多重分離溝渠區域的電位之方法 的例子的結構圖。圖37係實施例12的HVIC的等效電路。 在實施例12的HVIC中設置直接施加排線的高電壓施加島 801。當形成此高電壓施加島8〇1的多重分離溝渠區域中的 1個分離溝渠區域的電容為Cref時，在高電壓（Η· ν·)被施 加至排線電位的情況下，透過電容耦合，產生
Vl(Ref) = (H· V. )/3、V2(Ref) = 2 (Η· V. )/3 的電位。另一方 2065-7906-PF 25 1298534 面，在高電位島802中，如前述實施例u中的說明， Vl=VB/3、V2 = 2VB/3 ’且VB電位從大約是GND電位變動至 (Η. V.)。因為排線電位固定為（H. v. )，vi(Ref)與 的電壓分別成為對於V1、V2的基準電壓。如圖37的等效 電路所示，當分別輸入V1(Ref)與V1、^以^與v2至電 壓比較電路（在圖示的例子為運算放大器 出
VK〇UT) = (Rr /Rl)( Vl(Ref)-Vl). mOUTXl^’ /R2)( V2(Ref) —V2)。 由於可利用電阻比增大/減小電位差，當高電位島8〇2 的VB電位變成（Η.ν·)時，可調整使輸出為l〇w，當仰電 位下降至⑽電位時’可調整使輸出“_。藉此，透： 低電壓區域的邏輯電路803可監視高電位島8〇2的電位。 實施例1 3 以下，參照附圖說明本發明之實施例13的半導體 置。圖38係缘示做為實施例13的半導體裝置之功率積 電路裝置（HV 1C)的結構之圖式。 在前述實施例12中，比較施加排線電位（Η.ν·)的高 位島802之多重分離溝渠區域雷 ❺电位與裝载進行閘極驅動^ 作的低電位邏輯電路803之高雷靨始4 · ΩΛ 、 心回电座施加島801的多重分！ 溝渠區域電位，在實施例13中 打ζ相以上的咼電位島（ 相、V 相、w 相）804、805、δ〇6 θ ϋ u ± 、 衣秋长早一晶片上時，ϋ 過檢出各分離溝渠區域的電位，可檢 各鬲電位島804、 805、806的電位關係。換言之， :視哪一個鬲電位島 804、805、806的電位變高。
2065-7906-PF 26 1298534 電路=:= 邏輯電路之其他高電"載進行閘極驅動動作的 關係是以發根本一 制。因此，在與7的低電位區域的邏輯電路控 Μ φ ^ β ^ 3中，透過比較閘極驅動指令盥每 的電位關係之監視传赛，叮从山 勒ί日7與只際 實施例14 可檢出誤動作並進行保護動作。 係被構“的半導體裝置之功率積體電路(HVIC) :=以㈣前述實施例9的me中的高電阻之分電 實施例11至13中說明的崎的多重分離 溝—域的電位檢出。透過此等結構，實施例14的職 可監視多重分離溝渠電位檢出。 實施例1 5 以下，麥照附圖說明本發明之實施例15的半導體裝 置二做為圖39所示之實施例15的半導體裝置之單晶片反 籲相益係適用多重分離溝渠區域的高電位配線（準位偏移配 線）之構成例。圖40係實施例15的單晶片反相器的等效電 路’圖41係其主要部分的截面圖。圖4i(a)係根據圖μ 之α-α’線的截面圖，圖41(b)係根據圖39之β_β，線的 截面圖。 只細例15的單晶片反相器包括：邏輯電路5〇1，在低 電位控制與外部的介面及晶片的所有動作；低電壓側駆動 電=5 0 2根據來自此邏輯電路5 01的控制信號，驅動低 電壓侧功率元件5〇3(Ν通道M〇SFET或igbt);功率元件（Ν
2065-7906-PF 27 1298534 通^ mosfet或IGBT)5G3，具有高耐㈣ 驅動電路502進行動 、低電壓側 艰仃動作，间耐電壓二極體504， 聯地接續至此功率元請的回流動作；準位偏移;： = _5G9，具有高耐電屋且將來自低㈣側的邏輯電 路5 01的控制作辦值；壷 古 乜號傳達至间電位島内部的控制電路； 塵側驅動電路5G5，輪入此準位偏移元件5G9的汲極電流電 且根據來自前述邏輯電路501的控制信號，驅動高電堡側 的功率兀件5G6(N通道IGBT);功率元件5G6(N通 暹M0S或IGBT)，具有高财電堡且透過高電壓側驅動電路 505進行動作；高耐電壓二極體507，進行被並聯地接續至 此功率元件506的回流動作；及多重分離溝渠區域508， 被形成以包圍高電壓側功率元件5〇6，可分離高電壓。 高電塵側功率元件5〇6中，汲極被接續至高電壓 (H.V·)，源極係被接續至低電壓側功率元件5〇3的汲極， 並且低電壓側功率元件503的源極被接續至GND電位。高 電壓侧功率元件506與低電壓側功率元件503的接續部係 高電壓侧驅動電路505中的基準電位Vs。若高電壓侧功率 το件506為ON狀態且低電壓侧功率元件5〇3為〇FF狀態， Vs=(H.V·)。若高電壓側功率元件506為〇FF狀態且低電壓 側功率元件503為ON狀態，Vs = GND。因此，被形成於高電 位島内部且被施加（Η· V·)的高電壓導引配線，對於前述高 電位島電壓，利用可分離高電壓的多重分離溝渠區域5〇8 被形成。如圖41(a)及（b)所示，高電壓導引配線9〇〇(Η·ν 電位）係透過多重分離溝渠區域508Α進行VS~(Η· V·)間的 2065-7906-PF 28 1298534 — 此外在其外側透過其他的多重分離溝渠區域508進 订GND-VS間的分離，以包圍高電壓側功率元件5⑽。 、一如上述構成的施加（Η.ν·)的高電壓導引配線9〇〇，對 门電壓側功率凡件5〇6及高耐電壓二極體，形成溝 二側壁％板。又，施加Vs的高電壓導引配線剛，對於低 電壓側功率元# 5G3及高耐電塵二極體504，與準位偏移 兀件509相同，透過形成高電位島的多重分離溝渠區域 508 ’形成溝渠側壁場板。 ^ 貝知例15的半導體裝置的結構中，因為低電壓部與 :電位配線’又有父叉的區域，成為對高耐電壓構造沒有影 響且具有安定的特性之裝置。在實施例15的半導體裝置 中，因為可為利用一個鋁配線構成電極的電路結構，製造 變得容易，可大幅地抑制製造費周。 ^ 、 實施例ie 以下，參照附圖說明本發明之實施例16的半導體裝 置。圖42讀示做為實施例16的半導體裝置之單晶片反 相器1C的結構之等效電路。 、形成被施加高電壓（Η·ν·)的高電壓導引配線之多重 離溝木區域，相對於形成此的高電位島電壓，如前述實 例11的結構中之說明，利用電容竊合產生（H.V. ) _ VB ^電：差的中間電位vn。檢出此電位，可監視被施加 局電壓侧功率元件的電位，此監視方法與前述實施例n 結構相同。被施力4的高電位島，同樣地利用電容輕合 產生㈣!)間的電位差的中間電位m。這些動作顯示
2065-7906-PF 1298534 圖4 3。局電位（上臂）側的柯 VQ . 通道mosfet在其閘極户& & π時變成OFF狀態，且在1間極疒味达 聞才m為 又，低電位為Μ時變成⑽狀態。 -電位（下#)側的Ν通道M0SFEt 時變成OFF狀態，且在其間極俨梦五v *才仏號為（iND Μ ^ ^ ^ 4唬為VCC時變成⑽狀能。 士於南電位侧的N通道M〇Sf ^ 亡下臂不會短路’即在切換時提供兩者均變成_狀： 的日守間。若高電位侧的N通道顧FET為_狀態且低電位 側的N通道M0SFET4 0N狀態，接續兩裝置的中點電位⑹ 係電位。此時，（Η.ν ) _ νβ間的電位差的中間電位 VT1臺成High(在圖42的例子中為νΠ-νΒ=(Η· V )/ 2)， VB-GND間的電位差的中間電位VT2成為GND電位。在此期 間中被接續至VS端子的負載被破壞且排線短路的情況 中，Vs=(H. V·)，而在0N狀態的低電位側功率元件上流動 過大的電流。在此種狀態下低電位側功率元件被破壞。此 時’ VT2電位成為GND—High(在圖42的例子中為 VT2 = (H· V. )/2)，VT1 電位變化為 High — Low(在圖 42 的例 子中為VT1-VB大約為〇)。透過高電壓側切斷信號產生電 路9 0 5及9 0 6檢出此電位變化，在各驅動電路上產生使各 功率元件變成OFF狀態的切斷指令。因為實施例1 6的半導 體裝置係如上述被構成，可確實地進行短路保護動作，並 可提高裝置的信賴性。 圖式簡單說明 2065-7906-PF 30 1298534 圖1係繪示做為本發明之實施例丨的半導體裝置之一 例的功率積體電路裝置（HVIC)的平面圖。 圖2係根據圖1之半導體裝置中的A-A，線的截面圖。 圖3係根據圖！之半導體裝置中的b-B，線的截面圖。 圖4係根據圖1之半導體裝置中的c-c，線的截面圖。 圖5係根據圖1之半導體裝置中的D-D，線的截面圖。 圖6係貫施例1的半導體裝置中的多重分離溝渠區域 鲁中的電容耦合的等效電路。 圖7係簡化以繪示圖6之等效電路的圖式。 圖8中’（a)係繪示實施例1的半導體裝置的結構之平 面圖’（b)係擴大繪示實施例1的半導體裝置中的多重分離 溝渠區域之部分的擴大圖。 圖9係實施例丨的半導體裝置中的溝渠側壁場板的截 面構造圖。 圖1 〇係根據圖8 (b)中顯示的準位偏移配線部中的 _ F-F，線的截面圖。 •圖11係繪示在根據圖9所示的E-E，線的截面中之源 極一汲極間的電位的分佈圖。 圖12(a)〜（e)係繪示製造實施例1的半導體裝置中的 溝渠侧壁場板構造的程序之圖式。 圖13(f)〜（k)係繪示製造實施例1的半導體裝置中的 溝渠侧壁場板構造的程序之圖式。 圖14(a)〜（e)係繪示製造實施例1的半導體裝置中的 溝渠側壁場板構造的程序之圖式。 2065-7906-PF 31 1298534 圖1 5 ( f )〜（k )係繪示製造實施例1的半導體裝置中的 溝渠側壁場板構造的程序之圖式。 圖1 β係實施例2的半導體裝置的平面圖。 圖17係實施例3的半導體裝置的平面圖。 圖18係根據圖17之半導體裝置中的Α — Α，線的截面 圖。 圖19係貫施例4的半導體裝置的平面圖。 φ 圖20係繪示實施例4的半導體裝置中的溝渠側壁場板 4〇6舆多重場板102(表面場板）的接續構造的圖式。 圖21中，（a)係根據圖20之半導體裝置中的Ε-Ε，線 的截面圖，（b)係根據圖20之半導體裝置中的F — F，線的 ' 截面圖。 - 圖22係實施例5的半導體裝置的平面圖。 圖23係實施例7的半導體裝置的平面圖。 圖24係實施例7的半導體裝置中之源極配線部的截面 圖。 圖25係實施例7的半導體裝置中之閘極配線部的截面 圖。 圖26係繪示實施例8的半導體裝置中的溝渠侧壁場板 與準位偏移配線的構造之圖式。 圖27係繪示實施例9的半導體裝置中的多重分離溝渠 區域的結構之圖式。 术 圖28係實施例10的半導體裝置的平面圖。 圖29係緣示接續實施例1〇的半導體裝置中的溝渠側 2065-7906-PF 32 1298534 坌％板與表面的多重場板時之平面圖。 圖3〇係根據圖29之半導體裝置中的 A — A， 線的裁面 會八ΐ、31,料示在實施例11的半導體裝置中適用檢出夕 刀溝渠區域的電位之方法的結構的圖式。 夕 路。圖32係在圖31所示的半導體裝置的例子中的等效電 •、圖33中，（a)係根據圖31之半導體裝置中的妙a, 的截面圖，（b)係根據圖31之半導體裝 、、’ 截面圖。 β B線的 ^圖34係繪示實施例11的半導體裝置中之低電位側的 龟位交動與CMOS電路動作的關係的圖式。 、 參圖35係繪示實施例u的半導體裝置中之低電位側的 電位變動與CMOS電路動作的關係的圖式。 圖36係繪示在實施例12的半導體裝置中適用檢出多 鲁重分離溝渠區域的電位之方法的例子的結構圖。 圖37係實施例12的半導體裝置的等效電路。 圖38係繪示實施例13的半導體裝置的結構之圖式。 圖39係繪示在實施例15的半導體裝置中適用多重分 離溝渠區域的高電位配線之結構例的圖式。 圖40係實施例15的半導體裝置的等效電路。 圖41中，（a)係根據圖39之A-A，線的截面圖，（b) 係根據圖39之B-B’線的截面圖。 圖42係繪示實施例16的半導體裝置之結構的等效電 2065-7906-PF 33 1298534 圖 圖43係緣示實施例16的半導體裝置中之動作 的波形 圖44係傳統的功率積體電路裝置的平面圖。 圖45係根據圖44的功率積體電路裝置之A_A，線的 截面圖。 - 圖46係根據圖44的功率積體電路裝置之Β_β，線的 截面圖。 圖47係根據圖44的功率積體電路裝置之Μ線的 截面圖。 圖48係緣示傳統的功率積體電路裝置中之高電位側 的局電壓側驅動器電路的結構之方塊圖。 【主要元件符號說明】 1 : N型半導體基板； 2 ··埋層氧化膜； 3 · N-蠢晶層； 4 : P+分離擴散區域； 5 :深的N+擴散區域； 6 : P擴散區域； 7 · P+擴散區域； 8 : N+擴散區域； 9、7 0 2 ··閘極電極； 1 〇 ··鋁電極；
2065-7906-PF 34 1298534 11、14、21 :氧化膜； 1 2 :準位偏移鋁電極； 16、401、403 :分離溝渠區域； 1 7 :護層膜； 20、24 :光阻； 22 :表面氧化膜； 23 :氮化膜； 25 :層間氧化膜； 100 、 101 : MOSFET ; 1 0 2 :多重場板； 200 :第1邏輯電路； 201、301、501 :邏輯電路； 300 :第2邏輯電路； 303、407、704 :鋁配線； 400 、 402 、 802 、 804 、 805 、 806 :高電位島； 404 :準位偏移配線區域； 40 5、508、508A :多重分離溝渠區域； 406、603、700 :溝渠側壁場板； 409 :溝渠内側壁氧化膜； 5 0 2 :低電壓側驅動電路； 5 0 3 :低電壓側功率元件； 504、507:高耐電壓二極體； 505 :高電壓側驅動電路； 5 0 6 :高電壓側功率元件； 2065-7906-PF 35 么、 1298534 509 :準位偏移元件； 604 :準位偏移配線； 605 :接觸； 6 0 6 :表面場板； 701 :源極電極； 703 :汲極電極； 705·南電阻多晶句7， 706 :接續電極； • 801 :高電壓施加島； 803:低電位邏輯電路； 900、901 :高電壓導引配線； 905、906 :高電壓側切斷信號產生電路； 9 0 7 :多晶石夕區域； 9 0 8 :源極配線部； 9 0 9 :閘極配線部。 36
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Claims (1)

1298534 十、申請專利範圍·· y種半導體裝置，在將功率半導體元件與 木積在單一晶片上的半導體裝置中，包括： 高耐電壓半導體元件，被構成以在支持基板上 化Μ及磊晶層； …電^側k輯電路，被接續至前述高耐電壓半導體元 件的高電位侧電極； 低電位側邏輯電路，輪出控制前述高耐電壓半導體元 件之動的控制信號；及 、亡重分離溝渠區域，其分離包括前述高電位侧邏輯電 路的回電位島，透過複數地重疊的分離溝渠區域而被構 〃有接、’、貝如述南電位側邏輯電路及前述高耐電壓半導 體元仵的N電位侧電極之準位偏移配線區域。 夕2·如申請專利範圍帛1項所述的半導體裝置，其中， 二重二離溝渠區域中的準位偏移配線區域係被提供於高耐 電£半‘體元件的源極一汲極間，前述多重分離溝渠區域中 之外側的分離溝渠區域被配設以接觸高耐電壓半導體元件 的低電位側電極’纟前述多重分離溝渠區域中與高電位島 觸電位最阿的分離溝渠區域被配設以接觸前述高耐電 壓半導體疋件的高電位侧電極。 3·如申請專利範圍第2項所述的半導體裝置，其中， 在夕重分離溝渠區域中，透過準位偏移配線區域，將被分 離之對應的各分離溝渠區域之間電氣地接續。 4·如申請專利範圍第1或2項所述的半導體裝置，其 2065-7906-PF 37 1298534 纟準位偏移配線區域上提供金屬配線，透過該金屬配 線電氣地接續高電位側邏輯電路與高耐電塵半導體元件的 高電位側電極。 5·如申請專利範圍第1或2項所述的半導體裝置，其 中在间耐電壓半導體元件的源極-汲極之間形成多重場 板’且IT述多重場板與準位偏移配線區域中的溝渠側壁場 板接續。 φ 6.如申凊專利範圍第1或2項所述的半導體裝置，其 中，透過準位偏移配線區域電氣地接續高财電堡半導體元 件之實質上圓形的高電位電極與高電位侧邏輯電路。 7.如申請專利範圍第1或2項所述的半導體裝置，其 中’在多重分離溝渠區域之蟲晶層上形成p+擴散層或n + 擴散層。 8·如申請專利範圍第1或2項所述的半導體裝置，其 中’在準位偏移配線區域上提供準位偏移配線，透過該準 鲁位偏移配線電氣地接續高電位側邏輯電路與高耐電壓半導 體元件之各高電位側電極。 9. 如申請專利範圍第丨或2項所述的半導體裝置，其 中，、多重分離溝渠區域中的分離溝渠區域係以複數隔牆被 構成，在該隔牆上形成絕緣膜。 10. 如申請專利範圍第丨或2項所述的半導體裝置，其 中，在GND-高電位島間提供高電阻材料，接續多重分離溝 渠區域中的各分離溝渠區域與前述高電阻材料的預定點， 各分離溝渠區域分擔預定的電位。 2065-7906-PF 38 1298534 中，夕·如申咕專利乾圍第1或2項所述的半導體裝置，1 r 夕重分離溝渠區域中 八 CMOS電路檢出。灰中的各分離溝渠區域的電位係透過 中，读·、如^專利觀圍帛1或2項所述的半導體裝置，i 中 透過多重分離溝準卩扒扯 "" 排線電位的高電壓施 口电位之 番八私 島比較形成該高電壓施加島之多 重分離溝渠區域中的各分雜堪、.Ε 馬之夕 電位島之夕… 渠區域的參考電容與形成高 以檢出溝渠區域中的各分離溝渠區域的電容， 从知出向電位島的電位。 =如中請專圍第丨或2項所料半導 溝木£域的電容，以檢出各個高電位島的雷位。 4·如中請專利範圍第以2項所述的半導體裝置，並 中夕重分離溝渠區域中的各八雜、善、、巨广^ ^ c_電路檢出，在⑽_電<二:“區域的電位係透過 二、+、夕& 回電位島間提供高電阻材料，接續 别述夕重分離溝渠區域中的各八 、、 材料的預定點，各分離、P厂;;^區域與前述高電阻 溝木區域分擔預定的電位。 ^ 5 ·種半導體裝置，在將功率丰導# _ 隼積在 日 牡肝力羊+V體兀件與邏輯電路 木積在早一晶片上的半導體裝置中，包括· 具：導“件’被構“在支持基板上 高電位側遲輯電路，被接績至 件的高電位側電極； ;电&牛V體兀 低電位側邏輯電路，輪出控制前述高耐電壓半導體元 2065-7906-PF
39 1298534 件之驅動的控制信號； 夕重分離溝渠區域，其分離包含前述高電位側邏輯電 路的南電位島，透過複數地重疊的分離溝渠區域而被構 成’被接績至矩形的前述高耐電壓半導體元件之相對的兩 側端部；及 金屬配線，電氣地接續前述高電位側邏輯電路與前述 高耐電壓半導體元件的高電位側電極。 I6·一種半導體裝置，利用單晶片反相器被構成，包括： 邏輯電路； 低電位側驅動電路，根據來自前述邏輯電路的控制信 號’驅動低電位側功率元件； 南電位側驅動電路，來自前述邏輯電路的控制信號經 由準位偏移電路被輸入，以驅動高電位側功率元件；及 多重分離溝渠區域，透過複數地重疊的分離溝渠區 域，分離包含前述高電位侧功率元件的高電位島。 _ 17 ·如申明專利範圍苐16項所述的半導體裝置，其 中’檢出丽述多重分離溝渠區域中的各分離溝渠區域的電 位，並檢出分別被施加於高電位側功率元件及低電位側功 率元件的電位，以檢出負載短路。 18·—種半導體裝置的製造方法，在將功率半導體元件 與邏輯電路集積在單—晶片上的半導體裝置的製造方法 中， 則述半導體裝置係包括··高财電壓半導體元件，被構 成以在支持基板上具有氧化膜及磊晶層； 2065-7906-PF 1298534 兩電位側邏輯電路，被接續至前述高耐電壓半導體元 件的兩電位側電極； 低電位側邏輯電路，輸出控制前述高耐電壓半導體元 件之驅動的控制信號，·及 夕重分離溝渠區域，其分離包括前述高電位側邏輯電 、、问電位島，透過複數地重疊的分離溝渠區域而被構 /、有接續前述高電位側邏輯電路及前述高耐電壓導 — I J • -70件的高電位側電極之準位偏移配線區域； 月;I述準位偏移配線區域係透過下列步驟而被形成，包 括： !ί用非等向性蝕刻在磊晶層 將前述溝渠的内部氧化並埋入多晶矽的步驟； 蝕刻前述多晶矽並留下前述溝渠内的多晶矽，氧化表 面，堆積氮化膜，並進行圖案化的步驟； 本k擇地氧化纟除去前述氮化膜，&堆積層間氧化膜的 步驟；及 蝕刻別述層間氧化膜，並透過金屬堆積以形成 電極的步驟。 19.如申凊專利範圍第18項所述的半導體裝置的製造 :法:、其：，，重分離溝渠區域中的準位偏移配線區域係 ^ 件的源备汲極間，前述多重分 離溝朱區域中之外側的分 电 - /#木£域被配設以接觸高耐電 壓半導體70件的低電位伽雷托 ,^ 電極，在則述多重分離溝渠區域 中與咼電位島接觸之電位爭古 電位取回的刀離溝渠區域被配設以接 2065-7906-PF 41 1298534 觸前述局耐電壓半導體元件的局電位側電極。 20.如申請專利範圍第18項所述的半導體裝置的製造 方法，其中，在溝渠中埋入多晶矽的步驟中，透過CVD氧 化在前述溝渠内部形成絕緣膜，以埋入多晶矽。
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