JP2009135423A - 半導体装置 - Google Patents
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Abstract
【解決手段】素子部8から配線引出し部9に延設されるようにn-型ドリフト層4の裏面に裏面電極19を備え、この裏面電極19とソース配線18との間に電流が流れるような構造、つまりn-型ドリフト層4の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極19を配線引出し部9まで延設し、n+型コンタクト領域21、配線引出し部9のn-型ドリフト層4、nウェル領域20およびn+型コンタクト領域21を通じてドレイン配線23と接続する。すなわち、裏面電極19を通じて電流が流れるようにすることにより、ドレイン配線23を素子部8の外に引き出した構造とする。
【選択図】図1
Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかる高耐圧MOSFETを有する半導体装置が形成されたチップの断面図であり、図2は、図1に示す半導体装置の上面レイアウトを示した模式図である。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
まず、n-型ドリフト層4を構成するシリコン基板30を用意する。このとき、シリコン基板30として、上述したトレンチ分離部5〜7を構成するためのトレンチの深さよりも大きい厚みのものを用意している。
次に、フォトリソグラフィ・エッチングによりトレンチ分離部5〜7の形成予定領域にトレンチ31を形成したのち、熱酸化等によりトレンチ31の内壁面に酸化膜を形成し、さらにPoly−Si層を成膜することでトレンチ31内を酸化膜およびPoly−Si層からなる絶縁層32にて埋め込む。そして、シリコン基板30の表面に形成された酸化膜およびPoly−Si層を除去し、トレンチ31内にのみ絶縁層32を残す。
次に、シリコン基板30の表面にLOCOS酸化膜14を形成する。具体的には、シリコン基板30の表面に酸化膜や窒化膜(図示せず)を形成したのち、これらをパターニングしてLOCOS酸化膜14の形成予定領域を開口させ、LOCOS酸化を行う。これにより、酸化膜や窒化膜が開口させられた部分にLOCOS酸化膜14が形成され、素子分離が行われる。その後、酸化膜や窒化膜を除去する。
LOCOS酸化膜14を含むシリコン基板30の表面にp型チャネル領域10の形成予定位置が開口するマスクを配置したのち、p型不純物のイオン注入を行うことにより、p型チャネル領域10を形成する位置にp型不純物を注入する。また、マスクを除去した後、再びLOCOS酸化膜14を含むシリコン基板30の表面にnウェル領域20の形成予定位置が開口するマスクを配置し、n型不純物のイオン注入を行うことにより、nウェル領域20を形成する位置にn型不純物を注入する。そして、熱処理を行うことによりp型不純物やn型不純物を拡散させ、p型チャネル領域10やnウェル領域20を形成する。
熱酸化等によりゲート絶縁膜15を形成したのち、このゲート絶縁膜15の表面に不純物がドーピングされたPoly−Si層を成膜する。そして、Poly−Si層をパターニングしてゲート電極16を形成する。
ゲート電極16上を含むシリコン基板30の上面全面を覆うように層間絶縁膜17を配置した後、これをパターニングし、n+型ソース領域11およびp+型コンタクト領域12に繋がるコンタクトホールやn+型コンタクト領域21に繋がるコンタクトホールを形成する。
コンタクトホール内を含め層間絶縁膜17を覆うようにAl等の配線層を成膜下のち、この配線層をパターニングしてソース配線18およびドレイン配線23を形成する。そして、必要に応じてさらに層間絶縁膜24を積んだり他の配線層等を成膜する。
シリコン基板30を裏面からCMPなどにより研磨し、所望の厚みにする。これにより、n-型ドリフト層4が構成されると共に、トレンチ分離部5〜7がn-型ドリフト層4を貫通した状態となり、完全な素子分離が為される。
n-型ドリフト層4の裏面にn+型ドレインコンタクト領域13およびn+型コンタクト領域22の形成予定領域が開口するマスクを配置したのち、n型不純物のイオン注入を行い、さらに熱処理を行って注入されたイオンを拡散させることでn+型ドレインコンタクト領域13およびn+型コンタクト領域22を形成する。その後、n+型ドレインコンタクト領域13およびn+型コンタクト領域22を含めたn-型ドリフト層4の裏面にアルミニウム等による電極層を成膜したのち、パターニングして裏面電極19を形成する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して裏面電極19の配置構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第7実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第8実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記各実施形態では、LV回路島1とHV回路島2とをトレンチ分離部5で囲むと共に、HV回路島2をトレンチ分離部6にて囲む構造としている。これにより、高電圧基準とされるHV回路島2を2つのトレンチ分離部5、6にて囲める構造にできるが、単に、LV回路島1とHV回路島2を1つずつ異なるトレンチ分離部にて囲むようにしても良い。
Claims (15)
- 高耐圧トランジスタ(3)を備えた半導体装置であって、
前記高耐圧トランジスタ(3)は、第1導電型層(4)を有し、該第1導電型層(4)に互いにトレンチ分離部(6)にて絶縁分離された素子部(8)と配線引出し部(9)とを備えた構成とされ、
前記素子部(8)は、前記第1導電型層(4)の表面側に第1配線(18)を備えていると共に、前記第1導電型層(4)の裏面側に裏面電極(19)を備え、前記第1導電型層(4)の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記配線引出し部(9)は、前記素子部(8)から延設された前記裏面電極(19)と、前記第1導電型層(4)の表面側に形成された第2配線(23)とを有し、前記裏面電極(19)および前記第2配線(23)を前記素子部(8)に流す電流の引出し配線としていることを特徴とする半導体装置。 - 前記第1導電型層(4)と前記第2配線(23)とはボンディングワイヤ(60)を通じて電気的に接続されており、該ボンディングワイヤ(60)が前記配線引出し部(9)の一部を構成していることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型層(4)にはビアホール(71)が形成されていると共に、該ビアホール(71)内には導体材料(70)が配置されており、該導体材料(70)が前記裏面電極(19)および前記第2配線(23)と電気的に接続されることで、該導体材料(70)にて前記配線引出し部(9)の一部を構成していることを特徴とする請求項1に記載の半導体装置。
- 前記素子部(8)に備えられた前記第1導電型層(4)よりも不純物濃度が高濃度とされた高濃度層(80)が備えられ、該高濃度層(80)が前記裏面電極(19)および前記第2配線(23)と電気的に接続されることで、該高濃度層(80)にて前記配線引出し部(9)の一部を構成していることを特徴とする請求項1に記載の半導体装置。
- 前記第1導電型層(4)にはビアホール(92)が形成されていると共に、該ビアホール(92)内には絶縁膜(90)を介して導体材料(91)が配置されており、該導体材料(91)が前記裏面電極(19)および前記第2配線(23)と電気的に接続されることで、該導体材料(91)にて前記配線引出し部(9)の一部を構成していることを特徴とする請求項1に記載の半導体装置。
- 前記高耐圧トランジスタ(3)は、低電圧回路島(1)と高電圧回路島(2)との間での電力変換を行うための高耐圧MOSFET、IGBTもしくはバイポーラトランジスタのいずれかであることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
- 高耐圧トランジスタ(3)を備えた半導体装置であって、
前記高耐圧トランジスタ(3)は、第1導電型の第1導電型層(4)を有し、該第1導電型層(4)に互いにトレンチ分離部(6)にて絶縁分離された素子部(8)と配線引出し部(9)とを備えた構成とされ、
前記素子部(8)には、
前記第1導電型層(4)に形成された第2導電型のチャネル層(10)と、
前記チャネル層(10)内に形成され、前記第1導電型層(4)よりも高濃度とされた第1導電型の半導体領域(11)と、
前記チャネル層(10)のうち前記半導体領域(11)と前記第1導電型層(4)との間に挟まれた領域の表面に形成されたゲート絶縁膜(15)と、
前記ゲート絶縁膜(15)の表面に形成されたゲート電極(16)と、
前記半導体領域(11)および前記チャネル層(10)のコンタクト領域(11)に電気的に接続された第1配線(18)と、
前記第1導電型層(4)の裏面側に形成された前記第1導電型層(4)よりも高濃度とされた第1導電型のドレインコンタクト領域(13)とが備えられ、
前記配線引出し部(9)には、
前記第1導電型層(4)の表面側および裏面側に形成されたコンタクト領域(21、22)と、
前記第1導電型層(4)の表面側の前記コンタクト領域(21)と電気的に接続された第2配線(23)とが備えられ、
前記素子部(8)の前記ドレインコンタクト領域(13)と前記配線引出し部(9)における前記ドリフト領域(4)の裏面側のコンタクト領域(22)とを電気的に接続する裏面電極(19)が備えられていると共に、
前記素子部(8)および前記配線引出し部(9)における前記第1導電型層(4)の上部に層間絶縁膜(17)が形成され、該層間絶縁膜(17)に形成されたコンタクトホールを通じて、前記第1配線(18)が前記半導体領域(11)および前記チャネル層(10)のコンタクト領域(11)に電気的に接続され、前記第2配線(23)が前記第1導電型層(4)の表面側の前記コンタクト領域(21)と電気的に接続されていることを特徴とする半導体装置。 - 前記第1配線(18)および前記第2配線(23)は、前記層間絶縁膜(17)の上に形成されており、互いに逆方向に引き出されていることを特徴とする請求項7に記載の半導体装置。
- 前記高電圧回路島(2)を囲むトレンチ分離部(6)と前記高電圧回路島(2)および前記低電圧回路島(1)の双方を囲むトレンチ分離部(5)が備えられていることを特徴とする請求項6ないし8のいずれか1つに記載の半導体装置。
- 前記高電圧回路島(2)を囲む前記トレンチ分離部(6)が多重トレンチにて構成されていることを特徴とする請求項9に記載の半導体装置。
- 前記素子部(8)と前記配線引出し部(9)は共にトレンチ分離部(7)にて囲まれており、該トレンチ分離部(7)内にのみ前記裏面電極(19)が形成されていることを特徴とする請求項1ないし10のいずれか1つに記載の半導体装置。
- 前記素子部(8)と前記配線引出し部(9)において、前記第1導電型層(4)の裏面には絶縁膜(40)が形成され、
該絶縁膜(40)には、前記素子部(8)における前記ドレインコンタクト領域(13)に繋がるコンタクトホールと前記配線引出し部(9)における前記第1導電型層(4)の裏面側の前記コンタクト領域(22)に繋がるコンタクトホールが形成されており、
前記裏面電極(19)は、前記絶縁膜(40)の裏面に形成されたコンタクトホールを通じて、前記素子部(8)における前記ドレインコンタクト領域(13)と前記配線引出し部(9)における前記第1導電型層(4)の裏面側の前記コンタクト領域(22)とに電気的に接続されていることを特徴とする請求項9ないし11のいずれか1つに記載の半導体装置。 - 低電圧回路島(1)と高電圧回路島(2)との間での電力変換を行うための高耐圧トランジスタ(3)を備えた半導体装置であって、
前記高耐圧トランジスタ(3)は、第1導電型層(4)を有し、該第1導電型層(4)に互いにトレンチ分離部(6)にて絶縁分離された素子部(8)を備え、
前記素子部(8)は、前記第1導電型層(4)の表面側に第1配線(18)を備えていると共に、前記第1導電型層(4)の裏面側に裏面電極となるリードフレーム(50)を有し、前記第1導電型層(4)の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム(50)は、前記第1導電型層(4)の端部よりも突き出すように配置され、該突き出した部分において、前記第1導電型層(4)の表面側に形成された前記高電圧回路島(2)に対して電圧印加を行う電源配線(52)とボンディングワイヤ(53)にて電気的に接続されていることを特徴とする半導体装置。 - 低電圧回路島(1)と高電圧回路島(2)との間での電力変換を行うための高耐圧トランジスタ(3)を備えた半導体装置であって、
前記高耐圧トランジスタ(3)は、第1導電型層(4)を有し、該第1導電型層(4)に互いにトレンチ分離部(6)にて絶縁分離された素子部(8)を備え、
前記素子部(8)には、
前記第1導電型層(4)に形成された第2導電型のチャネル層(10)と、
前記チャネル層(10)内に形成され、前記第1導電型層(4)よりも高濃度とされた第1導電型の半導体領域(11)と、
前記チャネル層(10)のうち前記半導体領域(11)と前記第1導電型層(4)との間に挟まれた領域の表面に形成されたゲート絶縁膜(15)と、
前記ゲート絶縁膜(15)の表面に形成されたゲート電極(16)と、
前記半導体領域(11)および前記チャネル層(10)のコンタクト領域(11)に電気的に接続された第1配線(18)と、
前記第1導電型層(4)の裏面側に形成された前記第1導電型層(4)よりも高濃度とされた第1導電型のドレインコンタクト領域(13)と、
前記第1導電型層(4)の裏面側に前記ドレインコンタクト領域(13)に接続される裏面電極となるリードフレーム(50)が備えられ、
前記第1導電型層(4)の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム(50)は、前記第1導電型層(4)の端部よりも突き出すように配置され、該突き出した部分において、前記第1導電型層(4)の表面側に形成された前記高電圧回路島(2)に対して電圧印加を行う電源配線(52)とボンディングワイヤ(53)にて電気的に接続されていることを特徴とする半導体装置。 - 前記素子部(8)を除く前記第1導電型層(4)の裏面側には絶縁膜(51)が形成されており、該絶縁膜(51)に前記リードフレーム(50)が貼り付けられていることを特徴とする請求項13または14に記載の半導体装置。
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