JP7147703B2 - 半導体装置 - Google Patents
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Description
本発明の第1実施形態にかかるLDMOSを備えた半導体装置について、図1および図2を参照して説明する。
なお、本実施形態の場合、n+型ドレイン領域4の表面には金属シリサイド膜12aが形成され、n+型ソース領域8やp+型コンタクト層9の表面には金属シリサイド膜13aが形成されている。金属シリサイド膜12aを備えることでn+型ドレイン領域4と後述するドレイン電極12との間、金属シリサイド13aを備えることで後述するソース電極13とn+型ソース領域8やp+型コンタクト層9との間が、それぞれオーミック接触させられている。
第2実施形態について説明する。本実施形態は、第1実施形態に対してSFPの構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
4 n+型ドレイン領域
8 n+型ソース領域
11 ゲート電極
12 ドレイン電極
13 ソース電極
16b、20b、23b ソース配線層
17、18、21 第1~第3層間絶縁膜
Claims (8)
- 第1導電型のドリフト層(2)を有する半導体基板(1)と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第1導電型のドレイン領域(4)と、
前記ドリフト層内における該ドリフト層の表層部において、前記ドリフト層よりも高不純物濃度かつ前記ドレイン領域よりも低不純物濃度とされていると共に該ドレイン領域を囲むように形成された第1導電型のドレインドリフト層(6)と、
前記ドリフト層の内における前記ドレインドリフト層から離れた位置での該ドリフト層の表層部に形成され、チャネル領域が形成される第2導電型のボディ層(7)と、
前記ボディ層内における該ボディ層の表層部において、該ボディ層の終端部よりも内側で終端するように形成された第1導電型のソース領域(8)と、
前記ボディ層と前記ドレインドリフト層との間における前記ドリフト層および前記ドレインドリフト層の上に形成された分離用絶縁膜(3)と、
前記ボディ層の表面のうち、前記ソース領域と前記ドリフト層との間に挟まれた部分を前記チャネル領域として、該チャネル領域の表面に形成されると共に前記分離用絶縁膜に繋げて形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜の表面に形成されると共に、前記ゲート絶縁膜上から前記分離用絶縁膜上に至るように形成されたゲート電極(11)と、
前記ゲート電極および前記分離用絶縁膜の上に形成された層間絶縁膜(17、18、21)と、
前記ドレイン領域と電気的に接続されたドレイン電極(12)と、
前記ソース領域および前記ボディ層と電気的に接続されたソース電極(13)と、
前記層間絶縁膜の少なくとも一部の上に形成され、前記ソース電極と電気的に接続されていると共に、前記ドレイン領域側に延設されることでソースフィールドプレートを構成するソース配線層(16b、20b、23b)と、
を有する横型トランジスタが備えられ、
前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線上において、前記分離用絶縁膜の上での前記ソースフィールドプレートの寸法を長さLsfpとし、前記ドレインドリフト層の寸法を長さLddとし、前記分離用絶縁膜の寸法を幅Wstiとして、
前記幅Wstiに対する前記長さLddと前記長さLsfpとの差であるLdd-Lsfpの割合が-10~+20%になっている、半導体装置。 - 前記層間絶縁膜と前記ソース配線層が多層とされた多層配線構造とされ、多層に形成された前記ソース配線層のうちのいずれかによって前記ソースフィールドプレートが構成されている、請求項1に記載の半導体装置。
- 第1導電型のドリフト層(2)を有する半導体基板(1)と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第1導電型のドレイン領域(4)と、
前記ドリフト層内における該ドリフト層の表層部において、前記ドリフト層よりも高不純物濃度かつ前記ドレイン領域よりも低不純物濃度とされていると共に該ドレイン領域を囲むように形成された第1導電型のドレインドリフト層(6)と、
前記ドリフト層の内における前記ドレインドリフト層から離れた位置での該ドリフト層の表層部に形成され、チャネル領域が形成される第2導電型のボディ層(7)と、
前記ボディ層内における該ボディ層の表層部において、該ボディ層の終端部よりも内側で終端するように形成された第1導電型のソース領域(8)と、
前記ボディ層と前記ドレインドリフト層との間における前記ドリフト層および前記ドレインドリフト層の上に形成された分離用絶縁膜(3)と、
前記ボディ層の表面のうち、前記ソース領域と前記ドリフト層との間に挟まれた部分を前記チャネル領域として、該チャネル領域の表面に形成されると共に前記分離用絶縁膜に繋げて形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜の表面に形成されると共に、前記ゲート絶縁膜上から前記分離用絶縁膜上に至るように形成されたゲート電極(11)と、
前記ゲート電極および前記分離用絶縁膜の上に形成された層間絶縁膜(17、18、21)と、
前記ドレイン領域と電気的に接続されたドレイン電極(12)と、
前記ソース領域および前記ボディ層と電気的に接続されたソース電極(13)と、
前記層間絶縁膜の少なくとも一部の上に形成され、前記ソース電極と電気的に接続されていると共に、前記ドレイン領域側に延設されることでソースフィールドプレートを構成するソース配線層(16b、20b、23b)と、
を有する横型トランジスタが備えられ、
前記層間絶縁膜と前記ソース配線層が多層とされた多層配線構造とされ、多層に形成された前記ソース配線層のうちの1層目のソース配線層(16b)のみによって前記ソースフィールドプレートが構成されている、半導体装置。 - 第1導電型のドリフト層(2)を有する半導体基板(1)と、
前記ドリフト層の内における該ドリフト層の表層部に形成された第1導電型のドレイン領域(4)と、
前記ドリフト層内における該ドリフト層の表層部において、前記ドリフト層よりも高不純物濃度かつ前記ドレイン領域よりも低不純物濃度とされていると共に該ドレイン領域を囲むように形成された第1導電型のドレインドリフト層(6)と、
前記ドリフト層の内における前記ドレインドリフト層から離れた位置での該ドリフト層の表層部に形成され、チャネル領域が形成される第2導電型のボディ層(7)と、
前記ボディ層内における該ボディ層の表層部において、該ボディ層の終端部よりも内側で終端するように形成された第1導電型のソース領域(8)と、
前記ボディ層と前記ドレインドリフト層との間における前記ドリフト層および前記ドレインドリフト層の上に形成された分離用絶縁膜(3)と、
前記ボディ層の表面のうち、前記ソース領域と前記ドリフト層との間に挟まれた部分を前記チャネル領域として、該チャネル領域の表面に形成されると共に前記分離用絶縁膜に繋げて形成されたゲート絶縁膜(10)と、
前記ゲート絶縁膜の表面に形成されると共に、前記ゲート絶縁膜上から前記分離用絶縁膜上に至るように形成されたゲート電極(11)と、
前記ゲート電極および前記分離用絶縁膜の上に形成された層間絶縁膜(17、18、21)と、
前記ドレイン領域と電気的に接続されたドレイン電極(12)と、
前記ソース領域および前記ボディ層と電気的に接続されたソース電極(13)と、
前記層間絶縁膜の少なくとも一部の上に形成され、前記ソース電極と電気的に接続されていると共に、前記ドレイン領域側に延設されることでソースフィールドプレートを構成するソース配線層(16b、20b、23b)と、
を有する横型トランジスタが備えられ、
前記層間絶縁膜と前記ソース配線層が多層とされた多層配線構造とされ、多層に形成された前記ソース配線層のうちの2層目よりも上のソース配線層(20b、23b)のみによって前記ソースフィールドプレートが構成されている、半導体装置。 - 前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線上において、前記分離用絶縁膜の上での前記ソースフィールドプレートの寸法を長さLsfpとし、前記ドレインドリフト層の寸法を長さLddとし、前記分離用絶縁膜の寸法を幅Wstiとして、
前記幅Wstiに対する前記長さLddと前記長さLsfpとの差であるLdd-Lsfpの割合が-10~+20%になっている、請求項3または4に記載の半導体装置。 - 前記幅Wstiに対する前記長さLddの割合が80%以下になっている、請求項1、2または5に記載の半導体装置。
- 前記ゲート電極は、前記分離用絶縁膜の上にも延設され、該分離用絶縁膜の上に形成された部分によってゲートフィールドプレートを構成しており、
前記ソース領域と前記ドレイン領域との間を最短距離で結ぶ線上において、前記分離用絶縁膜の上での前記ソースフィールドプレートの寸法を長さLsfpとし、前記ゲートフィールドプレートの寸法を長さLgfpとすると、前記長さLsfpが前記長さLgfpより長くされている、請求項1ないし6のいずれか1つに記載の半導体装置。 - 前記ドリフト層内における該ドリフト層の表層部において、前記ドリフト層よりも高不純物濃度かつ前記ドレイン領域よりも低不純物濃度とされていると共に該ドレイン領域を囲むように形成された第1導電型のバッファ層(5)を有し、
前記ドレインドリフト層は、前記バッファ層よりも低不純物濃度とされていると共に該バッファ層を囲むように形成されている、請求項7に記載の半導体装置。
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