TWI259658B - High speed flip-flops and complex gates using the same - Google Patents

High speed flip-flops and complex gates using the same Download PDF

Info

Publication number
TWI259658B
TWI259658B TW094110682A TW94110682A TWI259658B TW I259658 B TWI259658 B TW I259658B TW 094110682 A TW094110682 A TW 094110682A TW 94110682 A TW94110682 A TW 94110682A TW I259658 B TWI259658 B TW I259658B
Authority
TW
Taiwan
Prior art keywords
transistor
gate
node
source
signal
Prior art date
Application number
TW094110682A
Other languages
English (en)
Other versions
TW200534585A (en
Inventor
Min-Su Kim
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200534585A publication Critical patent/TW200534585A/zh
Application granted granted Critical
Publication of TWI259658B publication Critical patent/TWI259658B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

12596風一 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種正反器，且較特別的是，有關於 ~種高速正反器與使用此正反器的複合閘。 【先前技術】 • 正反器（mP-fl〇Ps)係為一種用在數位電子電路中的一 ^ 般用途資料儲存元件。因為正反器可當成提供順序及穩定 φ 邏輯設計(Sequential and stable logic design)的時脈控制儲 存元件(docked storage elements)，所以正反器在數位電路 =設計中相當重要。在邏輯設計中，正反器制來儲存邏 輯狀態、參數、或數位控制訊號。 舉例而言’目前所用的微處理器一般都會包括數個正 反器。為符合高效能微處理器的操作需求， 合 及控制時間，並降低其時脈至輸出時間 =)’以提供最大邏輯時脈速度(bgie dQddng啊冲。正 反器必須藉由降低資料至時脈時間(data-to-clocktime)，以 • 提供較短的資料反應時間(dataresponsetime)。
圖1係緣示-個習知正反器、1〇〇白勺示意圖。請參考圖 1所不’正反$ 1GG會根據響應—時脈訊號(dQeksignal)CK 所接收的一輪入資料D的邏輯位準(logic level)，在節點 (n〇de)N125產生-訊號，並且產生一輸出訊號⑽㈣ signal)QN。其中，輸入資料〇係連接至pM〇s電晶體⑽ 及NMOS電晶體no的閘極㈣㈣。時脈訊號係連接 至NM0S電晶體112白勺閘極。接收時脈訊號ck的串接 6 I25965Spif.doc (cascade)反相器（inverters)i02、1〇4 及 i〇6 的輸出，係連接 至醒OS電晶體114的閘極。電晶體1〇8、11〇、112及 114係串接在電源供應電壓(power supply v〇ltage)VDD與 接地電壓(ground voltage)VSS 之間。 在PMOS電晶體108與蘭〇8電晶體11〇之間的節 點N109，會使用PM0S電晶體m、12〇及118，和維持 一個固定的邏輯位準。PM〇s電晶體116係連接至電源供 應電壓VDD ’且其閘極係由時脈訊號CK所控制， 電晶體120的閘極係連接至反相器1〇6的輸出，pM〇s電 晶體1 =係連接至PM0S電晶體116及12〇，且其閘極係 連接至節點N125 ° NMOS電晶體122的閘極係連接至節 點N125,且其係連接在位於電晶體11〇及112之間的節點 N111與透過NMOS電晶體114，連接至接地電壓vss， 用末決疋郎點N111的邏輯位準。 PMOS電晶體124及NM〇s電晶體126、128及⑽， 係串接在電源供應電壓VDD與接地電壓vss之間。電晶 體124及126的閘極係連接至節點N1〇9,電晶體128的間 極係，時脈訊號CK，且電晶體13〇的閘極係‘ 反相器106的輪出。位於電晶體124及126之間 N125上的訊號，會通過第—反相器14Q，並且當 : 5虎QN輸出。節點川25係連接至反相器138，且可用塑 反相器138輸出的PM〇s電晶體132與= 134 ’以及其閘極連接至節點N1〇9的腦〇 曰曰月旦 決定並且將其簡在m準。 ^136’ 7 !2596^ 反相器100的操作係如圖2的時序圖（timing diag讓) 所：。請參考圖2所示’時脈訊號CK會週期性的輸入反 相器100°如圖所示’如同時脈CK的脈衝，資料D合從 邏輯低位準，㈣成邏輯高鱗，並且再從賴高位^， 轉態成邏輯低位準。在日销點t2，也就是在時脈訊號CK 的上升邊緣(rising edge)時，資料D會從邏輯低位準，轉態 成邏輯高位準。響應資料D的轉態，節點_9、節點ni = 及輸出訊號QN ’會分別從邏輯高位準，轉態成邏輯低位 準k邏輯低位準’轉態成邏輯高位準，以及從邏輯高位 準’轉態成邏輯低位準。在時間點t6，也就是在時脈訊號 CK的上升邊緣時’資料D會從邏輯高位準，轉態成邏輯 低位準。響應資料D的轉態，節點_9、節點ni25及輸 出訊號QN，會分別從邏輯低位準，轉態成邏輯高位準， 從邏輯高位準’㈣成邏輯錄準，以及從邏輯低位準， 轉態成邏輯高位準。換言之，在節點N125上的訊號會根 據資料D的邏輯位準而產生，而且輸出訊號會根據資料d 的反相邏輯位準而產生。 做為中間節點（intermediate n〇des)的節點N1 〇9及 N125 ’係為決定反相器1〇〇操作速度的重要節點。較明確 地及，從節點N109及N125的邏輯高位準，轉態成邏輯低 位準所品的日守間，係決定反相器1 〇〇操作速度的重要因 素。舉例而言，節點N109係經由電晶體110、112及114， 連接至接地電壓VSS ,且節點N125係經由電晶體126、 128及130 ’連接至接地電壓VSS。因此，電晶體11〇、112、 8 I2596^p,doc 、126、128及130，係為節點上的負載(1〇ads),因此會 增加節點N109及N125的轉態時間(transiti〇n time)(又稱： 換時間（switching time))。 【發明内容】 上士本發明提供一種高速正反器。該高速正反器係以降低 。亥I置中間節點上的負載的方式，縮短正反器的資料至輸 出時間，而以高速操作。 本發明更加提供一種使用該正反器的複合閘（c〇mplex gates)。當此正反器用在如AND閘、〇R閘、Αοι閘等等 的複合閘中時，相較於習知的複合閘而言，其會以較快速 度運作，以執行其邏輯輸出功能。 根據本發明一觀點，本發明提供的正反器係包括：一 個第- PMOS電晶體，其源極(s_e)係連接至電源供應電 【且其閘極(gate)係連接至輸入資料(inpUtjata); 一個第 一 NM0S電晶體，其汲極(drain)係連接至第一 PM0S電晶 體的汲極，且其閘極係連接至輸入資料；一個第sNM〇s 電晶體，其汲極係連接至第：NM〇s電晶體的源極，其閘 極係連接至日守脈脈衝訊號((；1〇(^^11以_1^1)，且其源極係 連接至接地電壓；一個第一閂鎖器（lat(：h)，用來閂鎖第一 PMOS兒日日體與第二NM〇s電晶體之間的第一節點的邏輯 位準，以及閂鎖第二NM〇s電晶體與第三NM〇s電晶體 之間的第二節點的邏輯位準；一個第四PMOS電晶體，其 源極係連接至電源供應電壓，且其閘極係連接至第一節 點，個第五NMOS電晶體，其汲極係連接至第四pM〇s 9 I2596558pif.doc ==汲極’且其閘極係連接至第一節點一 NMOS ^曰曰體，其汲極係連接至第五二 體與第五綱os電晶叙㈣第電晶 根據本發明另一觀點，本發明提彳j£0/j T & ^ # -:第-_電晶體，其源極係 且其閉極係連接至第二時脈訊號…個第曰， 係連接至第-p则電晶體的:極且4: 係連接至時脈脈衝訊號；一個第三NM0 = =妾至第二難OS電晶體的源極，其間極係連接^ =科’且其祕#、連接至接地電麼；_ 1 來嶋-m〇s電晶體與第二NM〇s電晶以 广個第四_電晶體，其源二 五f 且制極係連接至L ;—個第 五NMOS電晶體，其汲極係連接至第四p = 接至第二—^ 二ίΓ= 妾至ΓNM0S電晶體的源極，其閑
NMOS；^^ PM〇S 〇迅日日體之間的弟二節點的邏輯位準。 括：觀點，本發明提供的正反器係包 n 〇S電晶體，其源極係連接至電源供庫％ 厂查’且其_係連接至第二時脈訊號；-個第 Ι2596» pif.doc 曰曰體、’其賴係連接至第—pMGS電晶體的汲極，且 連!妾至輸入資料；一個第三NM〇s電晶體，其沒極係 1 一至第—NM0S電晶體的源極，其閘極係連接至時脈脈 號，且其源極係連接至接地電壓，·一個第一閂鎖器， 第-PM〇S電晶體與第二NM〇s電晶體之“ ::即點的邏輯位準；一個第四_電晶體，其源極係 ί接至電源供應電壓，且其閘極係連接至第-節點；-個 弟五NMOS電晶體，其汲極係連接至第四pM〇s電 曰^極’且其閘極係連接至第-節點；-個第六NMOS ‘ 曰曰組，其汲極係連接至第五NM〇s f晶體的源極，且其間 =連接至時脈脈衝訊號，·以及—個第二關器，用來問 、’：弟四PMOS電晶體與第五NM〇s電晶體之 點的邏輯位準。 即 •根據本發明再另—觀點，本發明提供的正反器係包 】·個第- PMOS電晶體，其源極係連接至電源供應電 =’且其問極係連接至第二時脈訊號；一個第二順㈨電 ，體，其汲極係連接至第一 PM〇s電晶體的汲極，且其閘 亟係連接至輸人資料；-個第三NMOS電晶體，其汲極係 連接至第二NMOS電晶體的源極，其閘極係連接至時脈脈 衝矾號，且其源極係連接至接地電壓；一個第一閂鎖器， 用―^關第一 PMOS電晶體與第二NM〇s電晶體二的 2即點的邏輯位準；一個第四pM〇s電晶體，其源極係 稍至電源供應電壓，且其閘極係連接至第一節點；一個 弟五NMOS電晶體，其祕係連接至第四pM〇 I2596&& pif.doc 的沒極:且其閘極係連接至第—節點；一個第六NΜ 〇 $電 晶體，其祕係連接至第五NM〇S電晶體的源極，且其開 極雜接至日植脈衝訊號；以及—個第二問鎖器，用來問 鎖弟四PMOS電晶體與第五NM〇s電晶體之間的第二節 點的邏輯位準。 根據本發明再其他觀點，本發明提供的複合問係為三 輸入(3-mput)AND閘、三輸入0R間及三輸人Α〇ι間等等。
因此，正反器的中間節點與本發明的閘極，係經由一 们由兩個NMOS電晶體所組成的路徑，連接 藉此可縮肋換_，且相較於在f知正反財使^三 们NMOS電曰曰體而言，邏輯位準會在該兩個應電晶 "刀換此外，使用根據本發明正反器的複合閘也會且 有較短的切換時間週期。 1也曰八 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂’下文轉較佳實關，麵合所關式 明如下。
【實施方式】 請參照本發明實施例的内容，且其實例繪示在相對應 的圖式中，其中相同的標號代表相同的構件。下文特舉二 較佳實施例，並配合所附圖式，以詳細說明本發明j牛 、，為詳細說明正反器的數位動作，本發明所用的時序圖 亚未考慮當資料或訊號通過電晶體及邏輯閘時，實際所產 生的預定時間延遲。 、、 圖3係繪示根據本發明一實施例的一個正反器3〇〇。 12 I2596i§5S)pif.d〇c 明麥考圖3所示，正反器3〇〇包括一個pM〇s電晶體 及在電源供應電壓VDD與接地電壓vss之間串聯的 NMOS電晶體3〇2及3〇3。其中，pM〇s電晶體3〇丨及圓⑽ 電晶體302的閘極，係連接至輸入資❹。NMOS電晶體 303的閘極，係連接至時脈脈衝訊號CKP。位於pMOS電 • 晶體301與NM0S電晶體3〇2之間的節點Ν3〇ι，係= 至第一閂鎖器310。 m 正反器300更加包括一個PMOS電晶體304及在電源 9 供應電壓V D D與接地電壓v s s之間串聯的麵〇 §電晶體 305及306。其中，PM〇s電晶體3〇4及NM〇s電晶體 的閘極，係連接至節點腦i。NM〇s電晶體3〇6的問極， 係連接至時脈脈衝訊號ckp。位於PM0S電晶體304與 NMOS電晶體305之間的節點N3〇4，係先連接至第二閃 鎖320 ’再連接至第一反相器3〇7，且該第一反相器3〇7 係輸出一輸出訊號QN。 第一閂鎖裔310包括在電源供應電壓vdd與節點 • N301之間串聯的PM〇s電晶體311及312，以及一個連接 ^位於NMOS電晶體302及303與接地電壓vss之間的 節點N302上的NM0S電晶體313。pM〇s電晶體311及 NMOS電晶體313的閘極，係連接至節點N3〇4。pM〇s 電晶體312的閘極，係連接至時脈脈衝訊號CKp。 ^第—閂鎖器320包括在電源供應電壓VDD與接地電 壓VSS之間串聯的PM0S電晶體321及322以及NM〇s 電晶體323及32.PMOS電晶體322及NM0S電晶體323 13 12596^5^>pif.doc 的共同接點(junetion) ’係連接至節點·4，同時亦連接至 第二反相器325。PM0S電晶體321的閘極，係連接至第 二反相器32S的輸出，PMOS電晶體322的閘極，係連接 至節點N304，NM0S電晶體323的閉極，係連接至節點 ，，且NMOS電晶體324的閑極，係連接至第二反相 為3 2 5的輸出。
從輸入的時脈訊號ck，產生時脈脈衝訊號CKp的夂 種不同類型的時脈脈衝產生電路，係如圖4A到圖4d所 示叫芩考圖4A所示，時脈脈衝產生電路4〇〇的第一實 施例係包括：互相串聯且接㈣脈訊號CK當成其輸入的 反相器4(Π、402及403 ; NAND閘綱，其係接收反相器 403的輸出與時脈訊號CK ;以及反相器4〇5，其係接收 NAND閘404白勺輸出，並且產生時脈脈衝訊號CKp。其中， 第一反相态401的輸出係為第一時脈訊號CKB1，且第二 反相态402的輸出係為第二時脈訊號CK2。時脈訊號CK 一般係為一個具有預定週期的邏輯高低位準的外部時脈訊 號二時脈脈衝訊號CKP係在時脈訊號的每一上升邊緣，當 成高位準脈衝所產生。 凊芩考圖4B所示，時脈脈衝產生電路41〇的第二實 施例係包括：NAND閘411;第一及第二反相器412及415; PM0S電晶體413 ;以及NM〇s電晶體414、416及417。 其中’ NAND閘411接收時脈訊號CK與位於PM0S電晶 體413及NM0S電晶體414之間的節點N411所提供的訊 號。第一反相器412接收NAND閘411的輸出。PM0S電 14
I2596^pif.doc 日日妝化及NM0S電晶體414，係串接在電源供應電壓 vss與接地電壓VDD之間。第二反相器415 點削。觀0S電晶體416及417係串接在節點刚丄 接地電壓VSS之間。PM0S電晶體413的閑極，係連接至 時脈訊號CK，且NM0S電晶體414的間極，係連接至第 -反相器412的輸出。第一反相· 412的輸出係為時脈脈 衝訊號CKP。NMOS電晶體416的閘極，係連接至時脈訊 號CK，且NM0S電晶體417的問極，係連接至第二反相 器415的輸出。 請參考圖4C所示，時脈脈衝產生電路42〇的第三實 施例係包括：互相串聯並且接收時脈訊號輸 入的反姆42丨、422及423;接㈣^⑽^能^ 號(enable signal)EN及反相器423輸出的NAND閘424 ; 以及反相器425，其係接收NAND閘424的輸出，並且產 生時脈脈衝訊號CKP。當致能訊號EN為高位準時，時脈 脈衝產生電路420會以與圖4A所示的時脈脈衝產生電路 400相同的方式運作。 請參考圖4D所示，時脈脈衝產生電路43〇的第四實 細>例係包括.NAND閘431;第一及第二反相器432及435; PMOS電晶體 433;以及NMOS電晶體 434、436 及 437。 其中，NAND閘431接收時脈訊號CK、致能訊號EN及 位於PMOS電晶體433及NMOS電晶體434之間的節點 431所提供的訊號。第一反相器432接收NAND閘431的 輸出。PMOS電晶體433及NMOS電晶體434，係串接在 !25965^ 電源供應電壓vdd與接地電壓vss之間。第二反相器435 ，連接至節點N431 qNMOS電晶體436及437,係串接在 即點N431及接地電壓VSS之間。pM〇s電晶體433的閘 極，係連接至時脈訊號CK，aNM〇s電晶體434的間極， 係連接至第-反相器432的輸出。第一反相器极的輸出， 係為時脈脈衝訊號CKP AMOS電晶體436的閘極，係連 接，時脈訊號CK，且NMOS電晶體437的閘極，係連接 ^第二反相器435的輸出。當致能訊號EN為高位準時， 日π脈脈衝產生電路430會以與圖4B所示的時脈脈衝產生 電路410相同的方式運作。 ^圖5係繪示一個用來說明圖3所示的正反器3〇〇操作 、、田節的％序圖。凊參考圖5所示，時脈脈衝訊號⑶^的時 脈脈衝，係在時脈訊號CK的連續時脈脈衝的上升邊緣所 f生、、。在時間點t2,資料D會從邏輯低位準，轉態成邏輯 而位準。響應資料D的轉態與時脈脈衝訊號⑽的高位 準二，，NMOS電晶體302及3〇3會開啟(tumed 〇n)，以 •，得節』N301彳<邏輯而位準，轉態成邏輯低位準。響應 即點N301轉態成邏輯低位準，pM〇s電晶體删會開啟二 以，得節點N304從邏輯低位準，轉態成邏輯高位曰準。變 應節點N301轉態成邏輯低位準，NM〇 : 閉⑽-1 off)，因此通向接地電壓vss的通路，會保= 路(opened)。 一響應節點N304轉態成邏輯高位準，pM〇s電晶體3ΐι 會關閉。響應時脈脈衝訊號CKP的高位準脈衝，pM〇s電 16
125965^
ί% CKP 311為關H :T 啟’但因此時PM0S電晶體 為關閉，所以會阻隔由電源 電壓。因此，可保持節點為二 =N304轉―態成邏輯高位準，NM0S電晶體313會開啟: 』、ι·ΊΪ持節點臟在邏輯低位準。響應節點N304轉態 j °四位準，第二反相器325的輸出會從邏輯高位準， 轉恶成邏輯低位準。 一響應第二反相器325的低位準輸出，PMOS電晶體321 會開啟。但是，響應節點咖4轉態成邏輯高位準，pM〇s 電晶體322則會關閉。響應節點N301轉態成邏輯低位準， NMOS電晶體323會關閉。響應第二反相器、奶的低位準 輸出，。NMOS電晶體324會關閉。因此，可保持節點N3〇4 在邏輯咼位準。在節點N304上的邏輯高位準訊號，會通 過第一反相态307,並且當成一個邏輯低位準的輸出訊號 QN輸出。 在時間點t6，資料D會從邏輯高位準，轉態成邏輯低 位準。響應時脈脈衝訊號CKP的高位準脈衝，NM〇S電晶 體303會開啟。然而，響應資料D轉態成邏輯低位準，pM〇s 電晶體301及NMOS電晶體302，會分別開啟及關閉，使 節點N301從邏輯低位準，轉態成邏輯高位準。響應節點 N301轉態成邏輯高位準，PMOS電晶體304會關閉，且 NMOS電晶體305會開啟。響應時脈脈衝訊號CKP的高位 準脈衝，NMOS電晶體306會開啟。藉由開啟NMOS電晶 I25965^)Pif.d〇c 會k邏輯高位準，轉態成邏輯低 體305及306，節點N304 位準。 #應節點刪4轉態成邏輯低位準，削⑽電晶體扣 二開啟。響應時脈脈衝訊號CKp的高位準脈衝，pM〇s電 日日體312會關閉。響應節點N3〇4能
=體313會關閉。因此’響應日帽I衝耳訊號CKP =位準脈衝，PMOS電晶體312會開啟，以保持節點酬 在问位準’亦即電源供應電壓位準。響應節點N304轉能 相器325的輸出，會從邏輯低位準: 響應第_反相器325的高位準輪出，PM0S電晶體m y關閉。響應節點N3〇4轉態成邏輯低位準，削〇 ，322會開啟。響應節點謂i轉態成邏輯高位準，顧^ ^晶體323 t開啟。響應第二反相器325㈣位準輸出， MOS電曰曰體324會開啟。因此，藉由開啟NM〇s電晶體 23及324，可保持節點N3〇4在邏輯低位準。在節點N3〇4 上的邏輯，位準訊號，會通過第一反相器3〇7，並且當成 〜個邏輯高位準的輸出訊號QN輸出。 在正反器300中，從節點301，亦即中間節點，到接 ，黾二VSS之間的訊號通道(34^1仲也…吵），係由兩個電 晶體，亦即NMOS電晶體302及303所組成。此外，從^ 點304，亦即中間節點，到接地電壓vss之間的訊號通道， 係由另兩個電晶體，亦即NM0S電晶體3〇5及3〇6所組 戍。因此’相較於如圖1所示的習知正反器1〇〇，其中從 18
l2596S&pifd0C 中間節點N109及N125到接地電壓之間的通道，係由三個 電晶體所組成的範例，根據本發明實施例如圖3所示的正 反器300，因其可至少降低訊號通道上3〇%的負載，所以 其至少可降低30%的切換時間。因為當輸出資料D為邏輯 高位準時，其可將節點N301維持在邏輯低位準，所以正 ' 反态3⑽又稱為靜態正反器（static fjip 。 應用圖3所不的正反器30〇的複合閘，係如圖6至圖 • 8所不。圖6係繪示根據圖3所示的正反器3⑻的一個三 輪入AND閘_。三輸入AND ~u〇〇會響應時脈脈衝^ 唬CKP ’對經由輸入部份㈣ut p〇rti〇n)61〇所接收的三個 輪入資料a、b及C，執行AND運算，並且產生一輸出訊 旒QN。三輸入AND閘600係包括：輸入部份61〇 ; NM〇s 電晶體617、631、632及633 ;第-及第二閃鎖器620及 640 ;以及第一反相器650。 輸入義610係包括··在電源供應電壓VDD及節點 N611之間互相並聯的三個pM〇s電晶體6ιι、6ΐ2及⑴； • 以及在節點N611及節點N616之間串聯的三個丽OS電 晶體614、615及616。其中，PM〇s電晶體611及NM〇s 電晶體614的閘極，係連接至輸入資料a。ρΜ〇§電晶體 612及NMOS電晶體615的閘極，係連接至輸資料B。 電晶體⑴及NM0S電晶體616的接至 輸入資料C◦ NMOS電晶體⑴係連接在節點丽6及接地電壓 vss之間且其閘極係連接至時脈脈衝訊號cKp。第一閃 19 I2596,55^pifdoc 鎖器620係包括：在電源供應電壓VDD及節點N6U 串聯的PMOS電晶體621及622;以及連接在節點N6 = 及接地電塵VSS之間的NM0S電晶體623。其中，pm〇s 電晶體621的閘極’係連接至節點N63卜電 622的閘極’係連接至時脈脈衝訊號CKp，且nm〇『:: 體623的閘極，係連接至節點N631。 ％日曰 電晶體631、632及633係互相串聯。較明確地說， PMOS電晶體631及NMOS電晶體632的閘極，係連接至 節點N61卜且NMOS電晶體633的閘極，係連接至時脈 脈衝訊號巧。第二閃鎖器_係包括：連接至節點細 的第二反相器645;以及串聯在電源供應電壓VDD及接地 電壓VSS之間的PMOS電晶體641及642與NM〇s電晶 體Γ3及，。其中，PM〇S電晶體641的閘極，係ϋ 至第二反相器645的輸出’ PM〇s電晶體642的閘極，係 連接至節點N611 ’且NMOS電晶體644的閘極，係連接 至第二反相器645的輸出。節點631的訊號係連接至第一 反相器650，並且當成輸出訊號qn輸出。 如上所述，因為節點N631係經由兩個電晶體 632及633，連接至接地電壓vss ’所以相較於使用圖1 所示的習知正反器的習知裝置而言，上述的三輸入and 閘600，可有效縮短裝置的切換時間。 圖7係繪示一個使用正反器3〇〇的三輸入〇尺閘7〇〇。 除了其中包含輸入部份710，而非包含輸入部份“ο以外， 二輸入OR閘700的構造係與三輸入閘完全相 20 I2596^pifdoc 同。為避免重覆說明起見，在此僅說明輸入部份710。 三輸入OR閘700會對響應時脈脈衝訊號CKP而接收 的三個輸入資料A、B及C，執行OR運算，並且產生輸 出訊號QN。輸入部份710係包括··在電源供應電壓VDD 與節點N713之間互相串聯的三個PMOS電晶體711、712 及713 ;以及在節點N713及節點N714之間互相並聯的三 個NMOS電晶體714、715及716。其中，PMOS電晶體 711及NMOS電晶體714的閘極，係連接至輸入資料a。 PMOS電晶體712及NMOS電晶體715的閘極，係連接至 輸入資料B。PMOS電晶體713及NMOS電晶體716的閘 極，係連接至輸入資料C。
圖8係繪示一個使用圖3所示的正反器300的四輸入 AOI閘800。除了其中包含輸入部份810,而非包含輸入部 份610以外，四輸入AOI閘800的構造係與三輸入AND 閘600完全相同。為避免重覆說明起見，在此僅說明輸入 部份810。 四輸入AOI閘800會對響應時脈脈衝訊號CKP而接 收的四個輸入資料A、B、C及D，執行一個及-或·反 (AND-OR-INVERTING(AOI))運算，並且產生輸出訊號 QN。四輸入AOI閘800 —般係用在高速加法器中。輸入 部份810係包括：在電源供應電壓VDD與節點N812之間 互相串聯的PMOS電晶體8Π及812與互相串聯的pm〇s 電晶體815及816，以及在郎點N812及節點N814互相串 聯的NMOS電晶體813及814與互相串聯的nm〇S電晶 21 •Opif.doc 體817及818°其中，PM0S電晶體812及NMOS電曰辦 813的閉極’係連接至輪入資料a。mos電晶體二 電晶體814的閉極，係連接至輸入資料 %晶體8η及NM0S電晶體817的間極， ^。削〇8電晶體815*麵8電晶體8 == 連接至輸入資料D。 係 900 〇 ^ I^ ^ ^ ^ νηη β # 反為900包括在電源供應電壓 糧及接地電壓VSS之間互相㈣的觸 ^ 與NMOS電晶體912及913。其中，m ，係連接至第二時脈訊號CK2(如圖4A所示：二的 二S電晶體912的閘極’係連接至時 f S電晶體913的閘極，係連接至輸入資料 虎⑽，兩者皆_ N議3 i 提供。位於PM〇S電晶體911血 第mr 間的節點刪1上的邏輯位準，係由 弟一閂鎖器920所維持。 亍田 屙vi反器_更加包括在電源供應電壓卿及接地電 i 9Λ之間互相串聯的PMos電晶體931與顧⑽電晶 ^及933。其中，PM〇s電晶體知及觀 γ♦係連接至節點簡!，且崎電二 甲=係連接至第二時脈訊號ck2。位於p !與_㈣晶體932之間的節點咖上的邏^曰準版 、弟—閂鎖為940所維持。節點W31上的訊號係連接 22 I25965&p,doc 至第一反相器650，並且當成輸出訊號（^^輸出。 第一閂鎖器920係包括：連接至節點N9n的第二反 相器925 ;以及在電源供應電壓VDD與接地電壓vss之 間互相串聯的PMOS電晶體921及922與NMOS電晶體 923及924。PMOS電晶體921及NM〇s電晶體924的閘 極，係連接至第二反相器925的輸出，PMOS電晶體922 的閘極，係連接至時脈脈衝訊號CKp，且NM〇s電晶體 923的閘極，係連接至第二時脈訊號CK2。 第二閂鎖器940係包括：連接至節點N931的第三反 相945 ;以及在電源供應電壓VDD與接地電壓vss之 間互相串聯的PMOS電晶體941及942與NMOS電晶體 943及944。PMOS電晶體941及NMOS電晶體944的閘 極，係連接至第三反相器945的輸出，pM〇s電晶體942 的閘極’係連接至第二時脈訊號CK2，且NM〇s電晶體 943的問極，係連接至第一時脈訊號CKB1(如圖4八所示 的 CKB1) 〇 圖10係繪示一個用來說明圖9所示的正反器900操 作細節的時序圖。請參考圖1〇戶斤示，時脈脈衝訊號CKp 的脈，係在時脈訊號CK的連續時脈的上升邊緣所產生， =且第二時脈訊號CK2係與時脈訊號CK同步所產生。在 日守間點t2 ’輸入貢料D會從邏輯低位準，轉態成邏輯高位 準、。響應第二時脈訊號CK2從邏輯低位準，轉態成邏輯高 位準，PMOS t晶體911會關閉。響應時脈脈衝訊號CKp 的而位準脈衝，NM0S電晶體912會開啟。響應輸入資料 23 I25965Spif.doc D轉態成邏輯高位準，NMOS電晶體913會開啟，使節點 N911從邏輯咼位準，轉怨成邏輯低位準。藉由分別響應第 一犄脈汛號CK2轉態成邏輯高位準，以及第二反相器 的高位準輸出，NMOS電晶體923及924會開啟，^將節 點N911保持在邏輯低位準。 一響應節點N911轉態成邏輯低位準，pM〇s電晶體931 會開啟，使節點N931從邏輯低位準，轉態成邏輯高位準。 此刻’響應第二時脈訊號CK2的高位準脈衝，NM〇s電晶 體932會開啟’但響應節點卿轉態成邏輯低位準， 丽OS電晶體933則會關閉。經由響應第三反相器945的 =準輸出’而開啟pM〇S電晶體94卜以及經由響應第 二時脈訊號CK2的高位準脈衝，而開啟PMQS電晶體 二42 ;兩者可將節點N931保持在高位準固定不動。在節點 上的邏輯高位準訊號，會先通過第-反相器650,並 且再：田f具有邏輯低位準的輸出訊號⑽輸出。 響應第二時脈訊號CK2從邏輯高位準，轉態成邏輯低 立>、、PMOS電晶體911會被開啟，使節點N9U從邏輯 驗準轉悲成邏輯高位準。此刻，雜NMOS電晶體 開啟’ ^響應時脈脈衝訊號CKP的低位準脈衝， m =日日體912會關閉。因此，節點N9U會保持在邏 龄,/、二由響應第二反相器925的低位準輸出，而開 r電晶體921，以及經由響應時脈脈衝訊號CKP的 徂、产^衝’而開啟PM0S電晶體922，兩者可將節點N911 持在南位準固定不動。藉由重覆上述動作，雖然輸入資 24 12596風 if.doc 係保持在邏輯南位準，但根據第二時脈訊號CK2的 ，立準，可讓節點N911上的訊號位準上 (toggled) 〇 7
1寺間點t6，輸入資料D會從邏輯高位準，轉態成邏 -立、’。響應輸入資料D轉態成邏輯低位準，^^河〇8電 曰曰體913會關閉。響應第二時脈訊號CK2的高位準脈衝， PMOS電晶體911會開啟。因此，節點N9u會從邏輯低 位準，轉態成邏輯高位準。經由響應第二反相器925的低 位準輸出，❿開啟PM〇s電晶體921，以及經由響應時脈 脈衝。fl號CKP的低位準脈衝，而開啟pmqs電晶體922， 兩者可將節點N911保持在邏輯高位準。
專應輸入資料D轉態成邏輯低位準，pM〇s電晶體 931會關閉，響應節點N911上的高位準脈衝，NM〇s電 晶體932會開啟，而且響應輸入資料D轉態成邏輯低位 準丄NMOS電晶體933會開啟。因此，節點N931會從邏 輯向位準，轉態成邏輯低位準。經由響應第三反相器945 的鬲位準輸出，而開啟NMOS電晶體944，以及經由響應 第一時脈訊號CKB1的高位準脈衝，而開@NM〇s電晶體 943，兩者可將節點N931保持在邏輯低位準固定不動。在 節點N931上的邏輯低位準訊號，會先通過第一反相器 650,並且再被當成具有邏輯高位準的輸出訊號qn輸出。 在正反器900中，從節點911，亦即中間節點，到接 地電壓VSS之間的訊號通道，係由兩個電晶體，亦即 NM0S電晶體912及913所組成。此外，從節點93卜亦 25 I25965&pifdoc 點，到接地電壓VSS之間的訊號通道，係由另兩 電曰曰體，亦即NM0S電晶體932及933所組成。因此， 的目1所示的料正反器剛，其可至少降低30% 換广間。因為當輸出資料D為邏輯高位準時，節點 上 位準會上下職，所以正反器_又稱為動 心正反為（dynamic flip-fl0p)。 應用圖9所示的正反器、的複合間，係如圖u至 "所不。圖11係緣示一個三輸入AND閘11〇〇 〇三輸 閘11〇0係響應第二時脈訊號㈤與時脈脈衝訊號 ’對三個輸入資料A、B及c，執行and運算，並且 =輸出域QN。三輸入AND間⑽係包括：輸入部 二0，、第二及第二閂鎖器924及94〇 ;電晶體93卜932 另ο/ΐπ，以及第一反相态650。因為第一及第二閂鎖器924 鱼料、電晶體931、932及933及第一反相器650的結構 /、木係與正反器900相同，因此其細節在此不再贅述。 輸入部份1110包括在電源供應電SVDD及接地電壓 之間互相串聯的PM〇s電晶體llu與四個νμ〇§電
Hlm、1113、1114 及 1115° 其中，pmos 電晶體1111 二f，係連接至第二時脈訊號CK2。NM0S電晶體1112 的if，係連接至時脈脈衝訊號CKP。丽〇S電晶體1113 柄:亟、’係連接至輸入資料A。NM0S電晶體1114的閘 i車垃^接t輸入資料BqNM〇S電晶體1115的閘極，係 曰辦别入貝料C。位於PM0S電晶體1111與雇0S電 豆112之間的節點Nnu，係連接至第一閃鎖器㈣， 26 Ι259654,〇〇 並且保持在固定的邏輯位準。 圖12係繪示一個三輸入〇R閘12〇〇的範例。三輸入 OR閘1200係響應第二時脈訊號CK2與時脈脈衝訊號 CKP，對三個輸入資料a、B及c，執行〇R運算，並且 產生輸出吼號QN。因為除了其係包含輸入部份121〇之 外，二輸入0R閘丨2〇〇係包括與正反器9〇〇相同的元件， 因此在此僅說明輸入部份121〇。 輸入部份1210包括在電源供應電壓VDD及節點 N1212之間互相串聯的PM〇s電晶體1211與]^]^〇§電晶 體1212，以及在節點N1212與接地電壓vss之間互相並 聯的三個NMOS電晶體1213、1214、及1215。其中，pM〇s 私晶體1211的閘極，係連接至第二時脈訊號CK2〇nm〇s 電晶體1212的閘極，係連接至時脈脈衝訊號⑶卜應㈨ 電晶體1213的閘極，係連接至輸入資料AqNM〇s電晶 體1214的閘極，係連接至輸入資料BqNM〇s電晶體i2i5 的閘極，係連接至輸入資料c。位於PM〇s電晶體ΐ2ΐι # 與NM0S電晶體1212之間的節點Nun，係連接至第一 閂鎖器920，並且保持在固定的邏輯位準。 圖13係繪不另一個三輸入〇R閘13〇〇的範例。三輸 入OR問1300係響應第二時脈訊號CK2與時脈脈衝訊號 CKP，對三個輸入資料A、B及c，執行〇R運算，並且 產生輸出訊號QN。因為除了其係包含輸入部份131〇之 外，二輸入OR閘1300係包括與正反器9〇〇相同的元件， 因此在此僅說明輸入部份1310。 27 I25965^pifd〇c 輸入部份πιο包括串聯在電源電壓VDD與節點 Νΐ3ΐι之間的PM0S電晶體的1311，以及在節點 及接地電壓vss之間並聯的三組互相串聯的nm〇s電晶 體 1312 及 1315、NMOS 電晶體 1313 及 1316、以及 N]^0: 電晶體1314及1317。其中，PM0S電晶體1311的閘極， 係連接至第二時脈訊號CK2〇NMOS電晶體1312的閘極， 係連接至輸入資料AqNMOS電晶體1313的閘極，係連 接至輸入資料BcNMOS電晶體1314的閘極，係連接至輸 入資料C。NMOS電晶體1315、1316、及1317的閘極， 係連接至時脈脈衝訊號CKP。位於pm〇s電晶體1311與 每一個NMOS電晶體1312、1313、及1314之間的節點 N1311，係連接至第一閂鎖器920，並且保持在固定的邏輯 位準。 圖14係繪示另一個三輸入〇R閘14〇〇的範例。三輸 入OR閘1400係響應苐二時脈訊號CK2與時脈脈衝訊號 CKP ’對二個輸入資料A、B及C，執行〇R運算，並且 產生輸出訊號QN。因為除了其係包含輸入部份M1〇之 外，三輸入OR閘1400係包括與正反器900相同的元件， 因此在此僅說明輸入部份1410。 輸入部份1410係包括：串聯在電源電壓vdD與節點 N1411之間的PMOS電晶體1411 ;在節點N1411及節點 N1412之間並聯的三個NMOS電晶體1412、1413、及 1414 ;以及串聯在節點N1412及接地電壓vss之間的 NMOS電晶體1415。其中，PMOS電晶體1411的閘極， 28 I25965&Pifd〇c 係連接至第二時脈訊號CK2，M0S電晶體1412的間極， 係連接至輸入資料A。NMOS電晶體1413的閘極，係連 接至輸入資料B〇NMOS電晶體1414的閘極，係連接至輸 入資料C。NMOS電晶體1415的閘極，係連接至時脈脈衝 訊號CKP。位於pM0S電晶體1411與每一個NM〇s電晶 體1412、1413、及1414之間的節點N1411，係連接至第 問鎖為920，並且保持在固定的邏輯位準。 圖15係繪示一個六輸入AOI閘1500的範例。六輸入 AOI問1500係響應第二時脈訊號CK2與時脈脈衝訊號 ckp，對六個輸入資料A、B、C、X、Y&Z，執行八⑺ 運算，並且產生輸出訊號QN。因為除了其係包含輸入部 份1510之外，六輸入A0I閘15〇〇係包括與正反器9㈧相 同的元件，因此在此僅說明輸入部份151〇。 輸入部份1510係包括：串聯在電源電壓VDD與節點 N1512之間的PM0S電晶體1511 &νμ〇§電晶體\512 ; 在節點Ν1512及接地電f Vss之間並聯的三組互相串聯 的NMOS電晶體1513及1516、NMOS電晶體1514及 1517、以及NMOS電晶體1515及1518。其中，pM0S電 晶體1511的閘極，係連接至第二時脈訊號ck2。 電曰曰體1512的閘極，係連接至時脈脈種于訊號CKp。丽 電晶體1513的閘極，係連接至輸入資料a。ΝΜ〇§電晶 體1514的閘極，係連接至輸入資料1應〇§電晶體i5i5 的閘極，係連接至輸入資料〇NM〇S電晶體問極， 係連接讀人㈣X。NMqs電日日日體1517 _極，係連 29 if.doc =至輸入資料Y。NM0S電晶體1518的閉極，係連接至 輸入貧料Z。位於PM0S電晶體1511與應〇 節點N1511，係連接至第―_器，並且保持 在固疋的邏輯位準。 、 圖16至圖18係繪示構造較上述複合閘簡單的各種複 』。圖16騎示-個簡易型雙輪入編問副的範
型雙，人AND閘16〇〇係響應時脈脈衝訊號 CKP ’對兩個輸人㈣A及.B ’執行AND運算，並且產 生輸出訊號QN。雙輸入AND間16〇〇係包括：輸入部份 1610,第-及第二閃鎖器咖及164();電晶體刷、迎、 及1633 ;以及第一反相器165〇。 輸入部份1610包括在電源供應電壓VDD與接地電壓 vss之間互相串聯的四個電晶體1611、1612、丨、及
1614，、中PM0S包曰曰體1611的閘極，係連接至時脈脈 衝訊號CKP。NM0S電晶體1612的閑極，係連接至輸入 貪料Acnmos電晶體1513的閘極，係連接至輸入資料B。 NMOf—電晶體ι614的閘極，係連接至時脈脈衝訊號CKp。 第一閂鎖器1620會閂鎖位於PM〇s電晶體1611及 NMOS電晶體1612之間的節點N16U上的邏輯位準。第 :閃鎖器' 1620包括接收節點N16U上的訊號的第二反相 器1621，以及其閘極係連接至第二反相器1621輸出的 NMOS電晶體1622。第一閂鎖器162〇會讓節點N16n上 的邏輯位準保持固定不變。 電晶體1631、1632、及1633係串聯在電源供應電壓 30 I25965^pifdoc
VDD與接地電壓VSS之間。PMOS電晶體1631及NMOS 兒日日體1632的閘極，係連接至節點N16U，且NM〇s電 晶體1633的閘極，係連接至時脈脈衝訊號CKp。 第二閂鎖器1640係包括第三及第四反相器1641及 1642，其係用來閂鎖PMOS電晶體1631及NMOS電晶體 1632之間的節點N1631。第二閂鎖器164〇會讓節點Nl63i 上的邏輯位準保持固定不變。在節點N1631上的訊號，會 先通過第一反相器1650,並且再被當成輸出訊號卩]^輸出。 圖17係繪示一個簡易型三輸入〇R閘17〇〇的範例。 三輸入OR閘1700係響應時脈脈衝訊號CKP，對三個輸 入資料A、B、及C，執行OR運算，並且產生輸出訊號 QN。因為除了其係包含輸入部份ι71〇,而非輸入部份161〇 之外，三輸入OR閘1700係與雙輸入AND閘1600完全相 同，因此在此僅說明輸入部份1710。 輸入部份1710係包括：串聯在電源電壓VDD與節點 N1711之間的PMOS電晶體1711 ;以及在節點N1711及 NMOS電晶體1715的第一端點之間並聯的三個NMOS電 晶體1712、1713、及1714。其中，NMOS電晶體1715的 第二端點，係連接至接地電壓VSS。PMOS電晶體1711 的閘極’係連接至時脈脈衝訊號CKP。NMOS電晶體1712 的閘極，係連接至輸入資料A。NMOS電晶體1713的閘 極’係連接至輸入貢料B。NMOS電晶體1714的閘極，係 連接至輸入資料C。NMOS電晶體1715的閘極，係連接至 時脈脈衝訊號CKP。節點N1711上的邏輯位準，會被第一 31 I259658〇pifd〇c 閂鎖器1620鎖住不變。 圖18係繪示一個六輸入AOI閘1800的範例。六輸入 AOI閘1800係響應時脈脈衝訊號CKP，對六個輸入資料 A、B、C、X、γ、及Z，執行A0I運算，並且產生輸出 訊號QN。因為除了其係包含輸入部份181〇之外，六輸入 AOI閘1800係與雙輸入AND閘1600完全相同，因此在 此僅說明輸入部份1810。 輸入部份1810係包括··串聯在電源電壓VDD與節點 N1811之間的PM0S電晶體1811 ;並聯在節點N18li及 節點1815之間的三組互相串聯的NM〇s電晶體1812及 1815、NMOS電晶體1813及1816、以及NMOS電晶體1814 及1817 ;以及串聯在節點N1815及接地電壓VSS之間的 NMOS電晶體1818。其中，PM〇s電晶體1811的閘^， 係連接至時脈脈衝訊號CKPeNMOS電晶體1812的閘極， 係連接至輸入資料A。NMOS電晶體1813的閘極，係連 接至輸入資料B°NMOS電晶體1814的閘極，係連接至輸 入資料ONMOS電晶體1815的閘極，係連接至輸入資料 X。NMOS電晶體1816的閘極，係連接至輸入資料γ。 NMOS電晶體1817的閘極，係連接至輸入資料z。 電晶體1818的閘極，係連接至時脈脈衝訊號CKp。位於 PMOS電晶體1811及NMOS電晶體1812之間的節點 N1811上的邏輯位準，會被第一閂鎖器162〇鎖住不變。 圖19係繪示一個根據本發明又另一實施例的正反器 1900 ◦請參考圖19所示，正反器19⑽包括在電源供應^ 32 125965^- 壓VDD與接地電壓VSS之間互相串聯的pM〇s電晶體 1911以及NMOS電晶體1912及1913。其中，PMOS電晶 體1911的閘極，係連接至第二時脈訊號CK2。NM〇s電 晶體1912的閘極，係連接至輸入資料D。NM〇s電晶體 1913的閘極，係連接至時脈脈衝訊號CKP。位於PMOS 電晶體1911與NMOS電晶體1912之間的節點N1911，係 連接至第一閂鎖器1920。 正反器1900更加包括在電源供應電壓^^^與接地電 壓vss之間互相串聯的PM0S電晶體1931 a&NM〇s電
晶體1932及1933。其中，pm〇S電晶體1931及NMOS 電晶體1932的閘極，係連接至節點N19U。NM〇s電晶 體1933的閘極，係連接至時脈脈衝訊號cKp。位kPM〇s 電晶體1931與NMOS電晶體1932之間的節點N1931，係 連接至第一閂鎖器1940。在節點N1931上的訊號，會先通 過第一反相1950，並且再被當成輸出訊號qN輸出。 第一閂鎖器1920係包括：連接至節點N19u的第二 反相為1925 ;以及在電源供應電壓VDD與接地電壓vSS 之間互相串聯的PM〇s電晶體1921及1922與nm〇s電 日日體1923及1924。其中，pm〇S電晶體1921的閘極，係 連接至第二反相器1925的輸出。pM〇s電晶體1922的閘 極’係連接至時脈脈衝訊號CKP。NMOS電晶體1923的 閘極，係連接至第二時脈訊號CK2。NM〇s電晶體 的閘極，係連接至時脈脈衝訊號CKp。第二閂鎖器19仙 係包括·連接至節點的第三反相器;以及一端 33 I259658〇pif.d〇c 連接至第二反相器1941的輸出與另一端連接至節點 Ni93i的第四反相器1942。 圖20係緣示一個根據本發明又另一實施例的正反器 2000。請參考圖20所示，正反器2〇〇〇包括在電源供應電 壓VDD與接地電壓vss之間互相串聯的pM〇s電晶體 2011以及NMOS電晶體2〇12及2013。其中，PMOS電晶 體2011的閘極，係連接至第二時脈訊號CK2。NMOS電 晶體2012的閘極，係連接至輸入資料D。NM〇s電晶體 2013的閘極’係連接至時脈脈衝訊號CKp。位於 電晶體2011與NMOS電晶體2012之間的節點N2011，係 連接至第一閂鎖器2020。 正反器2000更加包括在電源供應電壓VDD與接地電 壓vss之間互相串聯的PM〇s電晶體2〇3丨以及nm〇s電 ^體2032及2033。其中，PM〇s電晶體2〇31及雇⑽ 電晶體2032的閘極，係連接至節點N2〇u。ΝΜ〇§電晶 體2033的閘極’係連接至時脈脈種^訊號CKp。位於刚 電晶體1與NM0S電晶體2〇32之間的節點N2〇3丨，係 連，至第二閂鎖器2040。在節點N2〇31上的訊號，會先通 過第:反相為2050，並且再被當成輸出訊號qN輸出。 第一閂鎖為2020係包括··連接至節點N2〇11的第二 反相器2021 ;以及一端連接至第二反相器則的輸出斑 另一端連接至節點N203丨的第三反相器2〇22。第二閂鎖器 2040係包括··連接至節點N2〇31的第四反相器2〇4丨；、二 及以及-個連接至第四反相器·的輸出與另_端連接 34 I2596S&_ 至節點N2031的第五反相器2042。 以下參考圖21的時序圖，詳細說明正反器19〇〇及 2000的操作細節。請參考圖21所示，首先產生時脈訊號 ck的時脈脈衝，接下來在時脈脈衝CK的上升邊緣，產生 時脈脈衝訊號CKP的高位準脈衝，並且響應時 CK，產生第二時脈訊號CK2。在時間點12，當輸 從邏輯低位準，轉態成邏輯高位準時，做為第一中間節點 的節點N191—1及N20H，會從邏輯高位準，轉態成邏輯低 位準，做為第二中間節點的節點N1931 &N2〇31，會從邏 輯低位準，轉態成邏輯高位準，而且輸出訊號QN 7會從 邏輯高位準，轉態成邏輯低位準。因此，節點n19u及 N20U—的邏輯位準，會根據第2時脈訊號㈤的上下跳動 而跟著上下跳動。在時間點t6，當輸人資料D從邏輯高位 準，轉態成邏輯低位準時，節點N1911及N2〇u會從邏輯 ^位準，轉怨成邏輯咼位準，節點N193l及會從邏 輯而位準，轉態成邏輯低位準，而且輸出資料QN會從邏 輯低位準，轉態成邏輯高位準。 因萄輸入貧料D為邏輯高位準時，節點n19u及 N2011的邏輯位準會上下跳動，故正反器工及2卿又 稱為動態正反器。 —雖然本發明已以較佳實施例揭露如，然其並非用以限 ^本毛明:任㈣習此技藝者，在不脫離本發明之精神和 祀圍内’當可作些許之更動與潤飾，因此本發明之保護範 圍當視後社中請專職_界定者為準。 35 1259656§0pifdoc 【圖式簡單說明】 圖1係繪示一個習知的正反器。 圖2係繪示一個用來說明圖1所示的正反器操作細節 的時序圖。 圖3係繪示一個根據本發明一實施例的正反器。 圖4A到圖4D係繪示在圖3所示的正反器中，用來 產生時脈脈衝訊號的時脈脈衝產生電路的電路圖。 圖5係繪示一個用來說明圖3所示的正反器操作細節 的時序圖。
圖6係繪示一個使用圖3所示的正反器的三輸入AND 閘。
圖7係繪示一個使用圖3所示的正反器的三輸入OR 閘。
圖8係繪示一個使用圖3所示的正反器的四輸入AOI 閘。 圖9係繪示一個根據本發明另一實施例的正反器。 圖10係繪示一個用來說明圖9所示的正反器操作細 節的時序圖。 圖11係繪示一個使用圖9所示的正反器的三輸入 AND 閘。
圖12係繪示一個使用圖9所示的正反器的三輸入OR 閘範例。 圖13係繪示另一個使用圖9所示的正反器的三輸入 OR閘範例。 36 if.doc 圖14係繪示又另一個使用圖9所示的正反器的三輸 入OR閘範例。 —1 圖15係繪示一個使用圖9所示的正反器的六輸入 AOI 閘。 圖16係繪示一個簡化的二輸入AND閘。 圖17係繪示一個簡化的三輸入〇R閘。 圖18係繪示一個簡化的六輸入AO〗閘。
圖19係繪示一個根據本發明又另一實施例的正反器。 圖20係繪示一個根據本發明再另一實施例的正反器。 圖21係繪示一個用來說明圖9及圖10所示的正反器 操作細節的時序圖。 【主要元件符號說明】
100、300、900、1900、2000 :正反器 102、104、106、138、140、307、325、401、402、 403、405、412、415、421、422、423、425、432、435、 645、650、925、945、1621、1641、1642、1650、1925、 194卜 1942、1950、202卜 2022、2041、2042 :反相器 108、116、118、120、124、132、301、304、311、 312、32卜 322、413、433、611、612、613、62卜 622、 63卜 641、642、7U、712、713、8U、812、815、816、 911、921、922、93卜 941、942、111卜 1211、131 卜 1411、 151 卜 161 卜 1622、163卜 171 卜 18U、191 卜 192卜 1922、 1931、2〇η、2031 : PM0S 電晶體 110、112、114、122、126、128、130、134、136、 37
I2596^pif.d〇c 302、303、305、306、313、323、324、414、416、417、 434、436、437、614、615、616、617、623、632、633、 643、644、714、715、716、813、814、817、818、912、 913、923、924、932、933、943、944、1112、1113、1114、 1115、1212、1213、1214、1215、1312、1313、1314、1315、 1316、1317、1412、1413、1414、1415、1512、1513、1514、 1515、1516、1517、1518、1612、1613、1614、1632、1633、 1712、1713、1714、1715、1812、1813、1814、1815、1816、 1817、1818、1912、1913、1923、1924、1932、1933、2012、 2013、2032、2033 : NMOS 電晶體 N109、Nlll、N125、N301、N302、N304、N41 卜 N61 卜 N616、N63 卜 N713、N714、N812、N814、N911、 N93 卜 N111卜 N121 卜 N131卜 N141 卜 N1412、N1511、 N1512、N161 卜 N163 卜 N171 卜 N18H、N1815、N1911、 N193卜 N20U、N2031 :節點 VDD :電源供應電壓 VSS :接地電壓 A、B、C、D、X、Y、Z:輸入資料 CK ·時脈訊號 CK2 ·弟二時脈訊號 CKP :時脈脈衝訊號 QN :輸出訊號 EN :致能訊號 CKB1 :第一時脈訊號 38 I25965^Pif.d〇c 400、410、420、430 ··時脈脈衝產生電路 404、411、424、431 : NAND 閘 600 :二輸入AND問 610、710、810、1110、1210、1310、1410、1510、 1610、1710、1810 :輸入部份 310、620、920、1620、1920、2020 :第一閃鎖器 320、640、940、1640、1940、2040 :第二閂鎖器 700、1200、1300、1400 :三輸入 OR 閘
800 :四輸入A0I閘 1100 :三輸入AND閘 1500、1800 :六輸入 A0I 閘 1600 :簡易型雙輸入AND閘 1700 ··簡易塑三輸入〇R閘
39

Claims (1)

  1. if.doc 十、申請專利範圍·· 1 »種正反态，該正反器包括： 電壓，I 體’其—源極係連接至—電源供應 一t其一閘極係連接至-輸入資料; p腦二:一〇2晶：，其-汲極係連接至該第- -第二= 體 NMOS f*曰_ μ 、 " ，及極係連接至該第二 I，，且复日日二7源極’其—間極係連接至-時脈脈衝訊 说j-源極係連接至一接地電壓； 該第—二’用來閃鎖位於該第一 PM〇S電晶體及 d弟一 NMOS電晶體之間的一第 及問鎖位於該第二及Μ - Μλ1 位準’以 節點的-邏輯位準； s電晶體之間的一第二 電電ί體’其一源極係連接至該電源供應 电 f/、閘極係連接至該第一節點； ΡΜΓ>ς ^五NM〇S電晶體’其一汲極係連接至亨第四 削〇s電晶體的-汲極，且其—間:亥弟四 一筮丄a 文土必乐~即點， NMOS電：體的—源】晶f ’其一汲極係連接至該第五 號，且其-源』：至;=連=該~ 該第晶體及 由二主击 乐一即點的一邏輯位準。 /口申5月專利範圍第！項所述之正反器，其 該時脈脈衝訊號係由一時脈脈衝產生電路、，從二時脈 I25965S Opif.doc 訊號所產生；以及 該時脈脈衝產生電路包括·· ^ /第―、第二、及第三正反器，其係接收-時脈a 號，且係互相串聯； 了脈 —NAND間，其係触朗脈訊號與該第： 相器的一輸出；以及 场一反 、， 第四反相态，其係接收該NAND閘的一輪屮， 並且產生該時脈脈衝訊號。 ， 3·如申請專利範圍第1項所述之正反哭，盆中· =脈脈衝訊號係由一時脈脈衝產生；路:二 吼唬所產生；以及 1心吋脈 该時脈脈衝產生電路包括： 第四以^ NAND間，絲接㈣時脈訊號與施加至-弟四即點的一訊號； 玍 並且^ —第一反相器、，用來接收該NAND間的-輸出， 亚且輸出該時脈脈衝訊號； 供應電壓，極係連接至該電源 連接至該第時脈訊號，且其—汲極係 四r赴—第八nm〇s電晶體，其-汲極係連接至兮第 接—=連接至該時脈脈衝訊號，且其-= -第二反相器，其係連接至該第四節點； —第九NMOS電晶體’其一沒極係連接至該第 41 I259658〇pif.d〇c 四卽點，且其—一間極係連接至該時脈訊號；以及 々ΜΜης帝第十NM〇S電晶體’其一汲極係連接至該第 屮的一源極，其—間極係連接至該第二反相 為的一輸出，且其-源極係連接至該接地電壓。反相 4·如申請專·圍第1項所述之正反器，苴中. 该時脈脈衝產生電路包括： %日/帛—、第"、及第三正反器，其雜收L 唬，且係互相串聯； 才脈巩 σ. — NAND問，錢接㈣時脈訊號、-致能1 唬、以及該第三反相器的一輸出；以及 匕汛 、， 一第四反相器，其係接收該NAND閘的一於屮 並且產生該時脈脈衝訊號。 ㈤出’ 5·如申請專利範圍第1項所述之正反器，其中： 該時脈脈衝訊號係由-時脈脈衝產生電路 訊號所產生；以及 日守脈 該時脈脈衝產生電路包括： σ — NAND严甲1，用來接收該時脈訊號、-致卜 號、以及施加至一第四節點的一訊號； ba 一第一反相器，用來接收該NAND閘的_輪 並且輸出該時脈脈衝訊號； 別’ 一第七PMOS電晶體，其一源極係連接至該带 供應電壓，其一閘極係連接至該時脈訊號，且其一汲2係 42 I25965&P,d0C 逑接至该第四節點； A/. 第電晶體，其一沒極係連接至該第 接=連接至該時脈脈衝訊號 ^且其一源極 二，二反相器，其係連接至該第四節點； 四節點，且晶體’其一沒極係連接至該第 二閘極係連接至該時脈訊號；以及 第十NMOS電晶體，其一汲極係連 九_電晶體的-源極，其-問極係連接至： ㈣一輸出，且其一源極係連接至該接地電/弟—反相 6·如申請專利範圍第 問鎖器包括： 〜心止反為，其中該第一 恭麗，PM〇S電晶體’其一源極係連接至該電源供庫 其—間極係連接至該第三節點； 原仏應 _ :二^電晶體，其-源極係連接至該第七 號，且Γ其1極係連接至該時脈脈衝訊 一:， 及極係連接至該第一節點；以及 一第九NMOS電晶體，i —、、；托 點，其—開極係連接至該第三節點，接至該第二節 該接地電壓。 ”、’ ，、一源極係連接至 二I:專利範圍第1項所述之正反器 反相為，其係連接至該第三節點· —第十PM〇S電晶體，其—源極係連接至該電源供應 43 if.doc I25965sSP 電壓二ΐ其一閘極係連接至該反相器的一輸出； ί t PM〇S f晶體，其一源極係連接至該第十 立一^"的—汲極’其—閘極係連接至該第三節點， 且其一汲極係連接至該第三節點； 第十NMOS氣晶體，其一沒極係連 點，;^一間極係連接至該第一節點，·以及 即 ΜΜης ί十―NM〇S電晶體，其—沒極係連接至該第十一 輸出，且其-源極係連接至該接地電壓。氣的-8·一種正反器，該正反器包括·· 第一PMOS電晶體，其一源極係 電壓二域-問極係連接至一輸入資料；電源供應 第一 NMOS電晶體’其一汲極係 PMOS電晶艚的一、、芬扠口砝 丁咬妖芏σ亥弟一 一d及極，且其—閘極係連接至該輪入 一弟二NMOS電晶體，其一汲極係連接、 NMOS電晶體的一源極’其一閘極係 ：- 號，且其-源極係連接至—接地電壓； 備脈衝訊 二第一問鎖器，用來閃鎖位於該第- PMOS電曰㈣ δ亥弟一 NM0S電晶體之間的一 曰7 節點“三NM〇st晶體之間的-第二 第四PMOS電晶體，其一源極係連 電壓，且其-閉極係連接至該第一節點；接至錢源供應 -第五NMOS電晶體’其一汲極係連接至該第四 44 12596^^Opif.doc =電晶體的—汲極，且其—閘極係連接至該時脈脈衝 弟/、NMOS電晶體，甘 、Τ7丄y _電晶體的一源極，係連接至該第五 且其-綱連接至該接地電:極=接至該第-節點’ ^第，用來卩彻立於該第四PMQS電晶體及 该弟五：〇S電晶體之間的—第三節點的一邏輯T 9.如申請專利顧第8項所述之正反器，直中. 脈衝訊號係由_時脈脈衝產生電路: 訊5虎所產生；以及 了胍 該時脈脈衝產生電路包括： ν第 第一及第二正反器，其係接收一時脈$ 唬，且係互相串聯； 才脈^ $ NAND Μ ’ S係接㈣時脈訊號與該第三反 相态的一輸出；以及 布―夂 it日；^ —第四反相器’其係接收該NAND閘的一輸出， 亚且產生該時脈脈衝訊號。 :〇·如申請專利範圍第8項所述之正反器，其中： 該時脈脈衝訊號係由一時脈脈衝產生電路，從 吼唬所產生；以及 守脈 該時脈脈衝產生電路包括： 楚 —NAND㈤，用來接收該時脈訊號與施加至一 弟四節點的一訊號； 一第一反相态，用來接收該NAND閘的一輪出， 45 125965§〇pif.d〇c 並且輸出該時脈脈衝訊號； -第七PMOS電晶體，其—源極係連接至 供應電屋’其-閘極係連接至該時脈訊號，且立 : 連接至該第四節點； ，、，及極係 -第八NMOS電晶體，其一汲極係連接 四節點，其-閉極係連接至該時脈脈衝訊號，且其/ 係連接至該接地電壓； 辟、極 -弟二反相H ’其係連接至該第四節點； 卜—第九NMOS電晶體，其一汲極係連接 四即點’且其—一閘極係連接至該時脈訊號；以及 弟十NM〇S電晶體，其一沒極係連接至該第 九N Μ 0 S電晶體的一源極，其一間極係連接至該第 器的一輸出，且其一源極係連接至該接地電壓。 11.如申請專利範圍第8項所述之正反器，苴中. 該時脈脈衝訊號係由一時脈脈衝產 f 訊號所產生；以及 日守脈 該時脈脈衝產生電路包括·· 號，且係互第㈣:，、及第三正反器’其係接收， 號、以及^娜Γ其係接收該時脈訊號、一致能訊 。亥弟二反相态的一輸出；以及 、， —第四反相器，其係接收該NAND閘的一輸出， 亚產生該時脈脈衝訊號。 12.如申請專利範圍第8項所述之正反器，其中： 46 'pif.doc 該時脈脈衝訊號係由 訊號所產生；以及 該時脈脈衝產生電路包括： NAND間’用來接收該時脈訊號、-致能訊 號、以及施加至一第四節點的一訊號； ° 、， 一第一反相器，用來接收該NAND閘的一輪出， 並且輸出該時脈脈衝訊號；
    ㈣币厂力 日日體極係連接至該電源 =應笔壓’其-閘極係連接至該時脈訊號，且其—沒系 連接至該第四節點； 糸 ^ “ NM0S電晶體，其一没極係連接至該镇 四即點’其—閘極係連接至該時脈脈 / 係連接至該接地電壓； ，、源極 一第二反相器，其係連接至該第四節點； ^ —第九NM〇S電晶體，其一汲極係連接至該镇 四節點’且其-問極係連接至該時脈訊號；以及 ^
    一時脈脈衝產生電路，從一時脈 第十NMQS電晶體，其-&極係連接至哕第 ί:::晶體的一源極，其一閘極係連接至該第二“ 輸出，且其一源極係連接至該接地電壓。 13·如申4專利範圍第8項所述之正反器，盆 閂鎖器包括： /、弟一 電源供應 帝"一第七PM0S電晶體，其一源極係連接至該 電壓，且其一閘極係連接至該第三節點； / 第八PMOS電晶體，其一源極係連接至該第七 47 12596SS〇pif.doc :os，晶體的一汲極’其一閘極係連接至該時脈脈衝訊 唬，且其一汲極係連接至該第一節點；以及 一第九NMOS電晶體，其一汲極係連接至該第二節 點，其-閘極係連接至該第三節點，且其一源極係Z 該接地電壓。 14·如申請專利範圍第8項所述之正反器，1 閂鎖器包括： 弟一 一反相器’其係連接至該第三節點； -第十PMOS電晶體，其一源極係連接至該電源供應 電壓，且其一閘極係連接至該反相器的一輸出； 、 第十PMOS電晶體，其_源極係連接至該 PMOS電晶體的-汲極，其一閘極係連接至該第三節胃占， 且其一汲極係連接至該第三節點； -第十二NMOS電晶體，其—沒極係連接至該第 點，且其一閘極係連接至該第一節點；以及 第十一 NMOS電晶體，其一沒極係連接至該第十二 丽0S電晶體的-源極，其—閘極係連接至該反相器的= 輸出，且其一源極係連接至該接地電壓。 15·—種正反态，該正反器包括·· -第- PMOS電晶體，其—源極係連接至—電源供庫 電壓，且其-間極係連接至一第二時脈訊號； ^ 第__ NMOS 體’其―沒極係連接至該第— :MOS電晶體的-汲極，且其一閘極係連接至一時脈脈衝 訊號， if.doc 125965¾ NM0S電日％=電晶體’其—汲極係連接至該第二 且其-源極7連接:二極係連接至-輸入資料， 一相PMOS電晶體’其—源 電壓^其-間極係連接至該第—節點；^射'應 _ ΐΪ體N:S及:晶體广汲極係連接至該第四 訊號； 且其—_係連接至該第二時脈 ΝΜ〇ς ϊί NM〇S電晶體’其一汲極係連接至該第五 电晶體的一源極，其一閘極係連接 且其=極係連接至該接地電壓；以及接至心即點， 該第f_1鎖器，用來_位於該第四PM〇s電晶體及 Λ Mc>s電晶體之間的—第二節點的-邏輯位準。 16·如申凊專利範圍第項所述之正反器，其中： 。亥日寸脈脈衝訊號係由一時脈脈衝產 崎所產生及 ㈣ 5亥時脈脈衝產生電路包括： __ 一第一反相态，其係接收一時脈訊號，並且產生 一弟一時脈訊號； 一第二反相器，其係接收該第一時脈訊號，並卫 產生該第二時脈訊號； 兀且 一第三反相器，其係接收該第二反相器的一輪 49 if.doc 出； 一 NAND閘，其係接收該時脈訊號與該第三反 相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 17. 如申請專利範圍第15項所述之正反器，其中： 該時脈脈衝訊號係由一時脈脈衝產生電路，從一時脈 訊號所產生；以及 該時脈脈衝產生電路包括： 一第一反相器，其係接收一時脈訊號，並且產生 一第一時脈訊號； 一第二反相器，其係接收該第一時脈訊號，並且 產生該第二時脈訊號； 一第三反相器，其係接收該第二反相器的一輸 出； 一 NAND閘，用來接收該時脈訊號、一致能訊 號、以及該第三反相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 18. 如申請專利範圍第15項所述之正反器，其中該第 一閂鎖器包括： 一第一反相器，其係連接至該第一節點； 一第七PMOS電晶體，其一源極係連接至該電源供應 電壓，且其一閘極係連接至該第一反相器的一輸出； 50
    I2596$^0pifdoc ^一禾八PJVLUIS 雷日娜 廿 pmos電晶體的-連接至該第七 訊號；μ 且其係賴至該時脈脈衝 第九NMOS電晶體，其一汲 PMOS電晶體的一及杨 ^要至5亥弟八 訊號；以及 -係連接至該第二時脈 第十NMOS t晶體’其一汲極係 丽〇s電晶體的-源極，其—閘極係連接至該第」反= 的該輸出，且其一源拖係連接至該接地電壓。 為 、二如範圍第15項到第17賴 述之正^，其中該第二⑽器包括： 崎 一，二反相器，其係連接至該第二節點； 第十PMOS電晶體，其—源極係連接至該* 應電壓丄且其-閘極係連接至該第二反相器的—輸 -第十二PMQS電晶體，其—祕係連接至 晶體的一汲極，且其-，係連接至該時脈脈; 第十二NMOS電晶體，其一汲極係連接至 麵電晶體的一汲極，且其一間極係連 :： 訊號；以及 币守脈 -第十四NMOS f晶體，其—沒極係連接至該第 NMOS電晶體的—源極’其—閘極係連接至該第二反: 的該輸出，且其一源極係連接至該接地電壓。 2〇·—種正反器，該正反器包括： 51 I25965^pifd〇c 電壓，其一源峨 二f_連接至一第二時脈訊號； 弟—nmos雷曰雜，甘 PMOS電晶，的一、、^^日日_ ，、一汲極係連接至該第一 _筮一豆、/憂，且其一閘極係連接至一輪入資料· 乐二NMOS I曰_，# 、 平认胃才如 號，料—源極係連接至::接地電^連接至一時脈脈衝訊 今第:LrT鎖器’用來⑽位於該第一 PM0S電晶體及 弟:，電晶體之間的-第-節點的一邏輯I; 弟四雷曰触 ++ ' 電壓，且I 極麵接至該電源供應 魏f其一閘極係連接至該第一節點； PMOS^fJ^S電晶體’其—汲極係連接至該第四 的—汲極’且其—間極係連接至該第-節點； 一弟六NMOS電晶體，其一汲極係連接至該第五 NM〇S電晶體的―源極，其—閘極係連接至該時脈 號；以及 -第二問鎖器’用來問鎖位於該第四pM〇s電晶體及 該第五NMOS電晶體之間的—第二節點的―邏輯位準。 21 ·如申明專利範圍第20項所述之正反器，其中· 該時脈脈衝訊號係由一時脈脈衝產生電路，從一時脈 訊號所產生；而且 义 該時脈脈衝產生電路包括： 一第一反相器，其係接收—時脈訊號； 一第二反相器，其係接收該第一反相器的—輪 52 12596風if.doc 出，並且產生該第二時脈訊號； 一第三反相器，其係接收該第二反相器的一輸 出； 一 NAND閘，其係接收該時脈訊號與該第三反 相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 22. 如申請專利範圍第20項所述之正反器，其中： 該時脈脈衝訊號係由一時脈脈衝產生電路，從一時脈 訊號所產生；而且 該時脈脈衝產生電路包括： 一第一反相器，其係接收一時脈訊號； 一第二反相器，其係接收該第一反相器的一輸 出，並且產生該第二時脈訊號； 一第三反相器，其係接收該第二反相器的一輸 出； 一 NAND閘，用來接收該時脈訊號、一致能訊 號、以及該第三反相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 23. 如申請專利範圍第20項所述之正反器，其中該第 一閂鎖器包括： 一第一反相器，其係連接至該第一節點； 一第七PMOS電晶體，其一源極係連接至該電源供應 53 I2596^if.doc 電壓，且其1極係連接至該第—反相器的 一第八PMOS電晶體，1 一、、店托a、土匈出， PMOS電晶體的—及極n、門極係遠^接至該第七 訊號；以及 係連接至該時脈脈衝 -第九NMOS t晶體，其—没極係連接至該 PMOS電晶體的一;:及極，且i 人7 訊號；以及 且，、_係連接至該第二時脈 弟十MMOS電晶體
    一 一股 具一次徑係連接至該第六 NMOS電晶體的-源極’其_閘極係連接至該第一反相器 的該輸出，且其-源極係連接至該接地電壓。 24·如申請專利範圍第2〇項所述之正反器，苴中該 一閂鎖器包括： 一第二反相器，其係連接至該第一節點；以及 一第二反相态，其係接收該第二反相器的一輸出，且 其一輸出係連接至該第一節點。 25·如申請專利範圍第20項所述之正反器，豆中該第 二閂鎖器包括： 〃 一，四反相器，其係連接至該第二節點；以及 一第五反相器，其係接收該第二反相器的一輸出，且 其一輸出係連接至該第二節點。 26·一種複合閘，該複合閘對應於一三輸入AND閘， 其包括： 一輸入部份，其係包括在一電源供應電壓及一第一節 點之間並聯的第—到第三pM〇s電晶體，以及在該第一節 54
    第五PMOS電晶體，其一源極係連接至該電源供應 黾壓，且其一閘極係連接至該第一節點； I25965S〇pi,doc ㈣弟二節點之間串聯的第一到第三NM〇s電晶體，其 你^垃PM〇S電晶體及該第一 NM0S電晶體的閘極， 一第一輸入資料，該第二削⑽電晶體及該第二 - pm/晶體的閘極’係連接至—第二輸人資料，且該第 :μ S電晶體及該第三NM0S電晶體的閘極，係連接 至一弟三輸入資料； 漏ης ^四NM〇S冑晶體，其一没極係連接至到該第三 味，日=ΒΘ體的Γ源極’其—閘極係連接至―時脈脈衝訊 唬，且/、一源極係連接至一接地電壓； 第卩’用來⑽該第—及該第二節點的邏輯 第’、NMOS電晶體，其一汲極係連接至該第五 PMOS電―晶體的-汲極，且其—閘極係連接至該第一節點； 第七NMOS電晶體，其一汲極係連接至該第六 NMOS 的-源極’其—閘極係連接至該時脈脈衝訊 號，且其一源極係連接至該接地電壓；以及 -第-問鎖$，用來⑽位於該第五pM〇s電晶體及 該第六NMOS電晶體之間的一第三節點的一邏輯位準。 27·-種複合閘，該複合閘對應於_三輸人qr問，其 一你匕栝在一電源供應電壓及一弟 點之間串聯的第-到第三ρ Μ 〇 s電晶體，以及在該第 節 55 I2596^p,doc 點及Γ第二節點之間並聯的第一到第三NM〇s電晶體，1 /中if ~ PM0S1晶體及該第一 NM0S電晶體的間極了 糸連接至-第-輸人資料，該第：PM0S電晶體及一 NMOS電晶體的間極’係、連接至―第二輸人資料 三PMOS電晶體及該第三NM〇s電晶體的閉極= 至一第三輸入資料； 料接 第四NMGS電晶體’其極係連接至： 晶體的一源極，其一閘極係連接至一時脈:衝： 號，且其一源極係連接至一接地電壓； ° 位準 第-閃鎖器’用來_該第—及該第二節點的邏輯 電Ρ=Γί體，其一源極係連接至該電源供應 电&且其一閘極係連接至該第一節點； 第/、NMOS電晶體，其一汲極係 刚⑽電晶體的-汲極，且其—祕錢接至該五 -弟七NMOS電晶體，其一汲極係連接至· 體的-源極’其—閘極係連接至該時脈脈ς 號’且其-源極係連接至該接地電壓；以及 ° -第二閃鎖器，用來閃鎖位於該第五 該第六鳄電晶體之間的-第三節點的一邏輯;立;體及 其包括： 彻U對應於—四輸人Α0Ι閘， ^ ,輸^礼，其係包料接在—電源供應電⑨及一第 卽點之間，互相串聯㈣4第二_電晶;L: 56 I2596^pifdoc 串聯的第三及第四PMOS電晶體，以及連接在該第一節點 及一第二節點之間，互相串聯的第一及第二NMOS電晶體 與互相串聯的第三及第四NMOS電晶體，其中該第一 PMOS電晶體及該第一 NMOS電晶體的閘極，係連接至一 第一輸入資料，該第二PMOS電晶體及該第二NMOS電 晶體的閘極，係連接至一第二輸入資料，該第三PMOS電 晶體及該第三NMOS電晶體的閘極，係連接至一第三輸入 資料，且該第四PMOS電晶體及該第四NMOS電晶體的 閘極，係連接至一第四輸入資料； 一第五N Μ 0 S電晶體，其一汲極係連接至到該第二及 該第四NMOS電晶體的源極，其一閘極係連接至一時脈脈 衝訊號，且其一源極係連接至一接地電壓； 一第一閂鎖器，用來閂鎖該第一及該第二節點的邏輯 位準； 一第六PMOS電晶體，其一源極係連接至該電源供應 電壓，且其一閘極係連接至該第一節點； 一第七NMOS電晶體，其一汲極係連接至該第六 PMOS電晶體的一汲極，且其一閘極係連接至該第一節點； 一第八NMOS電晶體，其一汲極係連接至該第七 NMOS電晶體的一源極，其一閘極係連接至該時脈脈衝訊 號，且其一源極係連接至該接地電壓；以及 一第二閂鎖器，用來閂鎖位於該第六PMOS電晶體及 該第七NMOS電晶體之間的一第三節點的一邏輯位準。 29.如申請專利範圍第26項到第28項的其中任一項所 57 I2596^pi,doc 述之複合閘，其中： 該時脈脈衝訊號係由一時脈脈衝產生電路，從一時脈 訊號所產生；以及 該時脈脈衝產生電路包括： 第一到第三反相器，其係接收一時脈訊號，且係 互相串聯； μ
    相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輪出， 並且產生該時脈脈衝訊號。 $ 30.如申請專利範圍第26項到第28項的其中任一項所 述之複合閘，其中該第一閂鎖器包括： 、 了 = PMQS電晶體’其—源極係連接至該電源供應 且其一閘極係連接至該第三節點； ΡΜΟ:二Τ電晶體，其一源極係連接至該第九 MOS ^體的—祕，其—閘極係連接至該時脈脈衝訊 唬且，、一汲極係連接至該第一節點；以及 第十NM0S電晶體，其-沒極係連接至該第二r 點’其一間極係連接兮镇-々々取μ 人 ^ 該接地電jn且其—源極係'連接至 t1 ·如申請專利範圍第2 6項到第2 8項的其 义之複合間，其中該第二關ϋ包括：’、 、 一反相器，其係連接至該第三節點； 弟十—PMOS電晶體，其—源極係連接至該電源供 58 I25965&pif.d〇c 應電壓Y且其一閘極係連接至該反相器的一輸出； ρμγκ第十三PM〇S電晶體，其一源極係連接至該第十二 一=晶體的一汲極，且其一閘極係連接至該第三節點； 爾。c第十四NM〇S電晶體，其—;及極係連接至該第十三 電晶體的一汲極，且其一閘極係連接至該第一= 點；以及 ^ 即 第十五NMOS電晶體，其一汲極係連接至該第十四 · 〇s電曰曰體的一源極，其一閘極係連接至該反相器的— 輸出，且其一源極係連接至該接地電壓。 32·—種複合閘，該複合閘對應於一三輸入AND 其包括： …第- PMOS電晶體，其一源極係連接至一電源供應 電壓，且其一閘極係連接至一第二時脈訊號； 第一 NMOS電晶體，其一沒極係連接至該第一 PMOS電晶體的—汲極’且其一閘極係連接至—時脈脈衝 訊號； _ 一輸入部份’其係包括在該第二NMOS電晶體的一源 極與一接地㈣之間串聯的第三到第五NM0S電晶體，盆 中該第，N Μ 0 S電晶體的一閘極，係連接至一第一輸入資 料，該第四NMOS電晶體的一閘極，係連接至一第二輸入 資料，且該第五NMOS電晶體的一閘極，係連接至一第三 輸入貢料， 一第一閂鎖器，用來閂鎖位於該第一 pM〇s電晶體及 该第二NMOS電晶體之間的一第一節點的一邏輯位準； 59 12596風· c 電界，^ PJ^QS電晶體’其—源極係連接至該電源供痛 電土且其一閘極係連接至該第一節點； 〜 第七NMOS電晶體，其一汲極係 PMOS電晶㈣的一、、芬托 連接至α亥弟/、 訊號； 極’且其—間極係連接至該第二時脈 弟八NMOS電晶體 ΜΛ/της ^ …且具一攻極係連接至該第七 且立-源極’其—閘極係連接至該第-節點， 且/、 /原極係連接至該接地電壓；以及 一第二閃鎖器，用來_位於該第 該第七Ν聰電晶體之間的一第二節點的一邏輯 體及 33·-種複合閘，該複合閘對應於一三輸入⑽ 包括： ^ 第PMOS電晶體，其一源極係連接至一 電壓，且其一閘極係連接至一第 一第二 電源供應 時脈訊號； 訊號； NMOS電晶體，其一汲極係連接至該第一 PMOS電晶體的-汲極，且其—閘極係連接至—時脈脈衝 -雨入部份’其係包括在該第：NM〇s電晶體的一源 極與-接地電壓之間並聯的第三到第五NM〇 s電晶體，其 中該第三NMOS電晶體的—閘極’係連接至—第—輸 料’該第四NMOS電晶體的一閘極，係連接至一第二輸入 資料’且該第五NMOS電晶體的—間極，係連接至一^二 輸入資料； -第-_器’用來閃鎖位於該第一 PM〇Sf晶體及 12596孤 fdoc 該第二NMOS電晶體之間的一第一 -第六_S電晶體邏輯位準; 電壓，且_係連接至該第=接至該電源供應 PMOS 電晶體’其—汲極係連接至該第六 : 雜，且其-間極係連接至該第二時脈 一第八NM〇S電晶體，其— :S、電晶體的一源極，其一閘極係連接==七 且/、源極係連接至該接地電壓；以及 节第七，用來問鎖位於該第六覆⑽f晶體及 相七NMOS—電晶體之間的—第二節點的—邏輯位準。 種複口間，该複合問對應於-三輸入OR閘，其 包括· ㈣第甘PM0S電晶體’其-源極係連接至-電源供應 i閘極係連接至—第二時脈訊號； 一、、别入邛知，其係包括並聯在該第一 PMOS電晶體的 ，極與-接地電壓之間，互相串聯的第—及第四丽⑽ I曰體互相串耳外的第—及第五nm〇s電晶體，以及互相 =聯的第三及第六NM0S電晶體，其中該第一 NM0S電 =體的一閘極，係連接至―第-輪人資料，該第二NMOS ^晶體的—閘極，係連接至-第二輸入資料，該第三NMOS 的閘極’係連接至―第三輸人資料，且該第四到 第笔曰曰體的閘極，係連接至一時脈脈衝訊號； 第閂鎖為，用來閂鎖位於該第一 pM〇s電晶體的 61 12596風^ 之二：：第三NM〇S電晶體的每i些沒極 之間的弟郎點的一邏輯位準； #、第^ PM()S電晶體’其—源極係連接至該電源供 電壓，且其一閘極係連接至該第一節點； /、μ 第八NMQS電晶體’其—汲極係連 PMOS電晶體的一汲極，且苴一 "弟七 訊號； U且其係連接至·二時脈
    第九NMOS電晶體，其一汲極係連接至該 NMOS電晶體的-源極，其一閘極係連接至該第一。節點' 且其一源極係連接至該接地電壓；以及 · -第二閃鎖器’用來閃鎖位於該第七PM0Sf 該第八NM〇St晶體之間的一第二節點的一邏輯位準及 35.—種複合閘，該複合閘對應於一三輸入〇r 包括： ” 一第一 PMOS電晶體，其一源極係連接至一電源供應 電壓，且其一閘極係連接至一第二時脈訊號； 〜 一輸入部份，其係包括在該第一 PM〇s電晶體的一汲 極與一第二節點之間互相並聯的第一到第三NM〇s電晶 體，其中該第一 NMOS電晶體的一閘極，係連接至一第_ 輸入資料’ 5亥弟一 NMOS電晶體的一閘極，係連接至一第 二輸入資料，且該第三NM0S電晶體的一閘極，係連接至 一第三輸入資料； 弟四NMOS電晶體，其一;:及極係連接至該第二節 二占，其一閘極係連接至一時脈脈衝訊號，且其一源極係連 62 1259658 16540pif.doc 接至一接地電壓； 一第-關H，用來關'位於該第—p 一汲極與該第一到兮楚一 电日日體的 之Η的楚V S電晶體的每一該歧汲極 之間的一弟一卽點的一邏輯位準； 一欠枝 -第J PMQS電晶體，其―源極係連接至 ，士其一間極係連接至該第一節點； 原L應 一弟六NMOS雷曰辦，甘 ml y PMOS*曰㈣、“ 其一汲極係連接至該第五 訊號； 域_域接至料二時脈 Miv/rnc第"^ NM〇S電晶體’其一沒極係連接至兮第丄 NMOS電晶體的—、、盾和；^ Θ第/、 s甘:原極’其一間極係連接至該第—節點， >、源極係連接至該接地電壓；以及 n細，用來⑽位於該第五p廳 该弟^M0S電晶體之間的一第二節點的一邏輯位準體及 其包括「種複合閘’該複合閘對應於—六輸人A01閘， 第PMOS電晶體，其一源極係連一 雷壓，HI—+ 包你供應 一;閘極係連接至-第二時脈訊號,· 第NMOS電晶體，其一汲極係連 PMOS電晶艚的„、、双枕 ^ 丁疋牧王口！弟 訊號； /木，且，、一閘極係連接至一時脈脈衝 一沒極ίϋίΐ#其係包括並聯在該第一 PM〇S電晶體的 兩曰电壓之間，互相串聯的第三及第六NMOS 笔曰曰體，互相串聯的第四及第七NM〇s電晶體，以及互相 63 12596風·f.d〇c =弟五及第八觀os電晶體，其中該第三編則 一間極’係連接至-第-輸入資料，該第四NMOS 一閘極’係連接至一第二輸入資料，該第五丽⑽ ’極’係連接至一第三輸入資料，該第六讎S ^曰曰體的—閘極’係連接至—第四輸人資料，該第七NM0S 電晶體的-閘極’係連接至一第五輸入資料，且八 NMOS電晶體的一閘極’係連接至_第六輸入資料： 一第-閃鎖H，用來閱位於該第— 該第二麵S電晶體之間的一第一節點的一邏輯^體及 -第，PMGS電晶體’其—源極係連接至該電源供應 迅壓，且其一閘極係連接至該第一節點； - 第十NMQS電晶體，其_汲極 PMOS電晶體的一汲極，苴一 受芏3弟九 訊號； 从_係連接至該第二時脈 -第十- NM0S電晶體，其— NMOS電晶體的-源極，其—閘極係連接至 ^十 且其一源極係連接至該接地電壓；以及 即4 一第二_||，韓_位於 該第十NMOS電晶體之間的_ ^ 电日日體及 V74由β弟—郎點的一邏輯位準。 37·如申㈣專利關$32項㈣ 述之複合閘，其中·· h、Υ饪項所 該時脈脈衝訊號係由一時脈 訊號所產生；而且 攸4脈 該時脈脈衝產生電路包括： 64 八八岡，用來接收該時脈訊
    12596風if.doc 一第一反相态，其係接收一時脈訊號，並且產生 一第一時脈訊號； 一第一反相為，其係接收該第一時脈訊號，並且 產生該第二時脈訊號； 一第三反相器，其係接收該第二反相器的一輸 出； 相器的—輸出；以及 , 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 、如申請專利範圍第32項到第36項的其中任一項所 述之複合閘，其中該第一閂鎖器包括： 、 一，一反相器，其係連接至該第一節點； 廐雷汽弟十ί PM〇S電晶體，其一源極係連接至該電源供 心電^且其—閘極係連接至該第—反相器的-輸出； PMOS ^ t— PM〇S電晶體，其一源極係連接至該第十二 訊號；电晶體的—汲極’且其係連接至該時脈脈衝 Ρ Μ O S ί十四N M 〇 S ^晶體’其—祕係連接至該第十三 訊號的—汲極，且其—閘極係連接至該第二時脈 體’其-汲極係連接至該第十四 的該輸ί，η 閘極係連接至該第—反相器 /、源極係連接至該接地電壓。 65
    125965§0pifdoc 39.如申請專利範圍第32項到第％項的其中任一項所 述之複合閘，其中該第二閂鎖器包括： 第一反相為，其係連接至該第二節點； 第十六PMOS電晶體，其一源極係連接至該電源供 應電壓，且其-閘極係連接至該第二反相器的一輸出； 一第十七PMOS電晶體，其一源極係連接至該第十六 覆電晶體的-汲極，且其―閘極係連接至該時脈脈衝 -第十八N Μ 0 S電晶體，其—汲極係連接至該第十七 PMOS電晶體的-汲極，且其—閘極係連接至該第一時脈 訊號；以及 -第十九NMGS電晶體，其—汲㈣連接至該第十八 NMOS電晶體的-源極’其_閘極係連接至該第二反相器 的該輸出，且其一源極係連接至該接地電壓。 40.-種複合閘，該複合閘對應於—雙輸人and閑， 其包括· ―禾一"屬冤日日體，其-源極係連接至-電源供應 ,、閘極係連接至—時脈脈衝訊號，且其一沒極係 連接至一第一節點； 輸入部份’其係包括在該第—節點及—第二節點之 間串聯的第二及第三NM0S電晶體，其中該第二獅§ 電晶體的-閘極，係連接至—第一輸入資料，且該第三 NMOS電晶體的一閘極，係連接至一第二輸入資料； -第四NMOS電晶體’其—沒極係連接至該第二節 66 12596孤_ $其閘極係連接至該時脈脈衝訊號，且 接至一接地電壓； 第門鎖1，用來閂鎖該第一節點的一邏輯位準； - =PMOS電晶體，其一源極係連接至該電源供應 私£，士其一閘極係連接至該第一節點； 第/、NMOS電晶體，其一汲極係連 PMOS電晶體的一汲極， 戸弓枚於由„ ^ 次位且其一閘極係連接至該第一節點；
    第七NMOS電晶體，其一汲極係連接至該第六 =0S電晶體的_源極，其—閘極係連接至該時脈脈衝訊 疏，以及 ㈣’絲關位於該第五1>则電晶體及 该弟，、ΝΜΜ電晶體之間的—第三節點的—邏輯位準。 41.種複合閘，該複合閘對應於-三輸入OR閘，其 包括： ^
    一第- PMOS電晶體，其一源極係連接至 電壓，其-閘極係連接至—時脈脈衝訊號，且其^極; 連接至一第一節點 -輸入部份，其係包括在該第—節點及—第二節點之 間並聯的第二到第四NM〇s電晶體，其中該第二誦§ 電晶體的-閘極，係連接至一第一輸入資料，該第三丽㈨ 電晶體的-閘極，係連接至一第二輸入資料，且該第四 NMOS電晶體的—閘極，係連接至—第三輸入資料. -第五NM0S電晶體，其一汲極係連接至該 NMOS電晶體的—源極’其—閘極係連接至該時脈脈衝訊 67 I2596^p,doc 號，且其一源極係連接至一接地電壓； - '及= 一/Γ器’用來閃鎖位於該第一 pmos電晶體的 該第四NM0S電晶體的 之間的该第一節點的一邏輯位準； 一 希茂第二PM0S電晶體，其一源極係連接至該電源供應 私i，且其一閘極係連接至該第一節點； ’、/、Μ 第七NM0S電晶體，其-汲極係連接至节第丄 顺^晶體的-汲極，且其―閘極係連接至該 NMOSi::〇SJ晶體’其-汲極係連接至該第七 號=日日體的-源極，其—閘極係連接至該時脈脈衝訊 -第二閃鎖器’用來閃鎖位於該第六_ 该弟七NM0S電晶體之間的一第 ^t及 其包:.Γ滅合M，輯合_胁_讀入^準間’ 第- PMOS電晶體，其一源極係連 ，壓’其-閘極係連接至—時脈脈衝訊號，且之== 連接至一第一節點； ，、汲極係 二輪人部份’其係、包括並聯在該第—節點及 从 點之間’互相串聯的第二及第五NM0Sf晶體弟= 的第三及第六NMOS電曰齅，以菸$ &虫互相串聯 NMosm^^ 相串聯的第❿及第七 ^ 弟二NM0St晶體的m係連 、“苐7輸入貢料，該第三NM0S電晶體的1極，传 連接至—第二輸入資料，該第四NMOS電晶體的1極'，' 68 12596¾⑽ 栖，第三輸入資料，該第五NM0S電晶體的一閘 Fm，、r㈣至—第四輸入資料’該第六NM0S電晶體的一 的°門托、接至一第五輸入資料，且該第·t NM0S電晶體 的一 ^亟，係連接至一第六輸入資料； 篮 點，盆i=NM〇S電晶體’其—沒極係連接至該第二節 接至二接連接至該時脈脈衝訊號，且其一源極係連 四第一 _電晶體的1 的一第一節點的S輯ΓΓ體的每一該些沒極之間 電壓連接至該電源供應 PMOsi曰十r:〇L電晶體’其-沒極係連接至該第九 _二體的1極’且其—間極 九 -弟十-NM0S電晶體 弟= =:體的-源極’且其一 該第 ... . ^ —即黑占的一邏輯位進。 述 該時脈脈衝訊號係由一時 訊號所產生’ ·以及 僅脈衝產生電路，從一時脈 該時脈脈衝產生電路包括： 69 1259658 16540pif.doc 第一、第二、及第三反相器，其係接收一時脈訊 號，且係互相串聯； 一 NAND閘，用來接收該時脈訊號與該第三反 相器的一輸出；以及 一第四反相器，其係接收該NAND閘的一輸出， 並且產生該時脈脈衝訊號。 41如申請專利範圍第40項到第42項的其中任一項所 述之複合閘，其中該第一閂鎖器包括： 一第一反相器，其係連接至該第一節點；以及 一第十二PMOS電晶體，其一源極係連接至該電源供 應電壓，其一閘極係連接至該第一反相器的一輸出，且其 一汲極係連接至該第一節點。 45.如申請專利範圍第40項到第42項的其中任一項所 述之複合閘，其中該第二閂鎖器包括： 一第二反相器，用來接收位於該第三節點上的一訊 號；以及 一第三反相器，其係接收該第二反相器的一輸出，且 具有連接至該第三節點的一輸出。
TW094110682A 2004-04-09 2005-04-04 High speed flip-flops and complex gates using the same TWI259658B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040024507A KR20050099259A (ko) 2004-04-09 2004-04-09 고속 플립플롭들 및 이를 이용한 복합 게이트들

Publications (2)

Publication Number Publication Date
TW200534585A TW200534585A (en) 2005-10-16
TWI259658B true TWI259658B (en) 2006-08-01

Family

ID=34617473

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094110682A TWI259658B (en) 2004-04-09 2005-04-04 High speed flip-flops and complex gates using the same

Country Status (5)

Country Link
US (3) US7525361B2 (zh)
JP (1) JP2005304026A (zh)
KR (1) KR20050099259A (zh)
GB (1) GB2413020B (zh)
TW (1) TWI259658B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685198B (zh) * 2008-06-17 2020-02-11 日商半導體能源研究所股份有限公司 驅動電路，顯示裝置以及電子設備

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101074424B1 (ko) 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
US20080258790A1 (en) * 2007-04-17 2008-10-23 Texas Instruments Incorporated Systems and Devices for Sub-threshold Data Capture
US7746137B2 (en) * 2007-08-28 2010-06-29 Qualcomm Incorporated Sequential circuit element including a single clocked transistor
US8030982B2 (en) * 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
DE102009036046A1 (de) * 2009-08-04 2011-02-10 Daimler Ag Dachmodul
US7990180B2 (en) * 2009-09-09 2011-08-02 Via Technologies, Inc. Fast dynamic register
KR101813175B1 (ko) 2011-02-21 2017-12-29 삼성전자주식회사 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9473123B2 (en) * 2012-03-16 2016-10-18 Samsung Electronics Co., Ltd. Semiconductor circuit and method of operating the circuit
US9124266B1 (en) * 2012-08-31 2015-09-01 Marvell Israel (M.I.S.L) Ltd. Increasing switching speed of logic circuits
US9065431B2 (en) * 2013-04-11 2015-06-23 The Regent Of The University Of Michigan Static signal value storage circuitry using a single clock signal
US8860463B1 (en) 2013-04-24 2014-10-14 Via Technologies, Inc. Fast dynamic register with transparent latch
US9564881B2 (en) 2015-05-22 2017-02-07 Qualcomm Incorporated Area-efficient metal-programmable pulse latch design
KR102346021B1 (ko) 2015-09-07 2021-12-30 삼성전자주식회사 플립-플롭을 포함하는 반도체 회로
CN106961259A (zh) * 2016-01-11 2017-07-18 中芯国际集成电路制造(上海)有限公司 D触发器
US9979394B2 (en) 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
KR102465497B1 (ko) 2016-04-28 2022-11-09 삼성전자주식회사 반도체 회로
US10177765B2 (en) * 2016-08-23 2019-01-08 Intel Corporation Integrated clock gate circuit with embedded NOR
US10879899B2 (en) * 2017-08-15 2020-12-29 Realtek Semiconductor Corp. Clock buffer and method thereof
CN109412580B (zh) * 2017-08-17 2022-05-03 深圳指芯智能科技有限公司 选择电路
CN108092660B (zh) * 2017-12-29 2021-07-23 中国科学院微电子研究所 一种亚阈值电路的优化方法及***
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit
CN114793114A (zh) * 2021-01-26 2022-07-26 深圳比特微电子科技有限公司 复合逻辑门电路和矿机设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663669A (en) * 1994-12-14 1997-09-02 International Business Machines Corporation Circuitry and method for latching information
US5898330A (en) * 1997-06-03 1999-04-27 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with scan circuitry
US5841304A (en) * 1997-06-26 1998-11-24 Sun Microsystems, Inc. Dynamic-to-static convertor method
JP3513376B2 (ja) * 1997-11-19 2004-03-31 シャープ株式会社 フリップフロップ回路
KR100262094B1 (ko) 1997-12-19 2000-07-15 전주범 고속 프리-스칼라용 다이나믹 d-플립플롭 회로
US6061293A (en) * 1997-12-31 2000-05-09 Intel Corporation Synchronous interface to a self-timed memory array
JP3110422B2 (ja) * 1998-06-18 2000-11-20 エイ・アイ・エル株式会社 論理ゲートセル
WO2000031871A1 (en) * 1998-11-25 2000-06-02 Nanopower, Inc. Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits
US6326829B1 (en) * 1999-10-14 2001-12-04 Hewlett-Packard Company Pulse latch with explicit, logic-enabled one-shot
US6433603B1 (en) * 2000-08-14 2002-08-13 Sun Microsystems, Inc. Pulse-based high speed flop circuit
JP3614125B2 (ja) * 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
US6353342B1 (en) * 2000-10-30 2002-03-05 Intel Corporation Integrated circuit bus architecture including a full-swing, clocked, common-gate receiver for fast on-chip signal transmission
US6459316B1 (en) * 2000-12-08 2002-10-01 Intel Corporation Flip flop circuit
JP2002300010A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶保持装置
US6448829B1 (en) * 2001-06-07 2002-09-10 Sun Microsystems, Inc. Low hold time statisized dynamic flip-flop
US6717442B2 (en) * 2002-04-15 2004-04-06 Broadcom Corporation Dynamic to static converter with noise suppression
US6686775B2 (en) * 2002-04-22 2004-02-03 Broadcom Corp Dynamic scan circuitry for B-phase
US6794914B2 (en) * 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
TWI309831B (en) * 2002-09-25 2009-05-11 Semiconductor Energy Lab Clocked inverter, nand, nor and shift register
US6825691B1 (en) * 2003-06-05 2004-11-30 International Business Machines Corporation Apparatus and method for a radiation resistant latch with integrated scan

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685198B (zh) * 2008-06-17 2020-02-11 日商半導體能源研究所股份有限公司 驅動電路，顯示裝置以及電子設備
US10665195B2 (en) 2008-06-17 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
TWI719808B (zh) * 2008-06-17 2021-02-21 日商半導體能源研究所股份有限公司 驅動電路，顯示裝置以及電子設備
US10971103B2 (en) 2008-06-17 2021-04-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US11455968B2 (en) 2008-06-17 2022-09-27 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US11620962B2 (en) 2008-06-17 2023-04-04 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
US11837189B2 (en) 2008-06-17 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device

Also Published As

Publication number Publication date
GB2413020B (en) 2008-05-28
US20050225372A1 (en) 2005-10-13
GB0507178D0 (en) 2005-05-18
US7525361B2 (en) 2009-04-28
US20080054974A1 (en) 2008-03-06
KR20050099259A (ko) 2005-10-13
US20080061853A1 (en) 2008-03-13
GB2413020A (en) 2005-10-12
US7492203B2 (en) 2009-02-17
TW200534585A (en) 2005-10-16
JP2005304026A (ja) 2005-10-27

Similar Documents

Publication Publication Date Title
TWI259658B (en) High speed flip-flops and complex gates using the same
TW200903514A (en) Level-converted and clock-gated latch and sequential logic circuit having the same
Balla et al. Low power dissipation MOS ternary logic family
Liu et al. A carry lookahead adder based on hybrid CMOS-memristor logic circuit
US7154317B2 (en) Latch circuit including a data retention latch
CA1258498A (en) Cmos programmable logic array
JP2003152096A5 (zh)
TW200410493A (en) MTCMOS flip-flop circuit capable of retaining data in sleep mode
Friedman et al. Complementary magnetic tunnel junction logic
Salameh et al. Superconductive logic using 2ϕ—Josephson junctions with half flux quantum pulses
US8143929B2 (en) Flip-flop having shared feedback and method of operation
JP2002111453A (ja) 動作電力及び漏れ電力の少ないｄタイプ・フリップ・フロップ
TWI362611B (en) Random number generator and random number generating method thereof
TW200844971A (en) LCD driving method using self-masking, and masking circuit and asymmetric latches thereof
KR20200109267A (ko) 추가 회로 없이 스캐너블 플립-플롭의 전력 소모를 감시키는 방법
US9755618B1 (en) Low-area low clock-power flip-flop
Musala et al. FinFET based 4-BIT input XOR/XNOR logic circuit
US10784864B1 (en) Low power integrated clock gating system and method
US20100301915A1 (en) Latch with single clocked device
Yang et al. Novel memristive logic architectures
Pandey et al. Low power D-latch design using MCML tri-state buffers
Kumawat et al. Design of 1-bit and 4-bit adder using reversible logic in quantum-dot cellular automata
Mukhedkar et al. A 180 nm efficient low power and optimized area ALU design using gate diffusion input technique
Gogna et al. Ge-znsse spatial wavefunction switched (sws) fets to implement multibit srams and novel quaternary logic
Ravi et al. A novel design of D-flip flop using new rr fault tolerant reversible logic gate