CN114793114A - 复合逻辑门电路和矿机设备 - Google Patents

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Abstract

本公开涉及复合逻辑门电路和矿机设备。复合逻辑门电路包括：包括第一逻辑门电路和反相器电路的简单逻辑门电路、第一PMOS管和第一NMOS管；第一逻辑门电路被配置为接收第一输入信号和第二输入信号，并且输出第一输出信号，反相器电路包括第二PMOS管和第二NMOS管第二PMOS管的源极耦接到电源输入端、漏极耦接到第二NMOS管的漏极、栅极被配置为接收第一输出信号，第二NMOS管的源极耦接到接地端、栅极被配置为接收第一输出信号，第一PMOS管的源极耦接到第二PMOS管的漏极、漏极耦接到第一NMOS管的漏极、栅极被配置为接收第三输入信号，第一NMOS管的源极被配置为接收第一输出信号、栅极被配置为接收第三输入信号，第一逻辑门电路为与非门电路或者或非门电路。

Description

复合逻辑门电路和矿机设备
技术领域
本公开涉及复合逻辑门电路，尤其是涉及基于晶体管级的低功耗AND-XOR(与异或)门电路以及诸如OR-XOR(或异或)门电路、AND-XNOR(与同或)门电路或者OR-XNOR(或同或)门电路之类的复合逻辑门电路，以及包括这样的复合逻辑门电路的矿机设备。
背景技术
随着集成电路工艺尺寸的不断缩小和设计技术的快速发展，集成电路朝着更大规模、更复杂的趋势发展，功耗已经成为集成电路发展面临的严峻挑战之一。目前，几乎所有的数字电路的设计方法均采用基于由″与″、″或″、″非″运算集为基础的布尔(Boolean)逻辑，可称之为传统布尔(Traditional Boolean，简称TB)逻辑。可以认为，当今集成电路设计所面临挑战的部分原因是传统布尔逻辑本身的局限性。实际上，数字电路既可以用基于″与″、″或″、″非″门电路的传统布尔逻辑实现，也可以用基于AND-XOR、OR-XOR门电路之类的Reed-Muller(RM)逻辑实现。
相对于TB逻辑，RM逻辑具有以下几个方面的优点：(1)用RM逻辑实现算术运算、奇偶校验函数等逻辑函数比TB逻辑简单得多，如对于一个n变量的奇偶校验器，用TB逻辑实现需要2n个文字，而用RM逻辑则只需要n个文字，这不仅节省硅片面积，而且具有潜在的功耗与速度的优势；(2)RM逻辑具有良好的可测性；(3)RM逻辑电路易于映射到现场可编程门阵列(FPGA)，这是由于在FPGA(如查表FPGA)中，异或门不会导致额外的面积增加。AND-XOR门电路是一种常用的RM复合逻辑门电路，可用于实现算术运算/奇偶校验等功能，比基于″与″、″或″、″非″门电路的简单逻辑门电路的实现有成本及功耗方面的优势。
但RM逻辑之所以没有像TB逻辑那样在工业界得到广泛应用，其原因之一是缺乏适合RM逻辑综合的低功耗单元库。近年来，虽然有关于AND-XOR门电路的研究，但都是采用AND门电路和XOR/XNOR门电路级联得到的结构，存在面积大、功耗高等问题。
因此，期望提出能够降低成本并且减小功耗的新型的基于晶体管级设计的AND-XOR门电路及类似的复合逻辑门电路。
发明内容
根据本公开的一个方面，提供了一种复合逻辑门电路，所述复合逻辑门电路可以包括：简单逻辑门电路、第一PMOS管和第一NMOS管；其中，所述简单逻辑门电路可以包括第一逻辑门电路以及反相器电路，其中，所述第一逻辑门电路可以被配置为接收第一输入信号和第二输入信号，并且输出第一输出信号，其中，所述反相器电路可以包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极耦接到电源输入端、漏极耦接到所述第二NMOS管的漏极、栅极被配置为接收所述第一输出信号，所述第二NMOS管的源极耦接到接地端、漏极耦接到所述第二PMOS管的漏极、栅极被配置为接收所述第一输出信号，其中，所述第一PMOS管的源极耦接到所述第二PMOS管和所述第二NMOS管的漏极、漏极耦接到所述第一NMOS管的漏极、栅极被配置为接收第三输入信号，其中，所述第一NMOS管的源极被配置为接收所述第一输出信号、漏极耦接到所述第一PMOS管的漏极、栅极被配置为接收所述第三输入信号，以及其中，所述简单逻辑门电路可以为与门电路或者或门电路，并且所述第一逻辑门电路相应地可以为与非门电路或者或非门电路。
根据本公开的另一个方面，提供了一种矿机设备，所述矿机设备包括如上所述的复合逻辑门电路。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示意性地示出了常规的基于晶体管级设计的由CMOS AND门电路与CMOS XOR门电路级联得到的AND-XOR门电路的结构示意图；
图2示意性地示出了由传输晶体管逻辑实现的XOR门电路的结构示意图；
图3示意性地示出了根据本发明的实施例的基于晶体管级设计的复合逻辑门电路的结构示意图；
图4示意性地示出了根据本发明的另一个实施例的基于晶体管级设计的复合逻辑门电路的结构示意图；
图5示意性地示出了根据本发明的另一个实施例的基于晶体管级设计的另一复合逻辑门电路的结构示意图；
图6A和图6B分别示意性地示出了根据本发明的实施例的基于晶体管级设计的复合逻辑门电路中包括的CMOSNAND门电路以及CMOS NOR门电路的结构示意图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的电路和方法是以示例性的方式示出，来说明本公开中的电路或方法的不同实施例，而并非意图限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本公开的示例性方式，而不是穷尽的方式。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
图1示意性地示出了常规的基于晶体管级设计的由CMOSAND门电路与CMOSXOR门电路级联得到的AND-XOR门电路100的结构示意图。
在图1中，可以用普通的互补静态CMOS逻辑门电路来实现AND-XOR门电路100。该AND-XOR门电路100在输出端Y1处的输出信号的函数表达式可以满足
Figure BDA0002917298260000031
其中
Figure BDA0002917298260000032
代表异或。
如图1中所示，该AND-XOR门电路100可以包括NAND门电路110、INV(反相器)门电路120以及XOR门电路130，其中NAND门电路110和INV门电路120可以形成CMOSAND门电路。
NAND门电路110可以包括PMOS管P11、P12和NMOS管N11、N12。NAND门电路110可以在PMOS管P11和NMOS管N11的栅极处接收第一输入信号A，在PMOS管P12和NMOS管N12的栅极处接收第二输入信号B，并且在PMOS管P11、P12和NMOS管N11的漏极彼此耦接的输出端Y11处输出第一输出信号
Figure BDA0002917298260000033
INV门电路120可以包括PMOS管P13和NMOS管N13。INV门电路120可以在PMOS管P13和NMOS管N13的栅极处接收第一输出信号
Figure BDA0002917298260000034
并且在PMOS管P13和NMOS管N13的漏极彼此耦接的输出端Y21处输出信号AB。
由此，NAND门电路110和INV门电路120可以形成AND门电路，并且在AND门电路的输出端处输出输入信号的与运算值。
XOR门电路130可以包括NOR门电路和AOI门电路。NOR门电路可以包括PMOS管P14、P15和NMOS管N14、N15，在PMOS管P14和NMOS管N14的栅极处接收输入信号AB，并且在PMOS管P15和NMOS管N15的栅极处接收输入信号C。AOI门电路可以包括PMOS管P16、P17和P18以及NMOS管N16、N17和N18，在PMOS管P17和NMOS管N17的栅极处接收输入信号AB，在PMOS管P18和NMOS管N18的栅极处接收输入信号C，并且在输出端Y1处输出信号
Figure BDA0002917298260000035
在图1中所示的AND-XOR门电路100中，晶体管看作是由其栅端信号控制的开关。由静态互补CMOS门电路形成的AND-XOR门电路100的优点在于：噪声容限高、输出阻抗低、输入阻抗高、无静态功耗等。然而，从图1中可以看出，由静态互补CMOS门电路形成的AND-XOR门电路100共用了16个晶体管，面积和功耗仍比较大。
申请人认识到，上述设计中XOR门电路130由NOR门电路+AOI门电路组成，用了10个晶体管P14-P18和N14-N18。申请人考虑到，基于传输晶体管逻辑(PTL)的实现具有功耗低、晶体管数目少的优点。具体地，在采用传输晶体管逻辑的情况下，用原始输入驱动栅极和源极/漏极端以减少所需晶体管数目。也就是说，输入信号不仅可以控制晶体管的栅极端子，还可以驱动源极/漏极端子。具体地，在采用传输晶体管逻辑的情况下，可以用4个晶体管来实现XOR门电路。
图2示意性地示出了由传输晶体管逻辑实现的XOR门电路200的结构示意图。
如图2中所示，XOR门电路200可以包括PMOS管P21、P22和NMOS管N21、N22，其中PMOS管P21和NMOS管N21可以形成反相器电路。PMOS管P21的栅极接收输入信号A、源极耦接到电源输入端VDD、漏极耦接到NMOS管N21的漏极。NMOS管N21的栅极接收输入信号A、漏极耦接到PMOS管P21的漏极、源极耦接到接地端VSS。PMOS管P22的源极耦接到PMOS管P21的栅极并且接收输入信号A、栅极耦接到NMOS管的栅极并且接收输入信号B、漏极耦接到NMOS管N22的漏极。NMOS管N22的栅极耦接到PMOS管P22的栅极并且接收输入信号B、漏极耦接到PMOS管P22的漏极、源极耦接到NMOS管N21和PMOS管P21的漏极。由此构成的XOR门电路200可以在输出端处输出作为输入信号A和B的异或值的信号
Figure BDA0002917298260000041
在图1中所示的AND-XOR门电路100中，CMOSAND门电路可以包括NAND门电路110和INV门电路120，并且包括6个晶体管，而在图2中所示的XOR门电路200中，XOR门电路200包括4个晶体管。因此，如果将图1中的CMOSAND门电路与图2中的XOR门电路直接组合，则可以形成通过10个晶体管构成的AND-XOR门电路。然而，申请人意识到，图1中的CMOS AND门电路可以包括由PMOS管P13和NMOS管N13构成的INV门电路，并且图2中的XOR门电路200可以包括由PMOS管P21和NMOS管N21形成的反相器电路。因此，申请人意识到，通过将图1中的作为AND门电路的一部分的由PMOS管P13和NMOS管N13形成的INV门电路作为图2中所示的由PMOS管P21和NMOS管N21形成的反相器电路，并且改变相应的信号连接方式，则只需要在图1中增加与图2中的PMOS管P22和NMOS管N22对应的晶体管，可以比图1中的AND门电路只增加两个晶体管来实现AND-XOR门电路。也就是说，可以只用6个晶体管来实现AND-XOR门电路。
当然，本领域技术人员可以理解，当图1中的AND-XOR门电路100中的NAND门电路被替换为NOR门电路时，通过本发明构思，也可以通过比OR门电路只增加两个晶体管来实现OR-XOR门电路。
图3示意性地示出了根据本发明的实施例的基于晶体管级设计的复合逻辑门电路300的结构示意图。
如图3中所示，该复合逻辑门电路300可以包括简单逻辑门电路、PMOS管P32(对应于第一PMOS管)和NMOS管N32(对应于第一NMOS管)，其中，简单逻辑门电路可以包括第一逻辑门电路310以及由PMOS管P31(对应于第二PMOS管)和NMOS管N31(对应于第二NMOS管)形成的反相器电路。
第一逻辑门电路310可以被配置为接收第一输入信号A和第二输入信号B，并且在输出端Y31处输出第一输出信号。反相器电路中的PMOS管P31的源极耦接到电源输入端VDD、漏极耦接到输出端Y32、栅极被配置为耦接到输出端Y31以接收第一输出信号。反相器电路中的NMOS管N31的源极耦接到接地端VSS、漏极耦接到输出端Y32、栅极被配置为耦接到输出端Y31以接收第一输出信号。
PMOS管P32的源极耦接到PMOS管P31的漏极而不是如图2中所示那样地耦接到PMOS管P21的栅极、漏极耦接到输出端Y3、栅极被配置为接收第三输入信号C。NMOS管N32的源极耦接到PMOS管P31的栅极而不是如图2中所示那样地耦接到PMOS管P21的漏极、漏极耦接到输出端Y3、栅极被配置为接收第三输入信号C。通过这样的连接方式的改变，虽然与将图1中的CMOSAND门电路与图2中的XOR门电路直接组合相比减少了由2个晶体管形成的反相器，但是仍然能够实现AND/OR-XOR电路。
此外，第一逻辑门电路310可以为NAND门电路或者NOR门电路。在第一逻辑门电路310为NAND门电路的情况下，以上简单逻辑门电路可以为AND门电路，并且复合逻辑门电路300可以为AND-XOR门电路；并且在第一逻辑门电路310为NOR门电路的情况下，以上简单逻辑门电路可以为OR门电路，并且复合逻辑门电路300可以为OR-XOR门电路。第一逻辑门电路310一般可以由4个晶体管形成。以下以第一逻辑门电路310为NAND门电路为例进行描述。
当第一逻辑门电路310为NAND门电路时，输出端Y31处的第一输出信号为
Figure BDA0002917298260000052
并且输出端Y32处的输出信号为AB，从而输出端Y3处的输出信号可以为
Figure BDA0002917298260000053
并且输出端Y3处的该输出信号符合以下真值表。
Figure BDA0002917298260000051
由此可知，在作为AND-XOR门电路或者OR-XOR门电路的复合逻辑门电路300中，通过借用AND门电路或者OR门电路当中的反相器，可以比AND门电路或者OR门电路只增加两个晶体管来实现AND-XOR门电路或者NOR-XOR门电路，如图3中所示。这样只用8个晶体管实现了AND-XOR门电路或者NOR-XOR门电路，比图1中所示的原有设计减少了50％，从而减小了AND-XOR门电路或者NOR-XOR门电路的面积和功耗。
在以上实施例中，传输晶体管逻辑可用最少的晶体管数量实现逻辑功能，但存在节点信号非全摆幅的问题。在图3中，当输出端Y32处AB＝0时，由于PMOS管P32传0能力弱，NMOS管N32传1能力弱，因此当C＝0时，Y3＝0+Vthp(弱0)；并且当C＝1时，Y3＝VDD-Vthn(弱1)。输出节点Y3存在阈值损失，这在低压应用中会引起很大的延时且减少了噪声裕度。
图4示意性地示出了根据本发明的另一个实施例的基于晶体管级设计的复合逻辑门电路400的结构示意图。
如图4中所示，通过增加由PMOS管P43(对应于第三PMOS管)和NMOS管N43(对应于第三NMOS管)构成的传输门，当输出端Y42处AB＝0时，输出通过传输门直接给出，Y4＝C，这样能够避免非全摆幅的问题。
在一个实施例中，PMOS管P43的栅极耦接到输出端Y42、源极耦接到输出端Y4、漏极耦接到PMOS管P42和NMOS管N42的栅极并且被配置为接收输入信号C。NMOS管N43的源极耦接到PMOS管P42和NMOS管N42的栅极并且被配置为接收输入信号C、漏极耦接到输出端Y4、栅极耦接到输出端Y41以接收第一逻辑门电路410的第一输出信号。
如以上所述的，第一逻辑门电路410可以为NAND门电路或者NOR门电路，并且一般由4个晶体管构成。因此，图4实现用了10个晶体管，比图1中所示的原有设计的16个晶体管减少37.5％。
因此，在常规设计中，用普通的互补静态CMOS逻辑门电路实现的AND-XOR门电路所用晶体管数目较多(例如16个)，面积和功耗较大。在本发明中，在AND-XOR门电路或者OR-XOR门电路设计中，借用AND门电路或者OR门电路中的反相器，可以只用增加2个晶体管来实现AND-XOR电路或者OR-XOR门电路。为解决节点信号非全摆幅的问题，可以增加一个传输门电路，从而通过例如10个晶体管来实现AND-XOR电路或者OR-XOR门电路，从而减小了AND-XOR门电路或者NOR-XOR门电路的面积和功耗。
此外，本发明不限于此，上述方法也可以用于类似的复合逻辑门电路，例如AND-XNOR门电路或者OR-XNOR门电路等。
图5示意性地示出了根据本发明的另一个实施例的基于晶体管级设计的另一复合逻辑门电路500的结构示意图。
在图5中，与图3中相比，增加了由PMOS管P53(对应于第四PMOS管)和NMOS管N53(对应于第四NMOS管)构成的反相器电路。
PMOS管P53的源极耦接到电源输入端VDD、漏极耦接到输出端Y5、栅极耦接到PMOS管P52和NMOS管N52的漏极。NMOS管N53的源极耦接到接地端VSS、漏极耦接到输出端Y5、栅极耦接到PMOS管P52和NMOS管N52的漏极。在第一逻辑门电路510为NAND门电路的情况下，输出端Y51处的第一输出信号为
Figure BDA0002917298260000061
输出端Y52处的输出信号为AB，并且输出端Y5处的输出信号为
Figure BDA0002917298260000062
从而，图5中的复合逻辑门电路500可以为AND-XNOR(与同或)门电路。类似地，在第一逻辑门电路510为NOR门电路的情况下，输出端Y5处的输出信号可以是
Figure BDA0002917298260000063
Figure BDA0002917298260000064
图5中的复合逻辑门电路500可以为OR-XNOR(或同或)门电路。
图6A和图6B分别示意性地示出了根据本发明的实施例的基于晶体管级设计的复合逻辑门电路中包括的CMOSNAND门电路600-1以及CMOS NOR门电路600-2的结构示意图。
在一个实施例中，图3-图5中所示的第一逻辑门电路310-510可以是图6A中所示的NAND门电路。如图6A中所示，NAND门电路600-1包括PMOS管P61(对应于第五PMOS管)、PMOS管P62(对应于第六PMOS管)、NMOS管N61(对应于第五NMOS管)和NMOS管N62(对应于第六NMOS管)。PMOS管P61和PMOS管P62的源极均耦接到电源输入端VDD并且漏极均耦接到输出端N1，PMOS管P61的栅极被配置为接收第一输入信号A并且PMOS管P62的栅极配置为接收第二输入信号B。NMOS管N61的源极耦接到NMOS管N62的漏极、漏极耦接到输出端N1、栅极被配置为接收第一输入信号A。NMOS管N62的漏极耦接到NMOS管N61的源极、源极耦接到接地端、栅极被配置为接收第二输入信号B。NAND门电路600-1在输出端N1处输出第一输出信号
Figure BDA0002917298260000071
此外，图6A中的输出端N1可以对应于图3-图5中的输出端Y31-Y51。
如图6B中所示，NOR门电路600-2包括PMOS管P63(对应于第七PMOS管)、PMOS管P64(对应于第八PMOS管)、NMOS管N63(对应于第七NMOS管)和NMOS管N64(对应于第八MOS管)。PMOS管P63的源极耦接到电源输入端VDD、漏极耦接到PMOS管P64的源极、栅极被配置为接收第一输入信号A。PMOS管P64的源极耦接到PMOS管P63的漏极、漏极耦接到输出端N2、栅极被配置为接收第二输入信号B。NMOS管N63和NMOS管N64的源极均耦接到接地端VSS并且漏极均耦接到输出端N2，NMOS管N63的栅极被配置为接收第一输入信号A并且NMOS管N64的栅极被配置为接收第二输入信号B。NOR门电路600-2可以在输出端N2处输出第一输出信号
Figure BDA0002917298260000072
此外，图6B中的输出端N2可以对应于图3-图5中的输出端Y31-Y51。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
本发明的优点在于，在不影响电路性能的情况下，电路的晶体管数量减少，有效地降低了电路的功耗，且本发明的电路不仅用于具有异或的逻辑功能的电路，此外还可以用于具有同或的逻辑功能的电路。
在一个实施例中，提供了一种复合逻辑门电路，所述复合逻辑门电路包括：简单逻辑门电路、第一PMOS管和第一NMOS管；其中，所述简单逻辑门电路包括第一逻辑门电路以及反相器电路，其中，所述第一逻辑门电路被配置为接收第一输入信号和第二输入信号，并且输出第一输出信号，其中，所述反相器电路包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极耦接到电源输入端、漏极耦接到所述第二NMOS管的漏极、栅极被配置为接收所述第一输出信号，所述第二NMOS管的源极耦接到接地端、漏极耦接到所述第二PMOS管的漏极、栅极被配置为接收所述第一输出信号，其中，所述第一PMOS管的源极耦接到所述第二PMOS管和所述第二NMOS管的漏极、漏极耦接到所述第一NMOS管的漏极、栅极被配置为接收第三输入信号，其中，所述第一NMOS管的源极被配置为接收所述第一输出信号、漏极耦接到所述第一PMOS管的漏极、栅极被配置为接收所述第三输入信号，以及其中，所述简单逻辑门电路为与门电路或者或门电路，并且所述第一逻辑门电路相应地为与非门电路或者或非门电路。
在一个实施例中，所述复合逻辑门电路还包括传输门电路，所述传输门电路包括第三PMOS管和第三NMOS管，其中所述第三PMOS管的栅极耦接到所述第二PMOS管的漏极和所述第一PMOS管的源极、源极耦接到所述第一PMOS管和所述第一NMOS管的漏极、漏极耦接到所述第一PMOS管和所述第一NMOS管的栅极，所述第三NMOS管的栅极耦接到所述第一NMOS管的源极并且被配置为接收所述第一输出信号、源极耦接到所述第一PMOS管和所述第一NMOS管的栅极、漏极耦接到所述第一PMOS管和所述第一NMOS管的漏极。
在一个实施例中，所述复合逻辑门电路还包括第二反相器电路，所述第二反相器电路包括第四PMOS管和第四NMOS管，其中所述第四PMOS管的源极耦接到电源输入端、漏极耦接到所述第四NMOS管的漏极、栅极耦接到所述第一PMOS管和所述第一NMOS管的漏极，所述第四NMOS管的源极耦接到接地端、漏极耦接到所述第四PMOS管的漏极、栅极耦接到所述第一PMOS管和所述第一NMOS管的漏极。
在一个实施例中，所述第一逻辑门电路为与非门电路，所述与非门电路包括：第五PMOS管、第五NMOS管、第六PMOS管和第六NMOS管，其中，所述第五PMOS管的源极耦接到电源输入端、漏极耦接到所述第六PMOS管和第五NMOS的漏极、栅极被配置为接收所述第一输入信号，其中，所述第六PMOS管的源极耦接到电源输入端、漏极耦接到所述第五PMOS管和所述第五NMOS管的漏极、栅极被配置为接收所述第二输入信号，其中，所述第五NMOS管的源极耦接到所述第六NMOS管的漏极、漏极耦接到所述第五PMOS管和所述第六PMOS管的漏极、栅极被配置为接收所述第一输入信号，所述第六NMOS管的源极耦接到接地端、漏极耦接到所述第五NMOS管的源极、栅极被配置为接收所述第二输入信号，其中所述第五PMOS管、所述第六PMOS管和所述第五NMOS管的漏极彼此耦接的节点被配置为输出所述第一输出信号。
在一个实施例中，所述第一逻辑门电路为或非门电路，所述或非门电路包括：第七PMOS管、第七NMOS管、第八PMOS管和第八NMOS管，其中，所述第七PMOS管的源极耦接到电源输入端、漏极耦接到所述第八PMOS管的源极、栅极被配置为接收所述第一输入信号，其中，所述第八PMOS管的源极耦接到所述第七PMOS管的漏极、漏极耦接到所述第七NMOS管和所述第八NMOS管的漏极、栅极被配置为接收所述第二输入信号，其中，所述第七NMOS管的源极耦接到接地端、漏极耦接到所述第八PMOS管和所述第八NMOS管的漏极、栅极被配置为接收所述第一输入信号，其中，所述第八NMOS管的源极耦接到接地端、漏极耦接到所述第七NMOS管和所述第八PMOS管的漏极、栅极被配置为接收所述第二输入信号，其中，所述第八PMOS管、所述第七NMOS管以及所述第八NMOS管的漏极彼此耦接的节点被配置为输出所述第一输出信号。
在一个实施例中，提供了一种矿机设备，所述矿机设备包括如上所述的复合逻辑门电路。所述矿机设备如为挖掘比特币、莱特币等虚拟货币的矿机或数据处理设备。
在说明书及权利要求中的词语″前″、″后″、″顶″、″底″、″之上″、″之下″等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语″示例性的″意指″用作示例、实例或说明″，而不是作为将被精确复制的″模型″。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语″基本上″意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语″基本上″还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被″耦接″或″耦合″在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，″耦接″意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地耦接(或者直接通信)。类似地，除非另外明确说明，″耦合″意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接耦接也是如此。也就是说，″耦合″意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的耦接。
还应理解，″包括/包含″一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (6)

1.一种复合逻辑门电路，其特征在于，所述复合逻辑门电路包括：
简单逻辑门电路、第一PMOS管和第一NMOS管；
其中，所述简单逻辑门电路包括第一逻辑门电路以及反相器电路，
其中，所述第一逻辑门电路被配置为接收第一输入信号和第二输入信号，并且输出第一输出信号，
其中，所述反相器电路包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极耦接到电源输入端、漏极耦接到所述第二NMOS管的漏极、栅极被配置为接收所述第一输出信号，所述第二NMOS管的源极耦接到接地端、漏极耦接到所述第二PMOS管的漏极、栅极被配置为接收所述第一输出信号，
其中，所述第一PMOS管的源极耦接到所述第二PMOS管和所述第二NMOS管的漏极、漏极耦接到所述第一NMOS管的漏极、栅极被配置为接收第三输入信号，
其中，所述第一NMOS管的源极被配置为接收所述第一输出信号、漏极耦接到所述第一PMOS管的漏极、栅极被配置为接收所述第三输入信号，以及
其中，所述简单逻辑门电路为与门电路或者或门电路，并且所述第一逻辑门电路相应地为与非门电路或者或非门电路。
2.根据权利要求1所述的复合逻辑门电路，其特征在于，还包括传输门电路，所述传输门电路包括第三PMOS管和第三NMOS管，其中
所述第三PMOS管的栅极耦接到所述第二PMOS管的漏极和所述第一PMOS管的源极、源极耦接到所述第一PMOS管和所述第一NMOS管的漏极、漏极耦接到所述第一PMOS管和所述第一NMOS管的栅极，
所述第三NMOS管的栅极耦接到所述第一NMOS管的源极并且被配置为接收所述第一输出信号、源极耦接到所述第一PMOS管和所述第一NMOS管的栅极、漏极耦接到所述第一PMOS管和所述第一NMOS管的漏极。
3.根据权利要求1所述的复合逻辑门电路，其特征在于，还包括第二反相器电路，所述第二反相器电路包括第四PMOS管和第四NMOS管，其中
所述第四PMOS管的源极耦接到电源输入端、漏极耦接到所述第四NMOS管的漏极、栅极耦接到所述第一PMOS管和所述第一NMOS管的漏极，
所述第四NMOS管的源极耦接到接地端、漏极耦接到所述第四PMOS管的漏极、栅极耦接到所述第一PMOS管和所述第一NMOS管的漏极。
4.根据权利要求1所述的复合逻辑电路，其特征在于，所述第一逻辑门电路为与非门电路，所述与非门电路包括：
第五PMOS管、第五NMOS管、第六PMOS管和第六NMOS管，
其中，所述第五PMOS管的源极耦接到电源输入端、漏极耦接到所述第六PMOS管和第五NMOS的漏极、栅极被配置为接收所述第一输入信号，
其中，所述第六PMOS管的源极耦接到电源输入端、漏极耦接到所述第五PMOS管和所述第五NMOS管的漏极、栅极被配置为接收所述第二输入信号，
其中，所述第五NMOS管的源极耦接到所述第六NMOS管的漏极、漏极耦接到所述第五PMOS管和所述第六PMOS管的漏极、栅极被配置为接收所述第一输入信号，
所述第六NMOS管的源极耦接到接地端、漏极耦接到所述第五NMOS管的源极、栅极被配置为接收所述第二输入信号，
其中所述第五PMOS管、所述第六PMOS管和所述第五NMOS管的漏极彼此耦接的节点被配置为输出所述第一输出信号。
5.根据权利要求1所述的复合逻辑门电路，其特征在于，所述第一逻辑门电路为或非门电路，所述或非门电路包括：
第七PMOS管、第七NMOS管、第八PMOS管和第八NMOS管，
其中，所述第七PMOS管的源极耦接到电源输入端、漏极耦接到所述第八PMOS管的源极、栅极被配置为接收所述第一输入信号，
其中，所述第八PMOS管的源极耦接到所述第七PMOS管的漏极、漏极耦接到所述第七NMOS管和所述第八NMOS管的漏极、栅极被配置为接收所述第二输入信号，
其中所述第七NMOS管的源极耦接到接地端、漏极耦接到所述第八PMOS管和所述第八NMOS管的漏极、栅极被配置为接收所述第一输入信号，
其中所述第八NMOS管的源极耦接到接地端、漏极耦接到所述第七NMOS管和所述第八PMOS管的漏极、栅极被配置为接收所述第二输入信号，
其中，所述第八PMOS管、所述第七NMOS管以及所述第八NMOS管的漏极彼此耦接的节点被配置为输出所述第一输出信号。
6.一种矿机设备，其特征在于，所述矿机设备包括权利要求1-5中的任一项所述的复合逻辑门电路。
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