CN108092660B - 一种亚阈值电路的优化方法及*** - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000005457 optimization Methods 0.000 title claims abstract description 24
- 238000005206 flow analysis Methods 0.000 claims description 7
- 238000013461 design Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 4
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000002922 simulated annealing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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Abstract
本发明实施例公开了一种亚阈值电路的优化方法，包括：确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；将单位D触发器按行分组，组内的单位D触发器连接同一时钟信号；将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。本发明提高了亚阈值电路时钟网络的频率特性，同时降低时钟网络的功耗，并减小电路的面积，进一步提高了亚阈值电路的性能。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种亚阈值电路的优化方法及***。
背景技术
亚阈值电路是指工作电压低于晶体管器件阈值电压的数字逻辑电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。
然而，随着集成电路技术的不断发展，人们对电路的性能提出了更高的要求，希望电路的功耗越小且速度更快。如何在亚阈值电路的设计中，进一步提高电路速度、降低功耗，是亚阈值电路设计中进一步需要解决的问题。
发明内容
本发明提供了一种亚阈值电路的优化方法及***，提高亚阈值电路的频率特性，同时降低该亚阈值电路的功耗。
本发明提出了一种亚阈值电路的优化方法，包括：
确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号；
将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
可选地，所述将单位D触发器进行分组，包括：
根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序；
按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号。
可选地，将单位D触发器按行进行分组。
可选地，所述将单位D触发器按行进行分组，包括：
根据亚阈值逻辑门网表确定亚阈值电路布局；
根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号。
可选地，所述确定亚阈值逻辑门网表中的单位D触发器，包括：
在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述特定的基本单元的逻辑单元为单位D触发器。
可选地，所述确定亚阈值逻辑门网表中的单位D触发器，包括：
根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值网表中引用所述基本单元的逻辑单位为单位D触发器。
可选地，所述将组内的单位D触发器替换为多位D触发器之后，还包括：在多位D触发器的时钟信号输入端***缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。
可选地，所述在多位D触发器的时钟信号输入端***缓冲器单元之后，还包括：优化缓冲器单元内的器件尺寸。
此外，本发明还提供了一种亚阈值电路的优化***，包括：
可选地，单位D触发器确定单元，用于确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
分组单元，用于将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号；
替换单元，用于将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
可选地，所述分组单元包括：
有向图分析单元，用于根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序；
信号流分组单元，用于按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号。
可选地，所述分组单元中，将单位D触发器按行进行分组，所述分组单元包括：
布局单元，用于根据亚阈值逻辑门网表确定亚阈值电路布局；
布局分组单元，用于根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号。
可选地，所述单位D触发器确定单元中，在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述特定的基本单元的逻辑单元为单位D触发器。
可选地，所述单位D触发器确定单元中，根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值网表中引用所述基本单元的逻辑单位为单位D触发器。
可选地，还包括：缓冲器***单元，用于在多位D触发器的时钟信号输入端***缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。
可选地，还包括：缓冲器优化单元，用于优化缓冲器单元内的器件尺寸。
本发明实施例提供的亚阈值电路的优化方法及***，在亚阈值逻辑门网表中，以多位D触发器替换多个单位D触发器，多位D触发器中多个单位D触发主电路共享一个时钟信号电路，降低了时钟网络的规模，这样，可以降低亚阈值电路时钟网络的负载电容，从而提高亚阈值电路时钟网络的频率特性，同时降低时钟网络的功耗，并减小电路的面积，进一步提高了亚阈值电路的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为根据本发明实施例提供的亚阈值电路的优化方法流程示意图；
图2为根据本发明实施例提供的亚阈值电路的优化方法中，将组内的单位D触发器替换为多位D触发器的结构示意图；
图3为根据本发明实施例提供的亚阈值电路的优化方法中，单位D触发器的结构示意图；
图4为根据本发明实施例提供的亚阈值电路的优化***的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
亚阈值电路，是指电路的工作电压在晶体管器件的阈值附近或以下，由于在数字电路中，电路功耗与电压的平方成正比，所以亚阈值电路可以有效地降低电路的功耗。在电子设计自动化中，逻辑门网表，是指用基础的逻辑门和/或更高层次的设计单元来描述数字电路连接情况的描述方式，其传递了电路连接方面的信息，通常使用硬件描述语言进行描述，根据逻辑门网表可以生成集成电路的版图。亚阈值逻辑门网表，是指用于设计亚阈值逻辑电路的逻辑门网表，其中的逻辑门是针对器件亚阈值工作而设计的。
为了进一步提高亚阈值电路的工作速度，本发明提出了一种亚阈值电路的优化方法，参考图1所示，包括：
S01，确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
S02，将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号；
S03，将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
在本发明的实施例中，以多位D触发器替换多个单位D触发器，多位D触发器中多个单位D触发主电路共享一个时钟信号电路，降低了时钟网络的规模，这样，可以降低亚阈值电路时钟网络的负载电容，从而提高亚阈值电路时钟网络的频率特性，同时降低时钟网络的功耗，并减小电路的面积，进一步提高了亚阈值电路的性能。
为了更好地理解本发明的技术方案和技术效果，以下将结合具体的实施例进行详细的说明。
在步骤S01，确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入和输出。
该优化方法可以在电子设计自动化软件中进行，首先，可以将需要优化的亚阈值逻辑门网表载入到软件中。
在本发明实施例中，单位D触发器是指具有单个数据位输入和两个输出状态的D触发器，D触发器是具有两个稳定状态的信息存储器件，两个稳定状态即“0”和“1”，此处称作单位D触发器是为了便于描述和与本申请中的多位D触发器进行区别，每个单位D触发器包括逻辑电路、主存储锁存器、主-从转移电路、从存储锁存器、数据输出驱动电路以及时钟信号电路，为了便于描述，本申请中，将逻辑电路、主存储锁存器、主-从转移电路、从存储锁存器、数据输出驱动电路等这些电路称作单位D触发主电路，这些电路在时钟电路输出的时钟信号的触发下，输出“0”和“1”这两个状态。
在亚阈值逻辑门网表中确定单位D触发器时，可以采用多种方法来实现。在一些实施例中，可以在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述基本单元的逻辑单元为单位D触发器。逻辑门单元库为网表设计所用的单元库，单元库中有各种基本单元，在设计电路时，根据设计需要从单元库中引用各基本单元，并确定单元之间的连接关系，以此来生成网表。因此，可以在生成网表之前，在单元库中对所用的单位D触发器进行指定，指定时，可以以特定的命名描述该基本单元，也可以是在特定的查询列表中列出该基本单元所使用的命名，在查找时，使用这些命名的基本单元都为单位D触发器，这样，在生成网表时，会引用该指定的单位D触发器，通过查找具体的引用，可以从网表中确定出单位D触发器。该方法较为简单，执行效率高，能够快速的从亚阈值逻辑门网表中确定出单位D触发器。
在另一些实施例中，具体的，可以根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值网表中引用所述基本单元的逻辑单位为单位D触发器。
可以遍历该网表所使用到的单元库中的所有基本单元，通过基本单元的逻辑描述来判断是否为单位D触发器，从而，在单元库中确定出单位D触发器的基本单元，而后，从逻辑门网表中确定出引用该基本单元的逻辑单元为单位D触发器。该方法也从单元库中确定单位D触发器的基本单元，实现较为简单，执行效率高，能够快速的从亚阈值逻辑门网表中确定出单位D触发器。
当然，在其他实施例中，也可以通过遍历亚阈值逻辑门网表，根据逻辑描述从网表中确定出单位D触发器，这种方式需要遍历整个网表进行判断，执行效率低。
接着，在步骤S02，将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号。
在该步骤中，将单位D触发器进行了分组，分组时可以按照合适的方法进行。分组时可以按照信号流或者按行进行。
在一些实施例中，可以按照信号流路径进行分组。具体的，包括：根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定单位D触发器在信号流方向上的顺序；按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号。
亚阈值逻辑门网表中包含有逻辑门的连接关系和逻辑门端口的输入输出属性，通过这些信息可以建立有向图，利用有向图可以进行信号流分析，按照信号方向遍历有向图，确定出单位D触发器在信号流上的方向，按照信号流方向将单位D触发器进行分组，这样，在分组后，组内的单位D触发器信号流方向一致且连接同一时钟信号。
在另一些实施例中，还可以按照相对位置关系进行分组。具体的，包括：根据亚阈值逻辑门网表确定亚阈值电路布局；根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号。
在该实施例中，每个组中的单位D触发器是属于同一行的，当然，可以理解的是，根据需要，同一行的单位D触发器可以分成一个或多个组，组内的单位D触发器都连接同一时钟信号。
根据网表，借助于布局软件，可以确定电路的布局，也就是电路中各个单元的相对位置的布局，根据布局，可以按照相对位置关系将同一行上的单位D触发器进行分组，例如，将一行分成前后两部分，每一部分中的单位D触发器成为一组，此处仅为示例，可以根据每一行的具体的单位D触发器的数量等情况进行分组，每一行的单位D触发器可以分成一组或多组，同时，每一组内的D触发器连接同一时钟信号。
而后，在步骤S03，将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
在本发明实施中，多位D触发器是相对于单位D触发器而言的，参见图2所示，为两个的单位D触发器的组被替换为两位D触发器的示例，其中，图(A)为两个的单位D触发器的组的示意图，图(B)为两位D触发器的示意图，在该示例的组中，如图(A)所示，每个单位D触发器包括各自的单位D触发主电路和时钟信号电路，包括由第一单位D触发主电路110和第一时钟信号电路112组成的第一单位D触发器，以及由第二单位D触发主电路120和第二时钟信号电路122组成的第二单位D触发器，第一时钟信号电路112和第二时钟信号电路122连接相同的时钟信号clk。如图(B)所示，两位D触发器包括两个单位D触发主电路110、120和一个时钟信号电路130，该时钟信号电路130为两个单位D触发主电路110、120的共享时钟电路，每个单位D触发主电路110、120可以分别与该共享的时钟信号电路130组成一个单位D触发器。单位D触发电路为在时钟信号电路输出的触发信号，能够输出“0”和“1”状态的电路，参考图3所示，每个单位D触发主电路110主要包括：逻辑电路、主存储锁存器、主-从转移电路、从存储锁存器、数据输出驱动电路等。
可以理解的是，多位D触发器中的每个单位D触发主电路的输入输出的连接关系仍然与单位D触发器的输入输出连接关系保持一致，每个单位D触发主电路的输入输出对应一个单位D触发器的输入输出。
这样，就将每一行中的多个单位D触发器替换为若干个多位D触发器，获得优化的亚阈值逻辑门网表，该网表可以进一步用于后续的版图设计和优化。通过替换，可以降低亚阈值电路时钟网络的负载电容，从而提高亚阈值电路时钟网络的频率特性，同时降低时钟网络的功耗，并减小电路的面积，进一步提高了亚阈值电路的性能。
进一步地，还可以包括缓冲器单元的***步骤，具体包括：用于在多位D触发器的时钟信号输入端***缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。
也就是在多位D触发器的时钟输入信号端前增加缓冲器单元，使得时钟信号电路提供的时钟信号在经过缓冲器单元之后，再提供给多位D触发器的时钟输入信号端，多位D触发器的时钟输入信号端，即多位D触发器中的每个单位D触发主电路连接时钟信号的时钟输入信号端。这样，可以起到时钟信号延时的作用，使得时钟信号到多位达触发器时钟信号输入端的时间进一步得到优化。
而后，进一步地，还可以进行优化缓冲器单元内的器件尺寸。这样，使得电路速度性能提高的同时，具有更小的面积，提高电路的集成度。在进行可变阈值反相器的器件尺寸的优化时，可以采用合适的优化算法进行优化，例如模拟退火算法或遗传算法等。在尺寸优化之后，进一步获得优化后的亚阈值逻辑门网表。
以上对本发明实施例的优化方法进行了详细的描述，此外，本发明还提供了实现上述方法的对应的优化***，参考图4所示，包括：
单位D触发器确定单元210，用于确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
分组单元220，用于将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号；
替换单元230，用于将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
进一步地，所述分组单元220包括：
有向图分析单元，用于根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序；
信号流分组单元，用于按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号。
进一步地，所述分组单元中，将单位D触发器按行进行分组。
进一步地，所述分组单元220包括：
布局单元，用于根据亚阈值逻辑门网表确定亚阈值电路布局；
布局分组单元，用于根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号。
进一步地，所述单位D触发器确定单元210中，在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述特定的基本单元的逻辑单元为单位D触发器。
进一步地，所述单位D触发器确定单元210中，根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值网表中引用所述基本单元的逻辑单位为单位D触发器。
进一步地，还包括：缓冲器***单元，用于在多位D触发器的时钟信号输入端***缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。
进一步地，还包括：缓冲器优化单元，用于优化缓冲器单元内的器件尺寸。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于***实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的***实施例仅仅是示意性的，其中所述作为分离部件说明的模块或单元可以是或者也可以不是物理上分开的，作为模块或单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
Claims (5)
1.一种亚阈值电路的优化方法，其特征在于，包括：
确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序，按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号；或根据亚阈值逻辑门网表确定亚阈值电路布局，根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号；
将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
2.根据权利要求1所述的优化方法，其特征在于，所述确定亚阈值逻辑门网表中的单位D触发器，包括：
在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述特定的基本单元的逻辑单元为单位D触发器。
3.根据权利要求1所述的优化方法，其特征在于，所述确定亚阈值逻辑门网表中的单位D触发器，包括：
根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值逻辑门网表中引用所述基本单元的逻辑单位为单位D触发器。
4.根据权利要求1所述的优化方法，其特征在于，所述将组内的单位D触发器替换为多位D触发器之后，还包括：
在多位D触发器的时钟信号输入端***缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。
5.一种亚阈值电路的优化***，其特征在于，包括：
单位D触发器确定单元，用于确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；
分组单元，用于根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序，按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接有相同的同一时钟信号源；或根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接有相同的同一时钟信号源；
替换单元，用于将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711484159.5A CN108092660B (zh) | 2017-12-29 | 2017-12-29 | 一种亚阈值电路的优化方法及*** |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711484159.5A CN108092660B (zh) | 2017-12-29 | 2017-12-29 | 一种亚阈值电路的优化方法及*** |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108092660A CN108092660A (zh) | 2018-05-29 |
| CN108092660B true CN108092660B (zh) | 2021-07-23 |
Family
ID=62181324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711484159.5A Active CN108092660B (zh) | 2017-12-29 | 2017-12-29 | 一种亚阈值电路的优化方法及*** |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108092660B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10990745B2 (en) * | 2018-09-20 | 2021-04-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit and method of forming same and a system |
| CN110956009A (zh) * | 2018-09-25 | 2020-04-03 | 中国科学院微电子研究所 | 一种亚阈值数字电路功耗优化方法及*** |
| CN110956008A (zh) * | 2018-09-25 | 2020-04-03 | 中国科学院微电子研究所 | 一种亚阈值数字电路时序优化方法和*** |
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