TWI235461B - Manufacturing method of flash memory - Google Patents
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1235461_ 五、發明說明(1) 發明所屬之技術領域 本發明是有關於一種快閃記憶體的製造方法,特別是 有關於一種增加浮置閘極與控制閘極間的重疊面積之快閃 記憶體的製造方法。 先前技術 快閃記憶體元件由於其優越的資料保存特性,所以已 成為個人電腦和電子設備所廣泛採用的一種記憶體元件。 典型的快閃記憶體元件,一般是被設計成具有堆疊式 閘極(Stack-Gate)結構,其中包括一穿隧氧化層,一用來 儲存電荷的多晶石夕浮置閘極(F 1 〇 a t i n g G a t e ),一氧化石夕/ 氮化矽/氧化矽(Oxide-Ni tride-Oxide·,ΟΝΟ)結構的介電 層,以及一用來控制資料存取的多晶矽控制閘極(C ο n t r ο 1 4 Gate) o 在快閃記憶體的操作上,通常浮置閘極與控制閘極之 間的閘極耦合率(Gate-Coupling Ratio ,GCR)愈大,其操 作所需之工作電壓將愈低,而快閃記憶體的操作速度與效 率就會大大的提升。其中增加閘極耦合率的方法,包括了 增加浮置閘極與控制閘極間的接觸面積、降低浮置閘極與 控制閘極間之介電層的厚度、以及增加浮置閘極與控制閘 極間之介電層的介電常數(Dielectric Constant ;k)等。 增加浮置閘極與控制閘極間的重疊面積,有助於增加 閘極耦合率,但是在積體電路持續追求高積集度之趨勢 下,快閃記憶體元件每一個記憶胞所佔的面積卻因而必須 縮減。因此如何在有限的晶片面積下,製作具有高耦合率
9677 twf.p td 第7頁 1235461_ 五、發明說明(2) 的快閃記憶體是目前極為重要的課題。 發明内容 因此,本發明之目的是提供一種快閃記憶體的製造方 法,可以增加浮置閘與控制閘之間的重疊面積,進而提高 元件的耦合率。 根據上述與其它目的,本發明提出一種快閃記憶體的 製造方法,此方法係於基底上依序形成穿隧介電層、導體 層與罩幕層。接著將穿隧介電層、罩幕層與導體層圖案 化,以於基底上形成縱向排列的條狀物,然後,於條狀物 之間的基底中形成埋入式汲極區。接著再將條狀物圖案 化,以於基底上形成閘極結構,此閘極結構包括圖案化穿 隧介電層、圖案化導體層與圖案化罩幕層。然後在閘極結4 構的周圍形成絕緣層,此絕緣層之表面低於圖案化導體層 之頂表面,而暴露出閘極結構周圍側壁之部份表面。其 後,於閘極結構之間的絕緣層上形成一材料層。接著移除 圖案化罩幕層以暴露出閘極結構之圖案化導體層的頂表 面。之後於閘極結構之圖案化導體層的頂表面上形成另一 圖案化導體層,此圖案化導體層係覆蓋於閘極結構之圖案 化導體層的頂表面,並且延伸覆蓋至其周緣的材料層上。 換言之,此圖案化導體層的上表面積大於閘極結構之圖案 化導體層的上表面積,並與閘極結構之圖案化導體層構成
9677 twf.ptd 第8頁 1235461___ 五、發明說明(3) 本發明係降低閘極結構周圍之絕緣層高度,使閘極結 構中之導體層的部份側壁表面得以暴露出來,並利用延伸 至埋入式汲極上方的圖案化導體層,來使得浮置閘極與控 制閘極之間的重疊面積增加,進而提高元件的搞合率。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 實施方式 第1 A圖至第1 L圖係繪示本發明最佳實施例之一種快閃 記憶體的製.造流程上視圖。第2 A圖至第2 L係為第1 A圖至第 1 L圖之I - Γ線的剖面圖。首’先請同時參照第1 A圖及第2 A 圖,提供一基底1 0 0 ,此基底1 0 0例如是矽基底。然後,於謂^ 此基底100上依序形成穿隧介電層102、導體層104與罩幕 層1 0 6。穿隨介電層1 0 2之材質例如是氧化石夕,其厚度例如 是50埃至1 00埃左右。 穿隧介電層1 0 2之形成方法例如是熱氧化法或是低壓 化學氣相沉積法(L P C V D )。導體層1 0 4之材質例如是摻雜 多晶矽。其形成的方法例如是低壓化學氣相沉積法,以矽 甲烷(S i 1 an e )為氣體源沉積一層多晶矽層後,然後再進行 摻質植入製程以形成之。其中,沈積製程之操作溫度為 5 7 5 °C至6 5 0 °C之間,操作壓力約在0 · 3 t 〇 r r至0 . 6 t 〇 r r
之間。 U 罩幕層1 0 6之材質例如是氮化矽或氧化矽。當材質為 〇 氮化矽時,例如是以二氯矽甲烷與氨氣作為反應氣體源,
%77t.wf.ptd 第9頁 1235461_ 五、發明說明(4) 利用低壓化學氣相沉積法以形成之。 接著請同時參照第1 B圖及第2 B圖。於罩幕層1 0 6上形 成一圖案化光阻層1 0 8。然後以光阻層1 〇 8為罩幕,蝕刻穿 遂介電層102、導體層104與罩幕層106,以於基底100上形 成縱向排列的條狀物2 〇 〇 ,此條狀物2 0 0包括圖案化穿遂介 電層102a 、圖案化導體層l〇4a與圖案化罩幕層106a。然 後,進行離子植入製程,於條狀物2 0 0之間的基底1 0 0中形 成埋入式沒極區(Buried Drain)ll〇。 接著請同時參照第1 C圖及第2 C圖。移除上述之圖案化 光阻層1 0 8。然後於圖案化的罩幕層1 0 6 a上形成另一圖案. 化光阻層(未繪圖示)。接著以此圖案化光阻層為罩幕,再 蝕刻條狀物2 0 0,於基底1 0 0上形成閘極結構3 0 0。此閘極 結構3 0 0係由圖案化的穿隧介電層1 0 2 b、圖案化的導體層 1 0 4 b與圖案化的罩幕層1 0 6 b所構成。 接著,請同時參照第1 D圖與第2 D圖,在基底1 0 0上形 成絕緣層1 1 2,以覆蓋閘極結構3 0 0,並填入閘極結構3 0 0 之間的間隙。絕緣層1 1 2的材質係與罩幕層1 0 6 b之材質具 有不同蝕刻選擇性者,絕緣層1 1 2的材質例如是氧化矽、 氮化矽或是旋塗式玻璃等。其形成的方法例如是高密度電 漿化學氣相沉積法(H D P - C V D )或旋轉塗佈法。 接著,請同時參照第1 Ε圖與第2 Ε圖,將罩幕層1 0 6 b表 面上所覆蓋的絕緣層1 1 2去除,以暴露圖案化罩幕層1 0 6 b 的表面,留下位於閘極結構3 0 0之間的絕緣層1 1 2 a。去除 •靜 罩幕層1 0 6 b表面上之絕緣層1 1 2的方法例如是化學機械研
9677 twf.ptd 第10頁 1235461 五、發明說明(5) 磨法或回鞋刻法。 之後’請同時參照第1 F圖與第2 F圖,將部分的絕緣層 1 1 2 a去除,以使所留下之絕緣層1 1 2 b之表面低於導體層 1 0 4 b之頂表面,以裸露出導體層1 〇 4 b之周圍部份側壁表 面。移除部分絕緣層1 1 2 a之方法例如是回餘刻法。 其後,請同時參照第1 G圖與第2 G圖,再於絕緣層1 1 2 a 上形成材料層1 1 4,以覆蓋閘極結構3 0 0 ,並填入閘極結構 3 0 0之間的間隙。此材料層1 1 4的材質例如是硼磷矽玻璃 (B P S G )或是磷矽玻璃(P S G ),其係與罩幕層1 0 6 b及絕緣層 1.1 2 b具有不同蝕刻率者。當此材料層1 1 4的材質是硼磷矽 玻璃時,硼磷矽玻璃的形成方法例如是常壓化學氣相沉積 法,係以矽烷、磷化氫及硼化氫為反應氣體源,反應溫度 例如是介於3 5 0 °C至4 5 Ο X:之間。 接著,請同時參照第1 Η圖與第2 Η圖,將罩幕層1 0 6 b表 面上所覆蓋的材料層1 1 4去除,以暴露圖案化罩幕層1 0 6 b 的表面,留下位於閘極結構3 0 0之間的材料層1 1 4 a。其 中,去除罩幕層1 〇 6 b表面上之材料層1 1 4的方法例如是化 學機械研磨法或回餘刻法。 之後,請同時參照第1 I圖及第2 I圖。移除罩幕層 106b,以暴露出導體層104b之上表面。移除罩幕層106b的 方法例如濕式蝕刻法。當罩幕層1 0 6 b之材質為氮化矽時, 移除罩幕層1 〇 6 b所用的餘刻劑例如是墙酸。 接著,請同時參照第1 J圖及第2 J圖。於圖案4匕導體層 1 0 4 b的頂表面上形成另一圖案化導體層1 1 6 ,此圖案化導
9677 twf.p td 第11頁 1235461_ 五、發明說明(6) 體層1 1 6係覆蓋於圖案化導體層1 〇 4 b的頂表面,並且延伸 覆蓋至其周緣的材料層1 1 4 a上。換言之,此圖案化導體層 116的上表面積大於圖案化導體層l〇4b的上表面積與圖案 化導體層1 0 4 b構成一浮置閘極4 0 0。 形成圖案化導體層1 1 6的步驟,包括先形成一導體材 料層,此導體材料層的材質例如是摻雜多晶矽,覆蓋於圖 案化導體層1 0 4 b與材料層1 1 4 a的頂表面上。形成此導體材 料層的方法例如是低壓化學氣相沉積法然後於此導體材料 層上形成一圖案化光阻層(未繪圖示)。接著以此圖案化光 阻層為罩幕,蝕刻導體層1 1 6 ,以暴露出材料層.1 1 4 a的頂 表面為止。 接著請參照第1 K圖及第2 K圖。移除材料層1 1 4 a。移除 材料層1 1 4 a之方法例如是回姓刻法。 接著請參照第1 L圖及第2 L圖。於基底1 0 0上形成閘間 介電層1 1 8 ,以覆蓋圖案化導體層1 0 4 b的側壁與圖案化導 體層1 1 6的側壁及上表面。此閘間介電層1 1 8之材質包括氧 化矽/氮化矽/氧化矽(Ο N 0 )。閘間介電層1 1 8之形成方法 例如是先以熱氧化法形成一層氧化層後,再以低壓化學氣 相沈積法形成氮化矽層與另一層氧化層。當然,此閘間介 電層1 1 8之材質也可以是氧化矽層或是氧化矽/氮化矽層 等。 之後,於閘間介電層1 1 8上形成導體層1 2 0以作為一控 制閘極。此導體層1 2 0例如是由一層摻雜多晶矽層1 2 2與一 層石夕化金屬層1 2 4共同組成的多晶矽化物金屬(Ρ ο 1 y c i d e )
9677twf . pt.d 第12頁 1235461 五、發明說明(Ό 層。摻雜多晶矽形成的方法例如是利用臨場(I η - s i t u )摻 雜法。而石夕化金属例如是以金屬氟化物與石夕曱院為氣體 源,形成的方法例如是低壓化學氣相沉積法。後續完成快 閃記憶體之製程,為熟悉此項技術者所周知,在此不再贅 述。 如上所述,本發明的特點在於以兩個圖案化的導體層 來構成浮置閘極。其中第一個導體層係位於埋入式汲極之 間,其係藉著周圍絕緣層之高度高度的縮減,以使其部份 側壁表面得以暴露出來。另一導體層係位於上述第一個導 體層上並且延伸至埋入式汲極上方。藉由第一導體層所裸 露出來的側壁與第二導體層延伸至埋入式汲極上方部分, 來使得浮置閘極與控制閘極之間的重疊面積增加’進而提扑 高元件的耦合率。由於本發明是在不增加記憶胞單位面積 之情況下,就可以增加浮置閘極與控制閘極之間的面積’ 而提高元件的耦合率,因此可以增加元件積集度。 在上述的較佳實施例中,係以在一閘極結構之導體層 上形成另一個導體層為例’以說明本發明的精神。然而本 發明並非僅侷限於上述之應用,亦可在一閘極結構之導體 層上依序形成兩個導體層或多個導體層。在閘極結構之導 體層上依序形成兩個導體層之方法如下所述。 請參照第3圖,依上述第2 A圖至第2 J圖所述之方法’ 形成第2 J圖所述之結構後,在圖案化導體層1 1 6之間的間 隙填入材料層3 0 2。材料層3 0 2之表面南度係低於或疋大致 等高於圖案化導體層116之表面高度。接著在圖案化導體
9677twf.ptd 第13頁 1235461_ 五、發明說明(8) 層116上再形成另一圖案化導體層304 ,圖案化導體層304 係覆蓋圖案化導體層1 1 6並且延伸覆蓋至周緣的材料層3 0 2 上。 接著,請參照第4圖,將材料層1 1 4 a及材料層3 0 2移 除,以形成一個由閘極結構之導體層1 0 4 b與另外兩個導體 層1 1 6、3 0 4所構成的浮置閘極。之後,再於所裸露的浮置 閘極的表面上形成閘間介電層1 1 8,並於閘間介電層1 1 8上 形成導體層1 2 0以作為一控制閘極。 本發明亦可以重複上述形成材料層3 0 2與導體層3 0 4之 步驟,在一閘極結構之導體層1 0 4 b上.依序形成多個導體 以增加浮置閘極與控制閘極之間的重疊面積,進而提 高耦合率。 綜所述,本發明係降低閘極結構周圍之絕緣層 高度,使閘構中之導體層的部份側壁表面得以暴露出 來,並利用延埋入式汲極上方的圖案化導體層,來增 加浮置閘極與控制閘極之間的重疊面積,進而在不增加晶 片面積的前提之下,達到提高元件的耦合率的目的。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍内,當可作各種之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
9677t.wf.ptd 第14頁 1235461_ 圖式簡單說明 第1 A至第1 L圖為繪示本發明最佳實施例所述之一種快 閃記憶體的製造流程上視圖; 第2 A至第2 L圖係為第1 A至第1 L圖之I - Γ線之剖面圖; 以及 第3圖與第4圖係繪示本發明另一種快閃記憶體之製造 流程之剖面圖。 圖式標不說明 · 1 0 0 :基底 1 0 2 :穿遂氧化層 102a、102b :圖案化穿遂氧化層 1 04、1 20 :導體層 104a、104b、116、304:圖案化導體層 籲卜 1 06 :罩幕層 106a、106b :圖案化罩幕層 1 0 8 :圖案化光阻層 1 1 0 ··埋入式汲極 1 1 2、1 1 2 a、1 1 2 b :絕緣層 1 1 4、1 1 4 a、3 0 2 :材料層 118 閘 間 介 電 層 122 摻 雜 多 晶 矽層 1 24 矽 化 金 屬 層 200 條 狀 物 300 閘 極 結 構 400 浮 置 閘 極
9677twf.ptd 第15頁
Claims (1)
- T235461_ 六、申請專利範圍 1 · 一種快閃記憶體之製造方法,包括下列步驟: 於一基底上依序形成一穿隧介電層、一第一導體層與 一罩幕層; 進行一第一圖案化製程,定義該穿遂介電層、該罩幕 層與該第一導體層,以於該基底上形成一條狀物; 於該條狀物之間的該基底中形成一埋入式汲極區; 進行一第二圖案化製程,定義該條狀物,於該基底上 形成一閘極結構,該閘極結構係由一圖案化穿遂介電層、 一圖案化罩幕層與一圖案化第一導體層所構成; 於該閘極結構的周圍之該基底上形成一絕緣層,該絕 緣層之表面低於該圖案化第一導體層之表面'暴露出該圖 案化第一導體層之部份側壁表面; 於該閘極結構的周圍之該絕緣層上形成一材料層; 移除該圖案化罩幕層; 於該閘極結構之該圖案化第一導體層的頂表面上形成 一圖案化第二導體層,該圖案化第二導體層係覆蓋該圖案 化第一導體層的頂表面,並且延伸覆蓋至該圖案化第一導 體層周緣的該材料層上,而與該圖案化第一導體層構成一 浮置閘極; 移除該材料層,以暴露出該圖案化第一導體層之部份 側壁表面; 於該浮置閘極所裸露的表面上形成一閘間介電層;以 及 於該閘間介電層上形成一控制閘極。9677twf. pt.d 第16頁 1235461 六、申請專利範圍 2 ·如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中於該圖案化第一導體層上形成一圖案化第二導體 層之後,移除該材料層之前更包括以下步驟: (a )·於該圖案化第二導體層的周圍形成一另材料層, 該材料層之表面高度低於或是大致等於該圖案化第二導體 層之表面高度; (b).在該圖案化第二導體層上形成一圖案化第三導體 層,該圖案化第三導體層係覆蓋該圖案化第二導體層並且 延伸至該另一材料層上,並且該圖案化第一、第二與第三 導體層構成該浮置閘;以及 (c ) ·移除該另一材料層。 3 .如申請專利範圍第2項所述之快閃記憶體之製造方 法,其中該材料層的材質係與該絕緣層具有不同蝕刻率 者。 4 .如申請專利範圍第2項所述之快閃記憶體之製造方 法,其中形成該圖案化第三導體層與去除該另材料層之步 驟之間更包括重複上述(a )至(c )步驟。 5 .如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中該材料層的材質係與該絕緣層具有不同蝕刻率 者。 6 .如申請專利範圍第5項所述之快閃記憶體之製造方 法,其中於該絕緣層之材質包括氧化矽、氮化矽、旋塗式 玻璃其中之一。 7.如申請專利範圍第5項所述之快閃記憶體之製造方9677 twf.ptd 第17頁 1235461___ 六、申請專利範圍 法,其中該材料層的材質包括硼磷矽玻璃或磷矽玻璃其中 之一 〇 8 ·如申請專利範圍第1項所述之快閃記憶體之製造方 法,其中於該閘極結構的周圍形成該絕緣層的步驟包括: 於該基底上形成一絕緣材料層,以覆蓋該閘極結構之 上表面並且填滿該閘極結構的周圍; 去除該閘極結構之上表面上所覆蓋的該絕緣材料層, 以暴露該罩幕層之表面;以及 移除部分該絕緣材料層,使該絕緣材料層之表面介於 該圖案化第一導.體層的底表面與該圖案化第一導體層的頂 表面之間,而形成該絕緣層。 _ 9 .如申請專利範圍第8項所述之快閃記憶體之製造方 4 法,其中去除該閘極結構之上表面上所覆蓋的該絕緣材料 層之方法為化學機械研磨法與回蝕刻法其中之一。 1 0 .如申請專利範圍第8項所述之快閃記憶體之製造方 法,其中於移除部分該絕緣材料層之方法包括回蝕刻法。 1 1 , 一種快閃記憶體之製造方法,包括下列步驟: 於一基底上依序形成一圖案化穿隧介電層、一圖案化 第一導體層; 於該圖案化第一導體層之間的該基底中形成一埋入式 >及極區, 於該圖案化第一導體層的周圍形成一絕緣層,該絕緣 層之表面介於該圖案化第一導體層之底表面與頂表面之 ” 間;9677 twf.p td 第18頁 1235461__ 六、申請專利範圍 於該圖案化第一導體層的周圍之該絕緣層上形成一材 料層; 於該圖案化第一導體層的頂表面上形成一圖案化第二 導體層’該圖案化第二導體層係覆蓋於該圖案化第一導體 層的頂表面,並且延伸覆蓋至該圖案化第一導體層周緣的 該材料層上,而與該圖案化第一導體層構成一浮置閘極; 移除該材料層,以暴露出該圖案化第一導體層之部份 側壁表面; 於該浮置閘極所裸露的表面上形成一閘間介電層;以 及 於該閘間介電層上形成一控制閘極。 1 2 .如申請專利範圍第1 1項所述之快閃記憶體之製造4 方法,其中於該圖案化第一導體層上形成一圖案化第二導 體層之後,移除該材料層之前,更包括以下步驟: (a ).於該圖案化第二導體層的周圍形成一另材料層, 該材料層之表面高度低於或是大致等於該圖案化第二導體 層之表面南度; (b).在該圖案化第二導體層上形成一圖案化第三導體 層,該圖案化第三導體層係覆蓋該圖案化第二導體層並且 延伸至該另一材料層上,並且該圖案化第一、第二與第三 導體層構成該浮置閘;以及 (c ) ·移除該另一材料層。 1 3 .如申請專利範圍第1 2項所述之快閃記憶體之製造 〇 方法,其中該材料層的材質係與該絕緣層具有不同蝕刻率9677 twf·p td 第19頁 1235461 六、申請專利範圍 者。 1 4 .如申請專利範圍第1 2項所述之快閃記憶體之製造 方法,其中形成該圖案化第三導體層與去除該另材料層之 步驟之間更包括重複上述(a )至(c )步驟。 1 5 ·如申請專利範圍第1 1項所述之快閃記憶體之製造 方法,其中該材料層的材質係與該絕緣層具有不同蝕刻率 者。 1 6 ·如申請專利範圍第1 5項所述之快閃記憶體之製造 方法,其中於該絕緣層之材質包括氧化矽、氮化矽、旋塗 式玻璃其中之一。 1 7 ·如申請專利範圍第1 5項所述之快閃記憶體之製造 方法,其中該材料層的材質包括硼磷矽玻璃或磷矽玻璃其 中之一。 1 8 .如申請專利範圍第1 1項所述之快閃記憶體之製造 方法,其中於該閘極結構的周圍形成該絕緣層的步驟包 括: 於該基底上形成一絕緣材料層,以覆蓋該閘極結構之 上表面並且填滿該閘極結構的周圍; 去除該閘極結構之上表面上所覆蓋的該絕緣材料層, 以暴露該罩幕層之表面;以及 移除部分該絕緣材料層,使該絕緣材料層之表面介於 該圖案化第一導體層的底表面與該圖案化第一導體層的頂 表面之間,而形成該絕緣層。 1 9 .如申請專利範圍第1 8項所述之快閃記憶體之製造9677 t.wf. p td. 第20頁 -1235461___ 六、申請專利範圍 方法’其中去除該閘極結構之上表面上所覆蓋的該絕緣材 料層之方法為化學機械研磨法與回触刻法其中之一。 2 〇 ·如申請專利範圍第1 8項所述之快閃記憶體之製造 方法,.其中於移除部分該絕緣材料層之方法包括回蝕刻 法09677twf.ptd 第21頁
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW92119490A TWI235461B (en) | 2003-07-17 | 2003-07-17 | Manufacturing method of flash memory |
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---|---|
TW200504943A TW200504943A (en) | 2005-02-01 |
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ID=36637679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW92119490A TWI235461B (en) | 2003-07-17 | 2003-07-17 | Manufacturing method of flash memory |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI235461B (zh) |
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---|---|---|---|---|
CN103972175B (zh) * | 2013-01-25 | 2016-12-28 | 华邦电子股份有限公司 | Nand闪存的镶嵌结构的制造方法 |
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TW200504943A (en) | 2005-02-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |