JP5091452B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基板上にゲート絶縁膜およびゲート電極層を形成した後、溝を形成し当該溝内に絶縁膜を埋込んで素子分離する半導体装置の製造方法に関する。
例えばフラッシュメモリ装置などの半導体装置においては、近年の素子の微細化に伴い、素子分離をするための素子分離領域もその領域が狭くなってきており、半導体基板の表層にＳＴＩ(Shallow Trench Isolation)構造の素子分離領域を形成して素子領域を区画している（例えば、特許文献１参照）。
この特許文献１に開示されている製造方法によれば、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜を形成し、さらにシリコン窒化膜およびシリコン酸化膜を堆積し、その上にレジストを所望のパターンに加工し、パターンニングされたレジストをマスクとしてシリコン酸化膜を加工し、レジストを除去する。次に、シリコン酸化膜をマスクとして、シリコン窒化膜、多結晶シリコン膜、ゲート絶縁膜、半導体基板の上部にＲＩＥ(Reactive Ion Etching)法によって溝を形成している。
このとき、溝の壁面および底面に反応生成物を生じるが、特許文献１においては、ゲート絶縁膜のバーズビークを抑えつつ反応生成物を除去するために従来の熱酸化工程に代えて、８０℃のＶＰＣ(Vapor Phase Cleaning)によって反応生成物を除去している。また、特許文献１においては、ゲート絶縁膜のバーズビークを抑えつつ反応生成物を除去する方法として、ダイリュート(Dilute)フッ酸処理を行った後に酸処理を行っている。
しかし、特許文献１の方法では反応生成物の除去が十分ではなかった。
特開２００４−１１１５４７号公報（００２６〜００２７段落）
本発明は、半導体基板上にＲＩＥ法により形成された溝内に生成された反応生成物を熱酸化工程を用いることなく除去することを可能とした半導体装置の製造方法を提供することを目的とする。
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極層を形成する工程と、ゲート電極層、ゲート絶縁膜、半導体基板に溝を形成する工程と、溝内を希釈したフッ酸によって処理する工程と、溝内をフッ酸蒸気によって処理する工程と、溝内に素子分離絶縁膜を形成する工程とを備えた半導体装置の製造方法を提供する。
本発明の一態様は、ＲＩＥ法により、半導体基板に溝を形成する工程と、前記溝内を希釈したフッ酸によって処理する工程と、前記溝内をフッ酸蒸気によって処理する工程と、前記溝の表面にＨＴＯ膜を形成する工程と、前記ＨＴＯ膜上に素子分離絶縁膜を形成し、前記溝を埋め込む工程とを備えた半導体装置の製造方法を提供する。
本発明の一態様は、ＲＩＥ法により、半導体基板に溝を形成する工程と、前記溝内に形成された炭素／シリコン酸化／炭素含有シリコン酸化の積層膜である反応生成物を除去する工程であって、前記溝内を希釈したフッ酸によって処理することで炭素およびシリコン酸化膜を除去した後に、前記溝内をフッ酸蒸気によって処理することで炭素含有シリコン酸化膜を除去する工程とを備えた半導体装置の製造方法を提供する。
本発明によれば、溝内に生成された反応生成物を熱酸化工程を用いることなく除去することができる。
以下、本発明の半導体装置の製造方法を、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の製造方法に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。
ワード線ＷＬが、素子領域Ｓａと直交する図２中Ｘ方向に沿って形成されている。このワード線ＷＬは、制御ゲート電極ＣＧとしての機能を奏するもので、図２中のゲート電極形成領域ＧＣに構成されている。制御ゲート電極ＣＧは、図２中のＹ方向に複数本離間して形成されており、複数本の制御ゲート電極ＣＧはゲート電極分離領域ＧＶに埋め込まれる層間絶縁膜（図示せず）によってＹ方向に対して互いに電気的に分離されている。
また、ビット線コンタクトＣＢ側の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って形成されている。図２に示すように、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。また、ソース線コンタクトＣＳ側の選択ゲートトランジスタＴｒｓ２の選択ゲート線ＳＧＬ２が図２中Ｘ方向に沿って形成されている。
ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧが構成されている。この浮遊ゲート電極ＦＧは、Ｘ方向に並設されると共に、Ｙ方向にも並設されている。制御ゲート電極ＣＧは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されており、Ｘ方向に並設された浮遊ゲート電極ＦＧ上を渡って形成されている。また、選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており選択ゲート線ＳＧＬ１によって連結されている。
図３は、図２中のＡ−Ａ線で示す部分の断面図を示している。尚、本実施形態に係る特徴には直接関係しないため、図３には、図２に示すビット線ＢＬの構造は図示していない。
この図３に示すように、シリコン基板２にはＳＴＩ構造の素子分離領域Ｓｂが設けられており素子領域Ｓａを区画するように構成されている。シリコン基板２の素子領域Ｓａ上にはゲート絶縁膜（トンネル絶縁膜）３が例えばシリコン酸化膜によって形成されている。尚、ゲート絶縁膜３下のシリコン基板２の領域はメモリセルトランジスタＴｒｍのチャネル領域として形成されている。素子領域Ｓａ上のゲート絶縁膜３の上には多結晶シリコン層４が形成されている。この多結晶シリコン層４は、リン等の不純物がドープされたシリコン材によって構成されている。尚、この多結晶シリコン層４は、製造時には非晶質シリコンによって形成されるが、その後、熱処理によって多結晶化して構成される。この多結晶シリコン層４は、浮遊ゲート電極ＦＧとして構成される。
素子分離領域Ｓｂには素子分離溝１０が形成されており、この素子分離領域Ｓｂの素子分離溝１０内には素子分離絶縁膜１１が埋込まれている。
素子分離絶縁膜１１は、シリコン基板２の上部に埋込まれると共に、その上面が当該シリコン基板２の上面やゲート絶縁膜３の上面より上方に突出し且つ多結晶シリコン層４の上面より下方に位置するように構成されている。また、素子分離絶縁膜１１の側壁面は多結晶シリコン層４およびゲート絶縁膜３の側面と面一になるよう形成されている。この素子分離絶縁膜１１は、素子分離溝１０の内壁面に沿って形成されたシリコン酸化膜１１ａと、素子分離溝１０内のシリコン酸化膜１１ａの内側に形成されたポリシラザン膜１１ｂと、シリコン酸化膜１１ａの素子分離溝１０の内側で且つポリシラザン膜１１ｂ上に形成されたシリコン酸化膜１１ｃとを備えて構成されている。
素子分離絶縁膜１１および多結晶シリコン層４の上にはゲート間絶縁膜５が形成されている。このゲート間絶縁膜５は、例えばＯＮＯ(Oxide（シリコン酸化膜）-Nitride（シリコン窒化膜）-Oxide（シリコン酸化膜）)膜やＮＯＮＯＮ(Nitride（シリコン窒化膜）-Oxide（シリコン酸化膜）-Nitride（シリコン窒化膜）-Oxide（シリコン酸化膜）-Nitride（シリコン窒化膜）)膜等の酸化膜層および窒化膜層の積層膜構造によって構成されている。
ゲート間絶縁膜５は、複数の素子領域Ｓａ上および複数の素子分離領域Ｓｂの上方を渡り、素子分離絶縁膜１１の上面の直上、多結晶シリコン層４の上面の直上、および、多結晶シリコン層４の側壁面に沿って形成されている。
ゲート間絶縁膜５の上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リン等の不純物がドープされたシリコン層であり、製造時には非晶質シリコンによって形成された材質が後の熱処理によって多結晶化されたものである。
この多結晶シリコン層６の上には当該多結晶シリコン層６の上部がシリサイド化された低抵抗化金属シリサイド層７が形成されている。多結晶シリコン層６および低抵抗化金属シリサイド層７によって制御ゲート電極ＣＧが構成される。低抵抗化金属シリサイド層７の上にはシリコン窒化膜８が形成されている。
以下、前記したメモリセル領域Ｍの構造の製造方法について図４ないし図１６を参照して説明する。本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更してもよいし膜厚も適宜変更して適用しても良い。
図４に示すように、シリコン基板２上に８［ｎｍ］程度の薄いゲート絶縁膜３を形成する。次に、図５に示すように、ゲート絶縁膜３の上に８０［ｎｍ］程度の不純物のドープされた非晶質シリコンを堆積する。この非晶質シリコンは後の熱処理によって多結晶シリコン層４に変化するため符号４を付している。次に、図６に示すように、多結晶シリコン層４の上に７０［ｎｍ］程度のシリコン窒化膜１２を堆積し、次に、２００［ｎｍ］程度のシリコン酸化膜１３をハードマスクとして堆積する。
次に、図７に示すように、シリコン酸化膜１３の上にレジスト１４を塗布し、当該レジスト１４をリソグラフィ技術により所望形状にパターンニングし、当該パターンニングされたレジスト１４をマスクとしてシリコン酸化膜１３をＲＩＥ(Reactive Ion Etching)法により除去する。
次に、図８に示すように、レジスト１４を除去し、残留したシリコン酸化膜１３をマスクとしてシリコン窒化膜１２、多結晶シリコン層４、ゲート絶縁膜３、およびシリコン基板２の上部をＲＩＥ法により除去し、素子分離溝１０を形成する。このとき、シリコン基板２に形成された素子分離溝１０の内面（側壁面、底面）１０ａに対しエッチング処理時の反応生成物１５が付着することが確認されている。この反応生成物１５の主要成分は、炭素（Ｃ）主体の膜成分（以下、炭素膜と称する）、シリコン酸化膜（ＳｉＯｘ）層、炭素含有シリコン酸化膜（ＳｉＯｘＣｙ）層（ただし、Ｎやハロゲンが含まれる）の積層構造であることが発明者らによって判明した。
そこで本実施形態では、この積層構造の反応生成物を除去するために、まず、（１）ダイリュートフッ酸溶液（水で希釈したＨＦ溶液（例えば、Ｈ２Ｏ：ＨＦ＝１００：１））で素子分離溝１０内を１［ｎｍ］程度エッチング処理することにより炭素膜およびシリコン酸化膜を除去し、次に、（２）シリコン基板２の表面温度を７０℃以上の状態で素子分離溝１０内をフッ酸蒸気処理（ＨＦ−ＶＰＣ（Vapor Phase Cleaning））で処理することにより（１）の処理で除去できなかった炭素含有シリコン酸化膜を除去する。この（１）（２）処理により、熱酸化処理工程を省きゲート絶縁膜３にバーズビークを生じさせることなく、かつ不純物の異常拡散を生じることを避けつつ、素子分離溝１０内の反応生成物を除去できる。
次に、図９に示すように、８００℃前後の温度においてＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）とＮ２Ｏの混合ガスを使用し減圧ＣＶＤ法により、素子分離溝１０の内面（側壁面、底面）１０ａに沿って、シリコン酸化膜１１ａであるＨＴＯ(High Temperature Oxide)膜を形成する。
次に、図１０に示すように、塗布法により塗布型絶縁膜（ＳＯＧ(Spin On Glass)による塗布型絶縁膜、塗布型低誘電率(Low-k)層間絶縁膜）としてのポリシラザン１１ｂを塗布した後、酸化性雰囲気で加熱することでポリシラザン１１ｂを焼結し、シリコン窒化膜１３をストッパとしてＣＭＰ(Chemical Mechanical Polishing)法によってポリシラザン１１ｂを平坦化する。
次に、図１１に示すように、水で希釈したＨＦ溶液によって処理することで、ポリシラザン１１ｂをシリコン基板２の上面より上方位置で且つ多結晶シリコン層４の上面より下方位置の所定の深さまで除去する。このとき同時にシリコン酸化膜１１ａも一部除去されるが多結晶シリコン層４の下側壁面およびゲート絶縁膜３の側壁面に沿うように残留する。
次に、図１２に示すように、ＨＤＰ(High Density Plasma)−ＣＶＤ法によりシリコン酸化膜１１ｃを堆積し、ＣＭＰ法によりシリコン窒化膜１３の上面まで平坦化処理する。次に、図１３に示すように、ＲＩＥ法によりシリコン酸化膜１１ｃの上面が、多結晶シリコン層４の上面より下方位置で且つゲート絶縁膜３の上面より上方位置となるまで除去する。
次に、図１４に示すように、シリコン窒化膜１３を除去し、ＯＮＯ膜やＮＯＮＯＮ膜などの酸化膜層および窒化膜層の積層膜構造のゲート間絶縁膜５をＬＰ(Low Pressure)−ＣＶＤ法によって形成する。
次に、図１５に示すように、ゲート間絶縁膜５上に不純物をドープした非晶質シリコンを堆積する。この非晶質シリコンは後の熱処理によって多結晶シリコン層６に変化するため符号６を付している。
次に、図１６に示すように、多結晶シリコン層６の上に低抵抗化金属シリサイド層７を形成する。次に、図３に示すように、低抵抗化金属シリサイド層７の上にシリコン窒化膜８を形成する。この後、Ｙ方向に各層４〜８を分断する工程があるが本実施形態の特徴には関係しないため説明を省略する。
図１７は、従来の製造方法を適用した場合と本実施形態の製造方法を適用した場合の周辺回路領域に構成したトランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性の比較を示している。
特性Ｂ１は本実施形態の製造方法を適用した場合の特性を示しており、特性Ｂ２は従来の製造方法を適用した場合の特性を示している。この図１７に示すように、Ｖｇ＝０時の電流Ｉｄを抑制できることが確認できる。
本実施形態によれば、シリコン基板２上にゲート絶縁膜３を形成し、ゲート絶縁膜３上に多結晶シリコン層４を形成し、多結晶シリコン層４上にシリコン窒化膜１２を形成し、シリコン窒化膜１２の上にシリコン酸化膜１３を形成し、シリコン酸化膜１３の上にレジスト１４を塗布してパターンニングし、当該レジスト１４をマスクとしてシリコン酸化膜１３に溝を形成した後、当該シリコン酸化膜１３をマスクとしてシリコン窒化膜１２、ゲート絶縁膜３、シリコン基板２の上部に素子分離溝１０を形成する。素子分離溝１０の形成時、素子分離溝１０の内面１０ａに沿ってエッチング処理時の反応生成物１５が複数層に残留するが、この反応生成物１５を希釈したフッ酸で処理した後、フッ酸蒸気によって処理するため、高温の熱処理を必要とすることなく複数層の反応生成物１５を除去できる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、その他の記憶素子を備えたフラッシュメモリ装置（例えばＮＯＲ型のフラッシュメモリ装置）に適用できるのはいうまでもなく、フラッシュメモリ装置に限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置にも適用可能である。
半導体基板としてシリコン基板２に適用したが、その他の材料の半導体基板に適用しても良い。
ゲート絶縁膜３をシリコン酸化膜で形成したが、その他の材料の絶縁膜で形成しても良い。
浮遊ゲート電極ＦＧを多結晶シリコン層４で形成したが、その他の材料の導電膜で形成しても良い。
（１）に示す工程では、希釈率を１００：１としたが、それ以上の希釈率（例えば２００：１）のＨＦ溶液を適用しても良い。この場合、１．５［ｎｍ］以下のエッチング量となる条件を適用すると良い。
また、例えば（１）と（２）の工程間に例えばＯ２プラズマによるアッシャー処理を設けて灰化しても良い。この場合、アッシャー処理により反応生成物の炭素含有シリコン酸化膜の中の炭素が酸化されて酸化膜が生成され、その後フッ酸蒸気処理により生成された酸化膜および残ったシリコン酸化膜が除去される。
また、当該アッシャー処理の後に（１）〜（２）の工程を行っても良い。また、アッシャー処理後に（１）の工程を行ない（２）の工程を省略してもよい。この場合、アッシャー処理により炭素が酸化されて酸化膜が生成され、希釈したフッ酸処理により生成された酸化膜およびシリコン酸化膜が除去される。
上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
本発明の一実施形態における半導体装置のメモリセル領域の一部の電気的構成図 半導体装置のメモリセル領域の一部構造を示す平面図 図２のＡ−Ａ線に沿う模式的な断面図 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その１） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その２） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その３） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その４） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その５） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その６） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その７） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その８） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その９） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その１０） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その１１） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その１２） 製造途中におけるＡ−Ａ線に沿う模式的な断面図（その１３） トランジスタ特性を比較して示す図
符号の説明
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン層（ゲート電極層）、１０は素子分離溝（溝）、１１は素子分離絶縁膜である。

Claims (4)

  1. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極層を形成する工程と、
    前記ゲート電極層、ゲート絶縁膜、半導体基板に溝を形成する工程と、
    前記溝内を希釈したフッ酸によって処理する工程と、
    前記溝内をフッ酸蒸気によって処理する工程と、
    前記溝内に素子分離絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  2. 前記溝を形成した後前記溝内を希釈したフッ酸によって処理する前、又は、
    前記溝内を希釈したフッ酸によって処理した後前記溝内をフッ酸蒸気によって処理する前、
    の何れかのタイミングに、前記溝内をアッシャー処理する工程を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
  3. ＲＩＥ法により、半導体基板に溝を形成する工程と、
    前記溝内を希釈したフッ酸によって処理する工程と、
    前記溝内をフッ酸蒸気によって処理する工程と、
    前記溝の表面にＨＴＯ膜を形成する工程と、
    前記ＨＴＯ膜上に素子分離絶縁膜を形成し、前記溝を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。
  4. ＲＩＥ法により、半導体基板に溝を形成する工程と、
    前記溝内に形成された炭素／シリコン酸化／炭素含有シリコン酸化の積層膜である反応生成物を除去する工程であって、前記溝内を希釈したフッ酸によって処理することで炭素およびシリコン酸化膜を除去した後に、前記溝内をフッ酸蒸気によって処理することで炭素含有シリコン酸化膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
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