1233656 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） (一） 發明所屬之技術領域 本發明一般而言是關於一種晶圓老化測試模式電路，且 特別是有關於一種能克服若干限制之晶圓老化測試模式電 路，該限制包括老化測試裝置具有少量之通道以及僅由單 一位址信號支援數種測試項目，其操作方式使得單一位址 信號接收後，來自於各級之輸出藉使用一移位暫存器進行 解碼，於晶圓老化測試時，能達到將晶圓老化測試模式中 ，解碼一測試項目所需之位址數目減至最低的目標。 (二） 先前技術 執行測試之目的是確認半導體記憶裝置之效能及可靠度， 並且改善產出水準。其中，老化測試是爲了測試半導體記 憶裝置之可靠度。老化測試包含對於半導體記憶裝置施加 長時間且於一高電壓及一高溫之下的應力，以發現有缺陷 之記憶裝置，特別是對於晶圓狀態而非封裝狀態之晶粒有 一愈來愈高的需求。最近有關多晶片模組（M CM)或近晶尺 寸封裝（C S P )等型態之封裝需求正殷，因此晶圓老化測試變 得愈益重要。再者，晶圓老化測試可以減少在封裝階段執 行老化測試之時間與成本。 參照第1圖，有關一傳統晶圓老化測試模式電路之構成 將於以下說明。 一命令解碼器1 〇 1接收數個半導體記憶裝置所需之信號 ;一列位址選擇橫劃信號R A S /，一行位址選擇橫劃信號 1233656 CAS/，一寫入致能橫劃信號WE/，一晶片選擇橫劃信號CS/ ，一時脈致能信號C K E及一時脈信號C L K以產生驅動半 導體記憶裝置所需之數個命令，例如，命令解碼器1 〇 1產 生一模式暫存器組命令信號MRS以及一預充電信號 Precharge All 〇 一位址閂1 〇 2根據來自於命令解碼器1 0 1之一命令丨目號 ，接收並鎖定複數個位址信號A0至An。模式暫存器1 03 根據命令解碼器101產生之模式暫存器組命令信號MRS ’ 儲存正常操作下，由位址閂1 〇 2產生之一位址信號。一正 常測試模式暫存器1 04儲存正常測試下來自於位址W 1 02 之一位址信號，且根據由命令解碼器1 0 1產生之模式暫存 器組命令信號MRS。 一測試模式入口電路1 〇 5接收由命令解碼器1 〇 1送出之 模式暫存器組命令信號M R S，並接收來自於位址問1 0 2之 對應位址信號，作爲一輸入，並且產生一測試模式入口信 號TM_Entry，以執行正常測試。一晶圓老化測試模式暫存 器1 0 6自位址閂1 〇 2儲存晶圓老化測試用之一位址’並且 根據來自於命令解碼器1 〇 1之模式暫存器組命令信號MRS 。一晶圓老化測試模式入口電路1 0 7接收來自命令解碼器 1 〇 1之模式暫存器組命令信號M R S，以及來自於位址閂1 〇 2 之一對應位址信號，作爲輸入並產生一晶圓老化測試模式 入口信號WBI__Entry，以執行晶圓老化測試。 一模式暫存器解碼器1 〇 8解碼來自模式暫存器1 0 3之信 1233656 號，並視來自於命令解碼器1 〇 1之模式暫存器組信號M R S ，輸出一控制信號用於半導體記憶裝置之正常操作。一正 常測試模式暫存器解碼器1 〇 9解碼來自正常測試模式 暫存器1 〇 4之一輸出信號，並視來自命令解碼器1 0 1之模 式暫存器組信號M R S以及來自測試模式入口電路1 0 5之測 試模式入口信號TM_Entry，輸出正常測試信號ΤΜ0至 TM3 1。 一晶圓老化測試模式暫存器解碼器1 1 〇解碼來自晶圓老 化測試模式暫存器1 〇 6之一輸出信號，並視來自命令解碼 器1 〇 1之模式暫存器組信號MRS以及來自晶圓老化測試模 式入口電路107之晶圓老化測試模式入口信號WBI_Entry ，輸出晶圓老化測試信號WBI_TM0至WBI_TM15。 如上所建構之傳統晶圓老化測試模式電路幾乎相等於一 正常測試模式電路，或是當僅有少數測試項目時，包含於 正常測試模式電路之中。晶圓老化測試模式電路需要不只 一個位址信號，俾以分辨正常測試模式及晶圓老化測試模 式，因此若是要測試超過5項，需要有4個位址信號，然 而根據該老化測試設備之特性，其可使用之通道數目僅有 1 3至1 8，因而若是晶圓老化測試項目增加，所需通道之數 目短少即形成一項問題，再者，於一佈局上面，介於晶圓 老化測試模式電路及位址閂之間的路由所需全域線路數目 也會增加。 1233656 、 (三）發明內容 本發明是爲解決上述問題，且本發明之一目的是提出一 種能克服若干限制之晶圓老化測試模式電路，這些限制包 括老化測試設備僅有少數的通道以及晶圓老化測試時，僅 有唯一的位址信號支援數種測試項目。 本發明另外一項目的是提出一種於佈局時能減少全域線 路數目之晶圓老化測試模式電路。 於本發明中，爲了減少晶圓老化測試中，解碼測試項目 WBI_TMO至WBI_TM15所需位址之數目於最小，僅有唯一 的位址信號經接收後解碼各級之輸出，同時使用一移位暫 存器。因此，本發明僅需單一位址信號，譬如於第1圖所 示之傳統晶圓老化測試模式電路需要4個位址輸入，俾以 測試超過9項測試，且於晶圓老化測試模式入口電路中需 要超過1個位址信號，俾以進入晶圓老化測試，因此，傳 統電路至少需要5個位址輸入，然而於本發明中，僅需相 同之唯一位址信號即可進入晶圓老化測試模式，其次，測 試項目之數量不會受到移位暫存器級數增加之限制。 爲達成上述目的，根據本發明提出一種晶圓老化測試模 式電路，其特徵在於包含一命令解碼器，俾以產生複數個 命令信號以回應輸入信號，俾以驅動一半導體記憶裝置； 一位址閂，用於鎖定複數個位址信號； 一暫存器，根據來自該測試項目之一命令信號，俾以儲 存來自該位址閂之晶圓老化測試有關之晶圓老化位址信號 ;一晶圓老化測試模式入口電路，用於產生一晶圓老化測 -9- 1233656 試模式入口信號，根據來自該命令解碼器之晶圓老化位址 信號及一命令信號，俾以執行晶圓老化測試；複數個移位 暫存器，根據晶圓老化測試模式入口信號及一晶圓老化時 脈信號，移位輸入自該暫存器之晶圓老化位址信號；一晶 圓老化測試優先決策電路，根據移位暫存器之輸出信號， 俾以輸出測試優先信號；以及一解碼器，根據優先信號俾 以解碼移位暫存器之輸出信號，並且回應一晶圓老化測試 項目，俾以輸出晶圓老化測試信號。 (四）實施方式 本發明將藉由一最佳實施例以詳細說明，並參照附圖， 其中相同的參考數字是指相同或相似元件。 參照第2圖，以下將敘述具有一移位暫存器之晶圓老化 測試模式電路。 一命令解碼器2 01接收半導體記憶裝置所需之數個信號 ;一列位址選擇橫劃信號R A S /，一行位址選擇橫劃信號 C AS/，一寫入致能橫劃信號WE/，一晶片選擇橫劃信號CS/ ，一時脈致能信號C K E及一時脈信號C L K，以產生驅動半 導體記憶裝置所需之數個命令，例如，命令解碼器2 0 1產 生一模式暫存器組命令信號MRS以及一預充電信號pc g_ all。 一位址閂2 0 2依據來自命令解碼器2 0 1之一命令信號， 俾以接收並鎖存複數個位址信號A0至An。模式暫存器203 依據來自命令解碼器2 0 1之模式暫存器組命令信號M R S， 1233656 儲存正常操作下之一位址信號。一模式暫存器解碼器2 0 8 解碼來自模式暫存器203之一輸出信號，並依來自命令解 碼器2 0 1之模式暫存器組信號M R S ’輸出於該半導體記憶 裝置之正操作之一控制信號。 一正常測試模式暫存器204依據來自命令解碼器201之 模式暫存器組命令信號MRS ’儲存來自位址閂2 02之正常 測試位址信號。一測試模式入口電路2 0 5接收來自命令解 碼器2 0 1之模式暫存器組命令信號M R s，以及來自位址閂 202之一對應位址信號作爲輸入’並產生一測試模式入口 信號TM —Entry，俾以執行正常測試。 一正常測試模式暫存器解碼器2 0 9解碼來自正常測試模 式暫存器204之一輸出信號，並依據來自命令解碼器201 之模式暫存器組信號M R S以及來自測試模式入口電路2 0 5 之測試模式入口信號TM_Entry，輸出正常測試信號ΤΜ0 至 TM31 。 一晶圓老化測試模式暫存器2 0 6依據來自命令解碼器 201之模式暫存器組命令信號MRS，儲存來自位址閂202 供晶圓老化測試用之唯一位址信號。一晶圓老化測試模式 入口電路2 0 7接收來自命令解碼器2 0 1之模式暫存器組命 令信號M R S以及來自晶圓老化測試模式暫存器2 0 6之一位 址信號，產生一晶圓老化測試模式入口信號WBI-Entry， 俾以執行晶圓老化測試。 複數個移位暫存器2 1 2至2 1 5是根據晶圓老化時脈信號 -11- 1233656 wbi_clk及晶圓老化測試模式入口信號WBI_Entry而受驅 動。該移位暫存器亦對來自晶圓老化測試模式暫存器2 0 6 之位址信號進行移位。一晶圓老化測試優先決策電路2 1 1 感測移位暫存器2 1 2至2 1 5之各級輸出，並輸出測試優先 信號PriO至Pri4，俾以順序執行一測試。一晶圓老化測試 模式暫存器解碼器2 1 0解碼移位暫存器2 1 2至2 1 5各級之 輸出，並依據測試優先信號Pri9至Pri4，俾以輸出時對應 於晶圓老化測試項目之晶圓老化測試信號WBI-TM0至 WBI-TM 1 5。 參照第3圖，以下將說明根據本發明之一晶圓老化測試 模式入口電路及一移位暫存器。 一傳輸鬧T 3 0 1係由一測試模式致能信號t m _ e η及一測 試模式致能橫劃信號tm_enb所驅動，並且傳送一經過第一 及第二反相器I 3 0 1至I 3 0 2之晶圓老化測試位址信號 addr_wbi輸入。晶圓老化位址信號addr_wbi經由傳輸閘 T 3 0 1之後，即閂鎖在具有第三及第四反相器I 3 0 3及I 3 0 4 之第一閂鎖裝置3 0 1中。該第一閂鎖裝置3 0 1之一輸出施 加於第一反或閘3 0 3之一端以及一具有第五至第九反相器 1305至1309之一反相延遲裝置302，反相延遲裝置302之 一輸出則加於第一反或閘3 0 3之另一端。第一閂鎖裝置3 0 1 之輸出經由反相延遲裝置302之反相及延遲。第一反或閘 303之一輸出信號於一具有第十五至二十反相器1315至 1320之延遲裝置307中遲延後，即輸入於一移位暫存器之 -12- 1233656 正反器電路3 1 1，此外，來自第一反或閘3 Ο 3之輸出信號 則輸入至具有第二及第三反或閘3 0 4及3 0 5之第二閂鎖裝 置 3 0 6。 此時，構成第二閂鎖裝置3 0 6之第三反或閘3 0 5邏輯組 合預充電信號peg-all以及一電源上升信號pwr up，該電源 上升信號係經由第十反相器I 3 1 0予以反相。來自第三反或 閘3 0 5之一輸出信號輸入至第二反或閘3 0 4之一輸入端， 並且經由第十一反相器I 3 1 1予以反相，然後用於控制連接 在傳輸閘T 3 0 1之一輸出端以及接地端V s s之間的N Μ 0 S 電晶體Ν 3 0 1。第二反或閘3 0 4邏輯上組合第一反或閘3 0 3 之一輸出信號以及第三反或閘3 0 5之一輸出信號，第二反 或鬧304之一輸出信號則輸入至第三反或鬧305之另一輸 入端。 再者，第二反或閘3 0 4之一輸出信號經由第十二至十四 反相器I 3 1 2至I 3 1 4之反相延遲作用後，即成爲一晶圓老 化測試模式入口信號wbi_entry並輸入至複數個正反器電 路311至315。複數個正反器電路311至315是由晶圓老 化測試模式入口信號wbi_entry及晶圓老化時脈信號 wbi_clk所驅動，並且針對通過延遲裝置3 0 7之晶圓老化 測試位址信號a d d r _ w b i輸入進行移位。此時，晶圓老化時 脈信號wbi_clk是經由測試模式時脈信號tmclk及測試模 式致能信號tm_en兩者由反及閘3 0 8之邏輯組合後，再由 第二十一反相器I 3 2 1加以反相而得。 -13- 1233656 以下將參照第9 A圖及9 B圖之時序圖以說明一種依本發 明建構如上述之晶圓老化測試模式入口電路及移位暫存器 之驅動方法° 原本邏輯狀態爲低態之電源上升信號pWrUp經過第十反 相器而成爲高態邏輯’與一低態邏輯之預充電信號Peg —all 在第三反或閘3 Ο 5執行邏輯組合後，即輸出一低邏輯狀態 之信號。此一維持#低態t H H S _ 3 0 5 _ &丨言號經過 第十_*反相器1311之後即反相而成爲一局態邏輯，並使 NMOS電晶體N301接通。因此’傳輸聞丁3〇1之一輸出端 維持在初始的低態邏輯。若電源上升信號PwruP移至一高 態邏輯，第三反或閘3 0 5將會輸出一高態邏輯信號，再經 過第十一反相器13 1 1反相成爲一低態邏輯，因而使NMOS 電晶體N301斷開。 若測試模式致能信號tm — en加以一高態邏輯，測試模式 致能橫劃信號t m - e n b則加一低態邏輯，因此使傳輸閘T 3 〇 1 接通，晶圓老化位址信號a d d r __ w b i以一高態邏輯輸入後， 經過第一及第二反相器1301及1302,並且傳送至保持接通 狀態之傳輸鬧T 3 0 1。通過傳輸閘τ 3 之晶圓老化位址信 喊add r_wbi鎖定於第一閂鎖裝置3 〇丨，該閂鎖裝置即輸出 低態邏輯ί§號’第一閂鎖裝置3 〇〗之一輸出低態邏輯信 號即輸入至第一反或閘3〇3之一輸入端，使其輸出信號爲 间知邏輯’ 5¾閃鎖裝置之輸出信號則通過具有複數個反 相器1305至1309之反相延遲裝置3〇2,而輸入於第一反或 -14- 1233656 閘3 Ο 3之另一輸入端。 第一反或閘3 0 3輸出一高態邏輯信號，該高態信號經由 具複數個反相器1315至1320之延遲裝置307而延遲一給 定之時間，而後輸入至正反器電路3 1 1。同時，第一反或 閘3 0 3之一維持於高態之輸出信號閂鎖於含有第二及第三 反或閘3 0 4及3 0 5之第二閂鎖裝置3 0 6中。 第二閂鎖裝置3 0 6鎖住第一反或閘3 0 3之輸出信號並輸 出一低態信號。第二閂鎖裝置3 0 6之該維持於低態之輸出 信號經由第十二至第十四反相器1312至1314而反相延遲 。該延遲之反相輸出信號再以高態之晶圓老化測試模式入 口信號wbi_entry輸入於正反器電路3 1 1至3 1 5之各級。 此時，該晶圓老化測試模式入口信號wbi_entry將成爲一 低態，此因反相延遲裝置3 0 2之輸出信號到達並輸入於第 一反或閘3 0 3，致使該第一反或閘3 0 3輸出一低態之信號。 同時，若測試模式致能信號tm_en移動至一高態，且測試 模式時脈信號tmc lk移動至一高態，則反及閘3 0 8邏輯組 合該二信號，並輸出一低態之信號。反及閘3 0 8之該維持 於低態之輸出信號經由第二十一反相器13 2 1反相至一高 態邏輯，並以晶圓老化測試模式時脈信號wbi_clk輸入至 正反器電路3 1 1至3 1 5之各級。正反器電路3 1 1至3 1 5將 視晶圓老化測試模式入口信號wbi_entry以及晶圓老化測 試模式時脈信號wbi_clk而受激勵，而將經由延遲裝置307 之輸入晶圓老化測試位址信號加以移位。 -15- 1233656 再者，若對所有模組進行預充電之預充電信號peg-a 11 移動至一高態，第三反或閘3 Ο 5將輸出一低態信號。該低 態之信號經由第十一反相器I 3 1 1反相後成爲一高態’並使 NMOS電晶體Ν301接通。因此，由於傳輸閘Τ301之輸出 端電位通至接地端Vss，使晶圓老化測試位址信號addr_wbi 避免輸入至正反器電路3 1 1，其次，由於晶圓老化測試模 式入口信號wbi_entry加以一低態，致使正反器電路3 1 1 至3 1 5不作用。 第4 A圖及第4 B圖顯示根據本發明之晶圓老化測試模式 電路中之優先決策電路。雖然可依移位暫存器之數目建構 多重先決策電路，第4A圖及第4B圖顯示使用五個移位暫 存器以輸出五個優先信號priO至pri4之一電路。於本實施 例中，將以第一優先決策裝置4 1爲例加以說明。 第一反及閘4 0 1邏輯組合第一移位暫存器之一輸出信號 Q0及第二，第三及第四移位暫存器之輸出橫劃信號Q1B ，Q2B及Q3B。反或閘402邏輯組合該第一反及閘401之 一輸出信號及該反及閘4 01輸出信號經由複數個反相器所 組成之反相延遲裝置4 0 3之反相延遲信號。反或閘4 0 2之 輸出信號經由第一反相器14 0 1反相後，以第一優先決策信 號pri_deto激勵連接於電源供應端Vcc及第一節點Q40 1 之間的第一 PMOS電晶體P301。第一 NMOS電晶體N401 係連接在第一節點Q 4 0 1及接地端v s s之間，且由第一重 置信號r e s e t 0激勵。此時，第一重置信號r e s e t 0係第二反 1233656 及鬧4 Ο 4之輸出’該第二反及閘4 〇 4係邏輯組合電源上升 信號pwrup及第二優先決策裝置42之第二優先決策信號 p r i _ d e t 1 o 第一節點Q4 01之電位係由第一閂鎖裝置4〇5加以鎖定 ，且該第一閂鎖裝置4 0 5之一輸出信號經由第二反相器 1402之反相後，再輸入至第三反及閘406之一輸入端，該 第三反及閘406邏輯組合第二反相器14〇2之輸出信號及晶 圓老化測試模式入口信號wbi —entry。第三反及閘4 0 6之一 輸出信號經由第三反相器14 〇 3之反相後，以第一優先信號 priO輸出。 如上述，第一優先決策裝置41接收第一移位暫存器之輸 出信號Q0及第二、第三及第四移位暫存器之輸出橫劃信 號Q1B，Q2B及Q3B作爲該決策裝置之輸入；但是，第二 優先決策裝置接收第二移位暫存器之輸出信號Q1及第三 與第四移位暫存器之輸出橫劃信號q2B及q3B作爲其輸入 ;此外，第三優先決策裝置43接收第三移位暫存器之輸出 信號Q 2及第四移位暫存器之輸出橫劃信號q 3 B作爲其輸 入。另外，第四及第五優先決策裝置44及45各接收第四 及第五移位暫存器之輸出信號Q3及Q4作爲其輸入。 其次，第一優先決策裝置4 1中之閂鎖裝置4 0 5之輸出信 號經由單一反相器14 0 2之反相後，即輸入於第三反及閘 406。但是，爲反相器之數目隨著第二優先決策裝置42至 第五優先決策裝置4 5而逐漸增加時，閂鎖裝置4 0 5之輸出 1233656 信號在反相的同時，其延遲時間亦逐次增加。換句話說， 於第二優先決策裝置4 2中，閂鎖裝置之輸出信號係經由三 個反相器之反相及延遲，而在第三優先決策裝置4 3中，閂 鎖裝置之輸出信號係透過至五個反相器之反相與延遲作用 。同樣的，於第四優先決策裝置4 4中，閂鎖裝置之輸出信 號係經過七個反相器之反相延遲，而在第五優先決策裝置 4 5中，閂鎖裝置之輸出信號經過五個反相器之反相延遲。 再者，施加於第五優先決策裝置45之第五重置信號re set4 係使用電源上升信號pwrup及晶圓老化測試模式入口信號 wbi_entry 而產生。 有關根據本發明建構如上之優先決策電路，其電路激勵 之操作將參照第9A至9D圖之時序圖說明如下，於本實施 例中，第一優先決策裝置4 1將作爲一範例加以說明。 如果第一移位暫存器之輸出信號Q 〇施加一高態邏輯， 第二至第五移位暫存器之輸出信號則施加一低態邏輯，因 此，第一反及閘4 0 1邏輯組合第一移位暫存器之高態輸出 信號Q 〇及第二、三及四移位暫存器之高態輸出橫劃信號 Q 1 B、Q 2 B及Q 3 B，並輸出一低態之邏輯信號。該低態之 信號經由反或閘4 0 2之反相再由第一反相器14 0 1之反相。 因此，此一再次反相之第一優先決策信號pri_detO爲一低 邏輯狀態，而接通第一 P Μ 0 S電晶體P 4 0 1。藉此，電源供 應電壓V c c即施加於第一節點Q 4 0 1，而第一節點Q 4 0 1即 維持在高態邏輯。 保持在高態之第一節點Q 4 0 1，其電位由閂鎖裝置4 0 5鎖 1233656 住並經由第二反相器14 Ο 2之反相。高態之電位即因而施加 於第三反及閘4 0 6。其次，該第三反及閘4 0 6邏輯組合第 二反相器14 02之輸出信號及施以高態之晶圓老化測試入 口信號wbi_entry，而輸出一低態之信號。該低態之信號再 經由第三反相器1 4 0 3之反相而得一高態，並輸出成爲第一 優先信號priO。 然而，第一反及閘401之輸出信號透過反相延遲裝置403 而保持一高態之電位，並且再輸入於反或閘4 0 2之另一輸 入端。藉此，該反或閘4 0 2輸出一低態之信號。此一信號 再經由第一反相器14 0 1而反相成爲一高態，稱其爲第一優 先決策信號pri_det0，而使第一 PMOS電晶體P401斷開。 因此，當信號鎖定於閂鎖裝置4 0 5期間，第一優先信號priO 將輸出爲一高態。 再者，當第二移位暫存器受激勵時，輸出信號Q 1將施 以一高態，而第一優先決策裝置4 2之第二優先決策信號 pri_detl輸出爲一低態。因此，第一優先決策裝置41中之 第二反及閘4 04邏輯組合高態之電源上升信號pwrup及低 態之第二優先決策信號pri_detl，並輸出一高態之第一重 置信號resetO。藉此，第一 NM0S電晶體N401即接通，且 第一節點Q 4 0 1反相至一低態。因而第一優先信號p I* i 0輸 出爲一低態。 參照第6 A圖及第6 B圖，下文將說明根據本發明之一晶 圓老化測試暫存器解碼器電路。 -19- 1233656 晶圓老化測試暫存器解碼器電路係根據第一至第五移位 暫存器之輸出信號Q0至Q4及第一至第五優先信號priO 至Pri4,輸出第一至第十六晶圓老化測試輸出信號wbi_tml 至wbi_tml6。但是，輸出一單一晶圓老化測試輸出信號之 解碼電路，其包含一反相器或一第一反及閘，用以邏輯組 合移位暫存器之一輸出信號，一第二反及閘用以邏輯組合 反相器或第一反及閘之一輸出信號及晶圓老化測試輸出信 號之一反相信號，一第三反及閘用以邏輯組合第二反及閘 之一輸出信號及一優先信號，以及一反相器用以反相第三 反及閘之一輸出信號，最終輸出一晶圓老化測試輸出信號。 下文將舉例說明根據第一移位暫存器之輸出信號Q 0及 第一優先信號priO而輸出第一晶圓老化測試信號wbi_tml 之一電路。 第一反及閘6 0 1邏輯組合第一移位暫存器輸出信號Q 0 經由第一反相器I 6 0 1之反相，以及第一晶圓老化測試信號 wbi_tml經由第一反相器1 6 0 3之反相。第二反及閘6 0 2邏 輯組合第一優先信號priO及第一反及閘601之一輸出信號 。第二反相器I 6 0 2反相第二反及閘6 0 2之一輸出信號，並 輸出第一晶圓老化測試信號wbi_tml。 根據本發明，晶圓老化測試暫存器解碼器對於相同優先 値之測試項目進行分類，係藉由解碼前一級中移位暫存器 之輸出値而完成。換句話說，對於具有相同優先値之各項 測試項目，亦僅選擇其中之一，並且是根據前一級中移位 -20- 1233656 暫存器之一輸出値。因此，對應於項目解碼組合之結果値 必須提供，其中之一位址輸入將依序輸入以執行測試。 【表1】 QO Qi Q2 Q3 Q4 wbi—tm Priority 0 Group 1 0 0 0 0 wbi—tml Priority 1 Group X 1 0 0 0 wbi—tm2 〜wbi一tm3 Priority 2 Group X X 1 0 0 wbi—tm4 〜wbi 一tm7 Priority 3 Group X X X 1 0 wbi—tm8 〜wbi 一tm 15 Priority 4 Group X X X X 1 wbi—tm 16
表1顯不具有相同之優先値之測試項目加以分類，換句 話說，依賴對應於優先値爲〇之群組之第一晶圓老化測試 信號W b i _ t m 1之測試項目係依照第一移位暫存器之輸出信 號Q 〇而執行。依賴對應於優先値爲1之群組之第二及第 三晶圓老化測試信號w b i _ t m 2及w b i _ t m 3之測試項目係依 照第二移位暫存器之輸出信號q丨而執行。再者，依賴對 應於優先値爲2之群組之第四至第七晶圓老化測試信號 wbi —tm4至wbi-tm7之測試項目係依照第三移位暫存器之 輸出信號Q 2而執行。依賴對應於優先値爲3之群組之第 八至第十五晶圓老化測試信號wbi —tm 8至wbi —tml5之測 試項目係依照第四移位暫存器之輸出信號Q 3而執行。依 賴與優先値爲4之群組對應之第十六晶圓老化測試信號 wbi _tml6之測試項目係依照第五移位暫存器之輸出信號 -2 1 - 1233656 Q4而執行。如第5圖所示，在上述之優先群組中，當晶圓 老化測試入口信號w b i _ e n t r y施加以一高態邏輯，且個別 之移位暫存器係依賴時脈信號elk而依序激勵時，晶圓老 化測試係依照優先群之一項而執行。 第7圖及第8圖顯示應用本發明以實現各種應力型態之 情形’應力型態例如記憶單元間之應力，多層介電層之氧 化物-氮化物-氧化物結構應力，***部件之間的應力等是 與晶圓老化測試有關之測試期間內，爲執行記億單元之測 試所需者。 第7圖顯示記憶蕊結構中之一副字元線解碼結構。任一 副字元線S W L 0，S W L 1，S W L 2及S W L 3之啓動皆視信號 PXO，PX1，PX2及PX3之大小而定，藉此’ 一唯一之主字 元線M W L能使用四個副字元線解碼器8 0 2至8 0 5以啓動 該副字元線。此時，用於啓動副字元線之信號ΡΧ0 ’ ΡΧ 1 ，Ρ X 2及Ρ X 3預先解碼最低列位址g a x 〇 1。不論偶數編碼 及奇數編碼之副字元線皆必須分別啓動’俾能分別施以應 力至偶數編碼及奇數編碼之字元線。此外’相鄰之副字元 線必須啓動，俾以鑑別相鄰字元線之間的干擾’而所有副 字元線必須啓動以施加應力至所有記憶單元。 本發明之一實施例，第8圖顯示了邏輯組合測試項目 wbi一tml，wbi_tm2，wbi_tm4，wbi — tm8 及 wbi —tml6 之一 電路圖，各測試項皆具有不同的列位址產生優先次序’俾 以啓動副字元線，如上述方法所述者。依圖示’產生列位 -22- 1233656 址之電路包含了 一反或閘以及用於反相該反或閘輸出信號 之數個奇數編碼反相器。換句話說，奇數編碼字元線，偶 數編碼字元線，2條列橫劃字元線，另2條列橫劃字元線 以及所有字元線之啓動是依照第一，第二，第四，第八， 第十六晶圓老化測試信號w b i _ t m 1，w b i _ t m 2，w b i _ t m 4， wbi_tm8，及 wbi_tml6，如表 2 所示者。 【表2】 wbi—tml wbi 一tm2 wbi—tm4 Wbi 一tm8 wbi 一tml 6 gax01<0> PXO 1 0 1 0 1 gax01<l>PXl 0 1 1 0 1 gax01<2> PX2 1 0 0 1 1 gax01<3> PX3 0 1 0 1 1
如上所述，依照本發明，於一晶圓老化測試時，老化測 試設備僅有少數通道之限制得以克服，而僅唯一之位址輸 入即能支援各種測試項目。於佈局時，因全域位址線之數 目減少而獲得一有效率之路由。另外，不同種類之應力型 態得以實施。 本發明之敘述係參照與一特別應用有關之特定實施例， 對於此項技術具有通常水準以及能接觸本發明所述方法之 人士，將能瞭解本發明範圍內之其他修改及應用。 因此在不脫離本發明範圍內之任何及所有此種應用，更 動及實施例皆受本發明後附申請專利範圍之涵蓋與保護者。 -23- 1233656 (五）圖式簡單說明 本發明之前述特色及其他特性將於以下描述中加以說明 ，並配合所附圖示，其中： 第1圖是傳統晶圓老化測試模式電路之一方塊圖； 第2圖是具有一依本發明之移位暫存器之晶圓老化測試 模式電路方塊圖； 第3圖顯示根據本發明之一晶圓老化測試模式入口電路； 第4 A圖及第4 B圖顯示依本發明之一晶圓老化測試項目 之優先決策電路； 第5圖顯示依本發明之一晶圓老化測試計畫流程圖； 第6 A圖及第6 B圖顯示依本發明之晶圓老化測試暫存器 解碼電路； 第7圖顯示應用於本發明之記憶蕊之一副字元線解碼結
第8圖顯示依本發明適用之一晶圓老化測試上之最低列 位址產生電路；及 第9 A至9 D圖之時序圖顯示依本發明使用電腦輔助設計 (CAD)以確認一晶圓老化測試電路之結果。 主要部分之代表符號說明 41，42,43,44,45 優先決策裝置 10 1 命令解碼器 102 位址閂 103,104,106 模式暫存器 1 0 5,1 0 7 入口電路 -24- 1233656 10 8 模 式 暫 存 器 1 0 9,2 0 9 正 常 測 試 模 110,210 晶 圓 老 化 測 20 1 命 令 解 碼 器 202 位 址 閂 203 模 式 暫 存 器 2 04 模 式 暫 存 器 205,207 入 □ 電 路 206 模 式 暫 存 器 208 模 式 暫 存 器 2 11 晶 圓 老 化 測 212-215 移 位 暫 存 器 301,306 閂 鎖 裝 置 302,403 反 相 延 遲 裝 303,304,305 反 或 閘 3 07 延 遲 裝 置 308,401,404 反 及 閘 311-315 正 反 器 電 路 402 反 或 閘 405 閂 鎖 裝 置 406,601 反 及 閘 602 反 及 閘 8 0 2 - 8 05 副 字 元 線 解 解碼器 式暫存器解碼器 試模式暫存器解碼器 碼器 解碼器 試優先決策電路 置 -25-