TWI231040B - Semiconductor integrated circuit device - Google Patents
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Description
1231040 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於内藏火花消減器（spark kuler)二極體 而適於保護輸出電晶體的半導體積體電路。 【先前技術】 例如，3相馬達驅動器係如第14圖所示，於直流電源 VCC、GND間並聯連接了已串聯連接的
Tr3-Tr4、Tr5-Tr6)。然後， 1電曰曰體（TH-Tr2、 及Tr5-Tr6之間取出的輸出用:攸Td-Tr2、Tr3-Tr4 如此在負栽為感應負而4接到馬達Μ的電路結構。 而產生正/反方向的"電'"動勢寺’會伴隨馬達的旋轉/停止 連接電晶體之集極、射極。在以往，係於已I C化的串聯 出端子因上述反向電動=間連接保護二極體。然後，於輸 時，將二極體12導通⑺而較GND電位低或較vcc電位高 向固定電位，而來保護含利用該種方式使上述電動勢逃 =其在對二極體丨2流通二有串聯連接之電晶體的丨c内部。 零件作為二極體2所構成。八之多的大電流時，係採用個別 ^ 在此種情況下從使 ^件數，亦希望也能夠者的觀點來看，為了削減機器的 流通數A之多的大電流的、一二極體12予以1C化。但是，若將 現在積體電路内無法避一極體予以積體化，則恐怕會出 ^電流的可能性。而且，發生的寄生電晶體效果而流通寄 ⑽之外，最糟的場合寄生電流係在成為流通的無效電 性。 a級含陷入鎖定（utch-uP)的危險 因此，例如在日本
寺開平6 - 1 0 045 9號公報中即提出記
1231040 五、發明說明（2) 載有防止寄生電流的構造。 如第1 5圖所示，在P型半導體基板1與N型半導體基板2 之間設置N +型的埋入層3。以包圍該埋入層3的方式，P +型 分離區4從半導體層2表面擴散到半導體基板1，而形成一 個晶島（i s 1 a n d ) 5。然後，在上述埋入層3的上面以部份重 疊的方式形成P+型埋入層6。並設置包圍該P+型埋入層6， 且從半導體層2表面到達N +型埋入層3的N +型導出區7。在 該被包圍之區域中形成了 N +型的擴散區8。另外，在導出 區7所包圍之區域中，設置了包圍上述擴散區8，並從半導 體層2到達P+型埋入層6的P+型導出區9。然後，在上述擴 散區8設置陰極1 0、在P+型導出區9設置陽極1 1，該電極係 與N+型的導出區7作電性連接。 也就是說，P+型導出區9與P+型埋入層6變成陽極區， N +型擴散區8與導出區9所包圍的N型半導體區變成陰極 區’而構成二極體。 在上述的二極體元件中，形成以N +型埋入層3為基 極、以P+型埋入層6為射極、以P型半導體基板1與P+型分 離區4為集極的PNP型寄生電晶體TR2。不過，由於藉由陽 極的連接，使該寄生電晶體TR2的基極-射極間變成同電 位，而得以防止寄生PNP電晶體TR2進行導通動作。 在上述的習知半導體積體電路裝置中，如第1 4圖所 示，於負載為感應負載時，伴隨馬達的旋轉/停止會產生 正/反向的電動勢。因此，在已I C化的串聯連接電晶體的 集極-射極間連接保護二極體。然後，於因上述反向電動
314517.ptd 第7頁 1231040 五、發明說明（3)
勢使得輸出端子較GND電位# I 二極體1 2而使上述電動勢逃_ : khVCC電位高時，利用導通 已串聯連接之電晶體的I (：内外疋包位。而且，保護包含 A之多的大電流時，係採用個。尤其是在二極體12流通數 成。 口別零件作為二極體1 2而構 此外，藉由為了削減機 予以I C化的需求等，而將流二叙令件數希望也將二極體1 2 積體化。不過，由於積體電A之大電流的二極體加以 電晶體效果而流通的寄生電、、*因無法避免所產生的寄生 圖所示’採取了將二極體納;;L卜無效電流等問題，如第15 然而，如上所述，#秋可：内部的構造。 但如第15圖所示，二極體？2:極體12納入IC的内部， 陽極"為高電壓的情形此時斷：二0FF)情形，即陰極10較 電晶體TR1的PN接合面之擊穿雷?\受成需要用以對應因寄生 所造成半導體破壞的耐壓。亦(bl*eak d㈣n cuuent) 寄生電晶體TR 1基極區的p+型搛P，在習知的構造中，作為 很難控制電流放大率hfe，且;^ 6的寬度較窄，故存在 的問題。 …、去確保寄生電晶體TR1耐壓 此外，如第15圖所示，在羽 生電晶體TR2進行導通動作，雖H、構造中’為了控制寄 的構造，但透過基板將會流通取/極-射極間為同電位 。一)。因此，因寄生電流。—
曰曰體TR2所造成的漏为雷流， 而產生無法獲得預期順向電流的 成的扃Λ ◎L 【發明内容】 ° ' °
314517.ptd 1231040_ 五、發明說明（4) 本發明係有鑑於上述習知之問題而加以研發者，本發 明之半導體積體電路裝置係具有：一導電型半導體基板； 在該基板表面至少層積一層的逆導電型蠢晶層；在上述基 板與弟1層蠢晶層之間所形成的弟1逆導電型埋入層，形成 於上述基板與上述第1層磊晶層之間，且與上述第1逆導電 型埋入層重疊所形成的第1一導電型埋入層；與上述第1 一 導電型埋入層連結，且亦與形成於上述最上層磊晶層的第 1一導電型擴散區相連結的一導電型埋入區；與上述第1逆 導電型埋入層連結，且亦與形成於上述最上層磊晶層的第 1逆導電型擴散區相連結的逆導電型埋入層區；以及形成 於上述第1 一導電型擴散區所包圍之上述最上層磊晶層上 的第2逆導電型擴散區，其特徵為：形成於上述最上層磊 晶層的第2—導電型擴散區，係至少令其一部份與上述第1 一導電型擴散區相重疊，且陽極係與上述第1逆導電型擴 散區和上述第2—導電型擴散區相連接。 本發明之半導體積體電路裝置，其特徵為，在上述第 2逆導電型擴散區上最好從上述最上層磊晶層表面重疊形 成逆導電型井區。 又，本發明之半導體積體電路，其特徵為，上述第1 一導電型埋入層上面，係最好至少較上述第1逆導電型埋 入層上面更位於上述第2逆導電型擴散區側，且上述第1一 導電型埋入層與上述第2逆導電型擴散區係以深度方向相 隔而形成。 【實施方式】
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以下針對本發明之半導體積體電路裝置，參照第lg| 至第5圖詳加說明。其中，第1圖係圖示本實施之第1實施 形態’第4圖係圖示本實施之第2實施形態。 【第1實施形態】 第1 (A )圖係顯示本發明半導體積體電路裝置之結構 之剖面圖’第1 ( B )圖係本發明半導體積體電路裝置的電 路圖。其中’在本實施形態中，雖僅圖示說明形成半導^ 積體電路裝置的二極體元件區域，但在其他區域形成有^ 立型PNP電晶體元件、NPN電晶體元件等。 如第1 (A)圖所示，在p-型單晶矽基板21上，形成厚产 2至1 0// m的第i磊晶層2 2，在第1磊晶層2 2上形成厚度8至又 10// m的第2蟲晶層23。第1及第頌晶層22、23，係二分別 形成2層合計膜厚為8至1 6// m左右的方式予以形成。而， 基板2 1與第1及第2蠢晶層2 2、2 3，係形成藉由貫穿該等的 P +型分離區2 4來形成二極體元件的島區。其中，如上所 述’在本實施形態中雖僅圖示二極體元件，但其他也藉由 P+型分離區24而形成有直立型PNP電晶體元件、NPN電晶體 元件等所形成的島區。 該分離區2 4係由從基板2 1表面以上下方向擴散的第1 分離區2 5、從第1及第2磊晶層2 2、2 3的邊界以上下方向擴 散的第2分離區2 6，與從第2磊晶層2 3表面形成的第3分離 區2 7所構成。而且，藉由連結三者而使第1及第2磊晶層 2 2、2 3分離成島狀。 以下’針對本發明之二極體元件加以說明。如圖示，
11 ml
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在基板2 1與第1蠢晶層2 2夕ρ弓舌晶r丄 P+型第i埋入層29。然後之=二成_第1埋入層28與 w如八w丄 曼於弟1及弟2屋晶層22、2 3的邊 :=;成3:=型2;;里層入=+^埋入層-該上 =第隱晶層23表面達ρ+型* 2埋入層 散成 Ϊ Is :Ϊ:+型"31、34所包挟的Ν-型第1及第‘晶 i ^ : 為陰極區而構成ΡΝ接合二極體。此 第^區3Ϊ。弟2蟲晶層23表面達Ν+型第2埋入層3_Ν+型 之後在本叙明中，從第2蟲晶層2 3表面形成Ρ +型第2 擴政區32 ’亚令Ρ+型第2擴散區32的一部份與ρ+型第丨擴散 區34相重疊。並在形成於第2蟲晶層23表面的絕緣層卿 成用以連接陽極39的接觸孔38。此時，接觸孔瓣為了連 接Ρ+型第2擴散區32與陽極39，而形成於ρ+型第2擴散區32 的正上方部。而，Ν+型第丨擴散區33與ρ+型第2擴散區32係 透過陽極39予以短路。藉由該種方式，詳細内容雖待後 述’但使得寄生ΝΡΝ電晶體TR1的基極―集極間、寄生ρνρ電 晶體TR2的基極-射極間形成短路。其中，詳細内容雖待後 述，但形成Ρ+型第2擴散區32的目的係在於將寄生ρνρ電晶 體TR2的射極側電阻值設定成較基極側的電阻值為高。因 此，接觸孔38的位置可依據預期的電阻值而予以任意變 更。 在本實施形態中，係於基板2 1與第1磊晶層2 2之間重
1231040 ------ 五、發明說明（7) 疊形成N+型第]Λ爲0〇a u N+型第1揀入® ^ 28人P+型第1埋入層29°然後，例如 入層2 8係使用銻（s b) 繁 用硼（B)而形成。田卜μ : 而Ρ+型弟i埋入層29係使 ^ ^ ^ π , ^ 口此，错由雜質擴散速度及雜質使用濃 且有p+别笛1+圖 ，在Ν+型第1埋入層28的上下形成 八頁Κ十型第1埋入a ? q的娃 乂 型第 厚的構造。之後，如上述，形成將P + 作陽托厂 入層29、31與P+型第1及第2擴散區34、32卷 八一 村弟1及弟2磊晶層22、23當作陰極區的 ^ Ϊ體。又’在形成為陰極區的第2蠢晶層2 3上形成有 ^弟2擴散區35以作為陰極導出區。而，Ν+型第2擴散區 每Ρ+型第1埋入層29係變成以深度方向相隔而形成的構 2^ 〇 • /依據上述本發明之構造，二極體元件處於OFF狀態的 清形’亦即’在P+型第1埋入層29與N_型第1磊晶層22所形 成的PN接合面會有施加逆偏壓之情形。在此情況下，可於 由第1及第2磊晶層2 2、2 3所構成的N型區大幅獲得空乏層 形成區。而在N型區所形成的空乏層藉由確保耐壓，將可 才P制擊牙電流所造成的内部元件破壞。 又，第2磊晶層2 3之表面係由絕緣層3 6被覆，透過形 成於絕緣層3 6的接觸孔3 7、3 8、4 0設置有各種鋁電極。而 雖未圖示，但在基板2 1係有用以接合分離的接地。 如第1 (A )圖及第1 ( B)圖所示，在本實施形態的構造 中’係利用導通二極體元件，而主要形成寄生NPN電晶體 TR1、寄生pNP電晶體TR2、寄生電阻IM、R2。以下，針對 二極體元件在導通狀態下左右流通至基板2 1之漏洩電流的
1231040 五、發明說明（8) 寄生電晶體之動作予以說明。 首先，寄生NPN電晶體TR1，係由以N+型第i埋入層28 為集極、以P+型第i埋入層29為基極及以第1及第蹯^層 22、2 3為射極所構成。而在寄生NpN電晶體TR1的基極9 ，P+型第1及第2埋入層29、31與P+型第1及第2擴散區3[ 2所、、且成之可生電阻R1。另一方面，在寄生電晶體τ N+型第1及第2埋人層28、型第1擴散區 石且曰成之可生電阻R2。如圖示，在本發明中，係具有在 苐猫晶立層、23形产P+型第1及第2擴散區34、32的特徵。而 ^ 以°卩伤重®兩者的方式予以形成，並在P +型第2擴散 區32上與陽極39相連接。 八月文 土，此方式’寄生電阻R1係可將電阻值只增加P+型第2 f政區i2的區域部份。寄生電阻r 1的電阻值可隨使用用途 、、作任意的設計變更，可透過P+型第2擴散區32的形成區 或接觸孔38的形成位置予以調整。在本實施形態中，係則 2利用Φ成P +型第2擴散區3 2，而使寄生電阻R丨的電阻值 增大i至3Ω左右的構造。亦即，寄生電阻R 1的電阻值係較 f生包阻R2的電阻值為大的構造。其結果，在寄生npn電 曰日肖豆T R 1隹連接同一陽極3 g而使基極—集極間短路，但還是 叮以、准持木極電位較基極電位更高的電位。而且，在寄生 NPN電晶體TR1由於流通和二極體元件的順向電流（丨f )相 同方向的電流’故可以提高二極體元件順向電流（I f)的 特性。 另一方面，寄生PNP電晶體TR2，係以P-型基板21為集
314517.ptd 第13頁 1231040
:!所：Γ型第1埋入層28為基極…+型第1埋入層29為射 型第1及第。:Π生潰電晶體TR2的身"亟，則構成有由P+ , 运29、 31與P+型第1及第2擴散區34、 32所组 成的寄生電阻Μ。另一 ^ 以尸/Τ、、且 Ρ,Ι槿占i S 方面，在寄生PNP電晶體TR2的基極 组成的年峰t苐1及第2埋入層28、30及N型第1擴散區33所 而如上所述’在本發明中係具有形成 雷寺徵，且寄生電阻R1的電阻值較寄生 電阻1^2的毛阻值為大的構造。
陪μ t由採用該種方法，寄生PNP電晶體TR2雖然連接同一 1%極3 9而使基極-1+ μ pq 4- μ , « 較Μ & # ^ > ΛΛ 逛是可以維持基極電位 電位。其結果，在寄生ΡΝΡ電晶體TR2可 二型弟2擴散區3 2更確實的維持基極電位比射極電位 你门的電位。而且，可以阻止寄生ΡΝΡ電晶體TR2的0騰 作，並能極力抑制透過寄生ΡΝρ電晶體TR2流 漏洩電流。 & ^
第2圖係P+型第2擴散區32形成時與未形成時，二極體 兀件的順向電流（If)與流至基板21的漏泡電流（Isub)間 之，係圖。具體而吕，以一點鏈線所示之曲線係未形成p + 型第2擴散區32，且P+型第}擴散區34與N+型第丨擴散區33 以同陽極3 9相連接的情形。另一方面，實線所示的曲線 係形成P+型第2擴散區32，且P+型第2擴散區32與N+型第1 擴政區3 3以同一陽極3 9相連接的情形。如圖所示，例如獲 ^ 2 · 5 (A )的二極體元件順向電流（丨f )時，若未形成p+型 第2擴散區32時，則流往基板21的漏洩電流（Isub)會產生
1231040 五、發明說明（10) 30 Ox 10 ~3(A)左右。另一方面，若形成p+型第2擴散區32 時，則流往基板2 1的漏洩電流（I sub )會產生5 Ox 1 0 _3( A ) 左右。而且透過實驗証明隨著加大二極體元件的順向電流 (I f )，流往基板2 1的漏洩電流（I sub )差即會變大。亦即， 利用形成P+型第2擴散區3 2，且將寄生電阻R 1的電阻值設 定為較寄生電阻R 2的電阻值大，可減少流往基板2 1的漏洩 電流（I sub )，且能加大二極體元件的順向電流（I f )。 在此就第3圖所示之構造加以說明第3圖係為未形成本 發明之P+型第2擴散區32，且於形成P+型第1擴散區34的第 2蠢晶層2 2表面形成多晶碎4 2時之剖面圖。如圖所示，藉 由在第2磊晶層2 2表面形成多晶矽4 2，並以多晶矽4 2當作 電阻使用，可獲得與上述第1 (A )圖的構造相同的效果。 該種情形，透過導入多晶矽4 2的雜質量可任意變更多晶矽 42的電阻值，且可和P+型第2擴散區32做同樣的處理。其 他的構造及效果因為和上述第1 ( A)圖的構造相同，所以 請參照上述說明，在此不再說明。 又，如第5 ( A)圖所示，也可以如第1 ( A )圖所示以重疊 包圍二極體元件N+型第2擴散區35的方式作成形成N+型井 區43的構造。而藉由該構造於二極體元件ON時，N+型井區 4 3將會減少在第2蠢晶層2 3的寄生電阻。即，在本發明二 極體元件的PN接合中，可以降低由第1及第2磊晶層22、23 所構成之N型區的電阻值。利用該種方式，減少二極體元 件的順向電壓（VBEF)，可以提升二極體元件的順向電流 (I f )。不過，以形成N +型井區4 3的方式將會減少從P N接合
314517.ptd 第15頁 1231040 五、發明說明（11) 面擴展的空乏層形成區，而會降低〇FF時二極體元件的耐 壓。因此，是要重視耐壓特性，還是要重視順向電流（丨f) 特性需因應使用用途，而來決定是否要形成N +型井區4 3。 其中，其他在不脫離本發明的要旨範圍下，可做種種 的變更。 (第2實施形態）
第4 ( A)圖係顯示本發明半導體積體電路裝置構造的 剖面圖，第4 ( B )圖係本發明半導體積體電路裝置的電路 圖。又，在本實施形態中，與第1實施形態一樣雖僅就圖 示之形成半導體積體電路裝置的二極體元件之區域加以說 明’但在其他的區域中係形成有直立型PNP電晶體元件、 NPN電晶體元件等。
如第4(A)圖所示，在P_型單晶矽基板51上，形成厚 度2至1 0// m的第1磊晶層5 2，並在第1磊晶層5 2上形成厚度 8至1 0// m的第2蠢晶層5 3。第1及第2蠢晶層5 2、5 3，係分 別形成2層合計8至1 6// m左右的膜厚。而基板5 1與第i及第 2蠢晶層5 2、5 3，係藉由貫穿該等的p+型分離區5 4來形成 具有一極體元件的島區。又如上述，在本實施形態中雖僅 圖示二極體元件，但其他透過P +型分離區5 4形成有具有直 立型PNP電晶體元件、NPN電晶體元件等的島區。 該分離區5 4係從第1及第2蠢晶層5 2、5 3的邊界往上下 方向擴散，並由朝下方向到達基板5 1的第1分離區5 5，與 從第2蠢晶層5 3表面形成的第2分離區5 6所構成。而且，藉 由連結二者而使第1及第2磊晶層5 2、5 3分離成島狀。此
314517.ptd 第16頁 1231040 五、發明說明（12) 外’藉由該種構造’第2實施形態與第1實施形態相較之 下，可以減少一片光罩數。 以下’針對本發明之二極體元件加以說明。如圖示， 在f板51與第1蠢晶層52之間形成N+型第丨埋入層57。在N + 型第1埋入層5 7形成有將一部分重疊之由第1及第2蠢晶層 5 2 5 3的邊界部份所形成的p +型埋入層5 8。並在第1及第2 蠢晶層52、53的邊界部份形成有N+型第2埋入層59。該n + 型第2埋入層5 9，係與N +型第1埋入層5 7重疊其一部份。 形成。有從第2蠢晶層53表面到達p+型埋入層58的P+型
第1擴散區/Ο。而由該等ρ+型區58、6〇所包挾的Ν—型第2蠢 曰=層53，係藉由形成為陰極區而構成ρΝ接合二極體。此 時’形成有從第2蠢晶層53表面到達Ν+型第2埋入層59的Ν + 型第1擴散區6 1。
之後’在本發明中，從第2蠢晶層5 3表面形成ρ+型第2 擴散區62 ’並令ρ+型第2擴散區62的一部份與ρ+型第1擴散 區6 0相重$。並在形成於第2蟲晶層2 3表面的絕緣層6 4形 成用以連接陽極6 8的接觸孔6 6。此時，接觸孔6 6係為了連 接Ρ+型第2擴散區62與陽極68，而形成於ρ+型第2擴散區62 的正上方部。而且，Ν+型第1擴散區61與ρ+型第2擴散區62 係透過陽極6 8而短路。藉由該種方式，詳細内容容待後 述’但使得寄生ΝΡΝ電晶體TR1的基極—集極間、寄生ρΝρ電 晶體TR2的基極-射極間形成短路。又，詳細内容雖待後 述’但形成Ρ +型第2擴散區6 2之目的係在於將寄生ρ ν ρ電晶 體TR2的射極側電阻值設定成較基極側的電阻值為高。因
314517.ptd 第17頁 1231·__ 五、發明說明03) 此，接觸孔6 6的位置可& τ依據預期的電阻值而予以任意變 更。 〜 區6:二Ϊ陽：ΐ將:里二層曰5】與Ρ+型第1及第2擴散
接合二極體。又，在來f f弟2麻日日層53當作陰極區的PN _第2擴散區63以作陰^屮區「的第2蠢晶層53中形成q 與P+塑埋入層58係變成為以陰區/而N+型第2擴散區63 依據上述本發明度方f:隔而形成的構造。 比… .3 丄 之構以，二極體元件處於OFF狀態的 二PN；&二:合古型埋入層58與N-型第2蠢晶層53所形成 i斤9石口日S曰^加逆向偏壓之情形。在此情況下，可於 =弟。絲:層53所構成的㈣區及由p+型埋入層⑽所構成的 型區4獲知二乏層形成區。而在Ν型區及ρ型區所形成的空 乏層藉由確保耐壓’將可抑制擊穿電流所造成的内部元 破壞。 Τ 又’第2磊晶層5 3之表面係由絕緣層6 4被覆，透過形 成於絕緣層64的接觸孔65、66、6 7設置有各種鋁（Α1)電 極。而雖未圖示，但在基板5丨係有用以接合分離的接地。 而在本實施形態中，寄生NPN電晶體TR3，係由以第j 蠢晶層5 3為射極、以p +型埋入層5 8為基極，及以N +型第^ 埋入層5 7為集極所構成。而寄生p n p電晶體τ R 4，係由P增 埋入層5 8為射極、n +型第1埋入層5 7為基極及P-型基板5 1 為集極所構成。寄生電阻R3係由P+型第1及第2擴散區6〇、 6 2與P +型埋入層5 8所構成。而且，寄生電阻R 4係由N型第 及第2埋入層5 7、5 9與N型第1擴散區6 1所構成。上述四者
314517.ptd 第18頁 1231040 五、發明說明（14) 之關係如第4 ( B )圖的電路圖所示，並與第1 ( B )圖所示的 第1實施形態的電路相同。而與第1實施形態一樣地，在第 2實施形態中也形成有P+型第2擴散區6 2，且具有寄生電阻 R3的電阻值較寄生電阻R4的電阻值為大的特徵。因此，在 第1實施形態所說明的效果在第2實施形態中也同樣可以獲 得，故請參照第1實施形態的說明，在此不再說明。 又在本實施形態中亦如第1實施形態之第3圖所示，也 可以將P+型第2擴散區62改成由多晶矽42構成的電阻。在 該種情況也可獲得同樣效果。而如第5 ( B )圖所示，在本 實施形態中也是依重視耐壓特性，還是重視順向電流（I f ) 特性而因應使用用途，來決定是否要形成N+型井區70。 其中，其他在不脫離本發明的要旨範圍下，可做種種 的變更。 接著，針對第1圖所示之本發明半導體積體電路裝置 的製造方法參照第6至1 3圖加以說明。 首先，如第6圖所示，準備P-型單晶矽基板2 1，並將 該基板2 1的表面予以熱氧化而全面形成例如0 . 0 3至0 . 0 5// m左右的氧化矽膜。之後，利用周知的微影技術於形成N + 型第1埋入層2 8的部份形成設有開口部的光阻劑 (photoresist)以作為選擇光罩（mask)。之後，以20至 6 5 keV的加速電壓、1. Ox 10 13至1. Ox 10 15/cm^導入量將例 如銻（Sb)的N型雜質予以離子植入並擴散。 接著，如第7圖所示，於第6圖中所形成的氧化矽膜 上，利用周知的微影技術在形成分離區2 4的第1分離區2 5
314517.ptd 第19頁 1231040 五、發明說明（15) 及P+型第1埋入層2 9的部份形成設有開口部的光阻劑以作 為選擇光罩。並以6 0至1 OOkeV的加速電壓、1. Ox 1 〇丨3至i Ox 1 0 15/ cm的導入量將例如硼（B )的P型雜質予以離子植入 並擴散。之後，除去光阻劑，此時，N +型的第1埋入層2 8 同時被予以擴散。 接著，如第8圖所示，全部去除於第6圖中所形成的氧 化矽膜，且將基板2 1配置在磊晶成長裝置的加熱台 (susceptor)上。並藉由燈管加熱，於基板21上施加例如 1 0 0 0°C左右高溫，同時在反應管内導入S i Η心1 2(二氯矽燒） 氣體與H2 (氫）氣體。藉由此種方式，在基板2 1上成長例如 電阻率為1 · 2 5Ω cm、厚度2 · 0至1 0 · 〇# m的第1蠢晶層2 2。 之後’將第1蟲晶層2 2的表面予以熱氧化並形成例如〇 . 〇 3 至〇 · 0 5# m左右的氧化矽膜。然後利用周知的微影技術在 形成N+型第2埋入層30的部份形成設有開口部的光阻劑以 作為選擇光罩。並以20至65keV的加速電壓、1 · Ox 1 〇 至 1 · 〇x 1 0 15/ cm的導入量將例如磷（p)的N型雜質予以離子植 入並擴散。之後，除去光阻劑。此時，N +型第1埋入層 28、P+型第1分離區25及p+型第1埋入層29同時被予以擴 散。 接著，如第9圖所示，於第8圖中所形成的氧化矽膜 上’利用周知的微影技術於形成分離區2 4的第2分離區2 6 及P+型第2埋入層3 1的部份形成設有開口部的光阻劑以作 為選擇光罩。並以60至1 OOkeV的加速電壓、1. Ox 1 〇 13至1. Ox 1 0 15/ cm妁導入量將例如硼（b )的P型雜質予以離子植入
314517.ptd 第20頁 1231040 五、發明說明（16) 並擴散。之後，除去光阻劑。此時，N+型第2埋入層30同 時被予以擴散。 接著，如第1 0圖所示，全部去除於第8圖中所形成的 氣化秒膜’且將基板21配置在蠢晶成長裝置的加熱台上。 並藉由燈管加熱，於基板2 1上施加例如1 〇 〇 〇°c左右高溫， 同時在反應管内導入Si H2C1 2氣體與H2氣體。藉由此種方 式，在基板21上成長例如電阻率為1 · 25Ω cm、厚度8. 0至 1 0 ·0// m的第2蠢晶層2 3。之後，將第2蟲晶層2 2的表面予 以熱氧化並形成例如〇 · 〇 3至〇 · 〇 5// m左右的氧化石夕膜。然 後利用周知的微影技術在形成N +型第1擴散區3 3的部份形 成設有開口部的光阻劑以作為選擇光罩。並以20至65keV 的加速電壓、1 · Ox 1 〇 13至1 · 〇x 1 〇】5/ cm钠導入量將例如磷 (P )的N型雜質予以離子植入並擴散。之後，除去光阻 劑。此時’ IU型第2埋入層30、P+型第2分離區26及P+型第 2埋入層3 1同時被予以擴散。 接著’如第1 1圖所示，於第丨〇圖中所形成的氧化矽膜 上’利用周知的微影技術於形成分離區2 4的第3分離區2 7 及P+型第1擴散區34的部份形成設有開口部的光阻劑以作 為選擇光罩。並以6 0至1 〇〇keV的加速電壓、1 · 〇x 1 0 13至1 · 〇χ 1 〇 15/ cm的導入量將例如硼（Β )的ρ型雜質予以離子植入 it擴散。之後，除去光阻劑。此時，Ν+型第1擴散區33同 時被予以擴散。 接著，如第1 2圖所示，於第1 〇圖中所形成的氧化矽膜 上’利用周知的微影技術於形成P+型第2擴散區32的部份
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第21頁 1231040 五、發明說明（17) 形成設有開口部的光阻劑以作為選擇光罩。、， lOOkeV的加速電壓、[οχ 1〇13至1〇χ 。亚以60至 例如硼（Β )的Ρ型雜質予以離子植入並 Cm妁導入里將 光阻劑。此時，第3分離區27及p+型第心佼丨示云 以擴散。 t弟1擴散區34同時被予 接著，如第13圖所示，於第10圖中所形成的 上，利用周知的微影技術於开》成N+型第μ % r· Q ' ^ αη 乐ζ擴散區3 5的部价 形成設有開口部的光阻劑以作為選擇光罩。 65keV的加速電壓、ιοχ 1〇 丨3至1〇>< 1〇15/ 、％ 如填型雜質予以離子植入並擴散。之後例 阻劑二此時，P+型第2擴散區32同時被予以擴散。，、先 最後，透過形成於絕緣層36的接觸孔37、38、 成例如由鋁ui)構成的陽極39及陰極4卜此時 〇杂= 形態中，如上述透過接觸孔37、38，N =鈿 第2擴散區32連接共同的陽極39。然後即 ^^3與 示的二極體元件。 弟UA)圖所 ^，在本實施形態中雖僅就二極體元 以說明，但在其他的島區形成有直立型PNP電晶體元件去加 NPN電晶體元件等。盆仙卢丁於私丄 包日日®兀件、 可做種種的變/。 /、不脫離本發明的要旨範圍下， [發明之效果] u丨發明半導體積體電路裝置的二極體元件 雨者Ϊ相重6表面形成p型的第1及第2擴散區，並以將 > $，、一部份的方式予以形成。而具有在p型第2
314517.ptd 第22頁 1231040
314517.ptd 第23頁 1231040 圖式簡單說明 【圖式簡單說明】 第1圖係用以說明本發明半導體積體電路裝置的二極 體元件之（A )剖面圖（B )等效電路圖。 第2圖係顯示本發明半導體積體電路裝置的順向電流 與流往基板的漏 電流之關係特性圖。 第3圖係說明本發明半導體積體電路裝置之剖面圖 第4圖係說明本發明半導體積體電路裝置之（A )剖視圖 (B)等效電路圖。 « 第5圖係說明本發明半導體積體電路裝置之（A )剖面圖 (B )剖面圖。 第6圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第7圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第8圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第9圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第1 0圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第1 1圖係說明本發明半導體積體電路裝置之製造方法之剖 面圖 。 第1 2圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。
314517.ptd 第24頁 1231040 圖式簡單說明 第1 3圖係說明本發明半導體積體電路裝置之製造方法 之剖面圖。 第1 4圖係說明習知半導體積體電路裝置之等效電路 圖。 第1 5圖係用以說明習知半導體積體電路裝置之二極體 元件之剖面圖 1 P型半導體基板 2 N型半導體基板 3 N +型埋入層 4 P+型分離區 5 晶島 6 P+型埋入層 7 N+型導出區 8 N +型擴散區 9 P+型導出區 10 陰極 11 陽極 12 二極體 21 基板 22 第1磊晶層 23 第2蟲晶層 24 分離區 25 第1分離區 26 第2分離區 27 第3分離區 28 N型第1埋入層 29 P型第1埋入層 30 N型第2埋入層 31 P型第2埋入層 32 P型第2擴散區 33 N型第1擴散區 34 P型第1擴散區 35 N型第2擴散區 36 絕緣層 37^ 38、40 接觸孔 39 陽極 41 陰極 42 多晶矽 43 N型井區
314517.ptd 第25頁 1 _____ 1231040
圖式簡單說明 51 基板 52 弟1蠢晶層 53 弟2蠢晶層 54 分離區 55 第1分離區 56 第2分離區 57 N型第1埋入層 58 P型埋入層 59 N型第2埋入層 60 P型第1擴散區 61 N型第1擴散區 62 P型第2擴散區 63 N型第2擴散區 64 絕緣層 65 接觸孔 66 接觸孔 67 接觸孔 68 陽極 69 陰極 70 N型井區 314517.ptd 第26頁
Claims (1)
1231040 六、申請專利範圍 1 . 一種半導體積體電路裝置，係具備有： 一導電型的半導體基板； 逆導電型蠢晶層，其係至少層積一層於該基板表 面上； 第1逆導電型埋入層，其係形成於上述基板與第1 層蠢晶層之間， 第1一導電型埋入層，其係形成於上述基板與上述 第1層磊晶層之間，且與上述第1逆導電型埋入層重疊 形成； 一導電型埋入區，其係與上述第1 一導電型埋入層 相連結，且亦與形成於最上層之磊晶層之第1一導電型 擴散區相連結； 逆導電型埋入區，其係與上述第1逆導電型埋入層 相連結，且亦與形成於上述最上層之磊晶層之第1逆導 電型擴散區相連結；及 第2逆導電型擴散區，其係形成於為上述第1一導 電型擴散區所包圍之上述最上層之磊晶層；其中， 形成於上述最上層磊晶層之第2—導電型擴散區， 係與上述第1一導電型擴散區至少重疊其一部份，且陽 極係與上述第1逆導電型擴散區和上述第2—導電型擴 散區相連接者。 2.如申請專利範圍第1項的半導體積體電路裝置，其中， 係於上述第2逆導電型擴散區從上述最上層磊晶層表面 重疊形成有逆導電型井區。
314517.ptd 第27頁 1231040 六、申請專利範圍 3. 如申請專利範圍第1項的半導體積體電路裝置，其中， 至少上述第1 一導電型埋入層上面，係較上述第1逆導 電型埋入層上面更位於上述第2逆導電型擴散區側，且 上述第1 一導電型埋入層與上述第2逆導電型擴散區， 係以深度方向相隔而形成。 4. 如申請專利範圍第1項的半導體積體電路裝置，其中， 上述一導電型埋入區，係由形成於複數個上述磊晶層 間的一導電型埋入層相連結而形成。 5. 如申請專利範圍第1項的半導體積體電路裝置，其中， 上述逆導電型埋入區，係由形成於複數個上述磊晶層 間的逆導電型埋入層相連結而形成。 6. —種半導體積體電路裝置，係具備有： 一導電型的半導體基板； 逆導電型第1磊晶層，其係層積在該基板表面上； 第1一導電型埋入層，其係與形成於上述基板與上 述第1磊晶層之間的第1逆導電型埋入層相重疊而形 成； 逆導電型第2磊晶層，其係層積在上述第1磊晶層 表面； 第2—導電型埋入層及第2逆導電型埋入層，其係 形成於上述第1磊晶層與上述第2磊晶層之間； 第1一導電型擴散區，其係從上述第2磊晶層表面 擴散形成到上述第2—導電型埋入層； 第1逆導電型擴散區，其係從上述第2磊晶層表面
314517.ptd 第28頁 1231040 六、申請專利範圍 擴散形成到上述第2逆導電型埋入層；及 第2逆導電型擴散區，其係形成於為上述第1一導 電型擴散區所包圍之上述第2磊晶層；其中， 形成於上述第2磊晶層之第2—導電型擴散區，係 與上述第1一導電型擴散區至少重疊其一部份，且陽極 係與上述第1逆導電型擴散區和上述第2—導電型擴散 區相連接。 7. 如申請專利範圍第6項的半導體積體電路裝置，其中， 係於上述第2逆導電型擴散區從上述第2磊晶層表面重 疊形成有逆導電型井區。 8. —種半導體積體電路裝置，係具備有： 一導電型的半導體基板； 逆導電型第1蠢晶層’其係層積在該基板表面， 逆導電型第2磊晶層，其係層積在該第1磊晶層表 面·’ 第1逆導電型埋入層，其係形成於上述基板與上述 第1磊晶層之間； 一導電型埋入層，其係形成於上述第1磊晶層與上 述第2磊晶層之間，且與上述第1逆導電型埋入層至少 形成重疊其一部份； 第2逆導電型埋入層，其係形成於上述第1磊晶層 與上述第2磊晶層之間，且令其一部份與上述第1逆導 電型埋入層相重疊； 第1一導電型擴散區，其係從上述第2磊晶層表面
314517.ptd 第29頁 1231040 六、申請專利範圍 擴散形成到上述一導電型埋入層； 第1逆導電型擴散區，其係從上述第2磊晶層表面 擴散形成到上述第2逆導電型埋入層；及 第2逆導電型擴散區，其係形成於為上述第1一導 電型擴散區所包圍之上述第2磊晶層表面；其中， 形成於上述第2磊晶層表面之第2—導電型擴散 區，係與上述第1一導電型擴散區至少重疊其一部份， 且陽極係與上述第1逆導電型擴散區和上述第2—導電 型擴散區相連接。 9. 如申請專利範圍第8項的半導體積體電路裝置，其中， 係於上述第2逆導電型擴散區從上述第2磊晶層表面重 疊形成有逆導電型井區。 10. —種半導體積體電路裝置，係具備有： 一導電型的半導體基板； 逆導電型蠢晶層，其係至少層積1層在該基板表面 上； 第1逆導電型埋入層，其係形成於上述基板與第1 層蠢晶層之間， 第1一導電型埋入層，其係形成於上述基板與上述 第1層磊晶層之間，且與上述第1逆導電型埋入層形成 重疊； 一導電型埋入區，其係與上述第1 一導電型埋入層 相連結，且亦與形成於最上層之磊晶層之一導電型擴 散區相連結；
314517.ptd 第30頁 1231040 六、申請專利範圍 逆導電型埋入區，其係與上述第1逆導電型埋入層 相連結，且亦與形成於上述最上層磊晶層之第1逆導電 型擴散區相連結；及 第2逆導電型擴散區，其係形成於為上述一導電型 擴散區所包圍之上述最上層之磊晶層；其中， 形成於上述最上層之磊晶層表面之多晶矽電阻 體，係與上述一導電型擴散區至少連接其一部份，且 陽極係與上述第1逆導電型擴散區和上述多晶矽電阻體 相連接。 1 1.如申請專利範圍第1 0項的半導體積體電路裝置，其 中，上述陽極，係與未和上述一導電型擴散區相連接 的區域之上述多晶矽電阻體相連接。 1 2 .如申請專利範圍第1 0項的半導體積體電路裝置，其 中，係於上述第2逆導電型擴散區從上述最上層之磊晶 層表面重疊形成有逆導電型井區。
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