CN1469476A - 半导体集成电路装置 - Google Patents
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Abstract
以往，在内置保护输出晶体管的火花抑制二极管的半导体集成电路中，因流向衬底的漏电电流大而不能获得所需的正向电流。本发明半导体集成电路装置的特征为，在第二外延层23表面重叠地形成了P+型第一及第二扩散区34、32。然后，在P+型第二扩散区32的正上方与正极电极39连接，使寄生电阻R1的阻值大于寄生电阻R1的阻值。这样，就可以抑制寄生PNP晶体管TR2的导通，抑制漏电电流流向衬底，进而大幅度地减小漏电电流。
Description
技术领域
本发明涉及内置用于保护输出晶体管的火花抑制二极管的半导体集成电路装置。
背景技术
例如，如图14所示，在三相电机驱动器中，串联连接的晶体管(Tr1-Tr2、Tr3-Tr4、Tr5-Tr6)并联连接在直流电源VCC和GND之间。然后，将从Tr1-Tr2、Tr3-Tr4及Tr5-Tr6之间引出的输出端子连接在电机M上构成驱动电路。
在负载为这种电感性负载时，会产生伴随电机转动/停止而产生的正/反向电动势。在常规技术中，在集成电路(IC)化了的串联晶体管的集电极与发射极之间连接保护二极管。这样，当上述反向电动势的作用使输出端的电位低于GND电位或高于VCC电位时，二极管4就会导通。这样，上述电动势就会向固定电位泄掉，进而保护包含串联晶体管的IC内部。尤其在二极管4流过几安培的大电流时，使用单独的二极管4。
对此，从客户的角度来说，为了减少设备的部件数量，希望将二极管4也IC化。但是，若将流过几A大电流的二极管集成，则会在集成电路内因寄生晶体管效应不可避免地产生寄生电流。寄生电流不仅是无用电流而且会导致锁定。
因此，例如在特开平6-100459号公报中提出了防止寄生电流的结构。
如图15所示，在P型半导体1和N型半导体2之间设置了N+型埋层3。P+型隔离区4从半导体层2的表面扩散至半导体衬底1，将该埋层3包围，形成了一个岛压点5。然后形成了一部分与上述埋层3的上部重叠的P+型埋层6。从半导体层2的表面至N+型埋层3的N+型引出区7包围了该埋层6。在该被包围的区域中形成了N+型扩散区8。在被引出区7包围的区域中，设置了从半导体层2至P+型埋层6的P+型引出区9，包围了上述扩散区8。另外，在上述扩散区8中设置了负极电极10，在P+型引出区9中设置了正极电极11，其中，正极电极11与N+型引出区7连接。
即，构成了以P+型引出区9和P+型埋层6为正极区，以被N+型扩散区8和引出区9包围的N型半导体区为负极区的二极管。
在这种二极管元件中，生成以N+型埋层3为基极、以P+型埋层6为发射极、以P型半导体衬底1和P+隔离区4为集电极的PNP型寄生晶体管Tr2。可是，由于正极电极的连接作用使PNP型寄生晶体管Tr2的基极-集电极之间电位相等，所以，可以防止寄生PNP型晶体管Tr2导通。
如上所述，在常规半导体集成电路装置中，如图14所示，当负载为电感负载时，会产生伴随电机的转动/停止而产生的正/反向电动势。因此，在集成电路(IC)化了的串联晶体管的集电极-发射极之间连接保护二极管。这样，当上述反向电动势的作用使输出端电位低于GND电位或高于VCC电位时，通过使二极管4导通使上述电动势向固定电位泄掉。这样来保护包含串联晶体管的IC的内部。尤其是流过二极管4的电流为几安培的大电流时，使用单独的二极管4。
后来，为了通过将二极管也集成电路(IC)化来减少设备的部件数量，集成了能流过几安培的大电流的二极管。可是，在集成电路内，因寄生晶体管效应而不可避免地产生了寄生电流。为了避免产生此无用的电流，如图15所示，将二极管设在了IC内部。
但是，如上所述，虽然将二极管设在了IC内部，但如图15所示，有时二极管4会截止，即有时负极10的电位会高于正极11。此时，半导体元件需要耐压，以避免被产生于寄生晶体管TR1的PN结上的击穿电流损坏。即，在常规结构中，作为寄生晶体管TR1基极区的P+埋层6狭窄，很难使电流放大系数hfe不过大，不能保证寄生晶体管TR1的耐压性能。
另外，如图15所示，在常规结构中，为了抑制寄生晶体管TR2导通，使基极-发射极之间的电位相等，但是漏电流会通过衬底流走。因此，会由于寄生晶体管TR2产生的漏电流而得不到所需的正向电流。
本发明是鉴于上述课题而进行的，本发明的半导体集成电路的特征为包括：P/N型半导体衬底；至少一层N/P型外延层，层叠在该衬底表面上；第一N/P型埋层，形成在上述衬底和第一层外延层之间；第一P/N型埋层，形成在上述衬底与上述第一层外延层之间，且与上述第一N/P型埋层重叠；P/N型埋区，与上述第一P/N型埋层连接，且与形成在最上层外延层的第一P/N型扩散区连接；N/P型埋区，与上述第一N/P埋层连接，且与形成在上述最上层外延层的第一N/P型扩散区连接；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述最上层的外延层上；形成在上述最上层外延层的第二P/N型扩散区至少与上述第一P/N型扩散区重叠一部分，且正极电极连接在上述第一N/P型扩散区和上述第二P/N型扩散区上。
本发明的半导体集成电路装置的特征为：在上述第二N/P型扩散区上，从上述最上层外延层表面形成了重叠的N/P型阱。
另外，本发明的半导体集成电路装置的特征为：至少上述第一P/N型埋层的上表面比上述第一N/P型埋层更靠近上述第二N/P型扩散区，且上述第一P/N型埋层与上述第二N/P型扩散区在上下方向上有间隔。
附图说明
图1是本发明的半导体集成电路装置二极管元件的剖面图(A)和等效电路图(B)；
图2是本发明的半导体集成电路装置的正向电流与流向衬底的漏电流之间的关系特性图；
图3是本发明的半导体集成电路装置的剖面图；
图4是本发明的半导体集成电路的剖面图(A)和剖面图(B)；
图5是本发明的半导体集成电路的剖面图(A)和剖面图(B)；
图6是说明本发明的半导体集成电路装置制作方法的剖面图；
图7是说明本发明的半导体集成电路装置制作方法的剖面图；
图8是说明本发明的半导体集成电路装置制作方法的剖面图；
图9是说明本发明的半导体集成电路装置制作方法的剖面图；
图10是说明本发明的半导体集成电路装置制作方法的剖面图；
图11是说明本发明的半导体集成电路装置制作方法的剖面图；
图12是说明本发明的半导体集成电路装置制作方法的剖面图；
图13是说明本发明的半导体集成电路装置制作方法的剖面图；
图14是常规半导体的集成电路装置的等效电路图；
图15是常规集成电路装置的二极管元件的剖面图。
在附图中，标号：
21：衬底
22：第一外延层
23：第二外延层
24：隔离区
25：第一隔离区
26：第二隔离区
27：第三隔离区
28：N型第一埋层
29：P型第一埋层
30：N型第二埋层
31：P型第二埋层
32：P型第二扩散区
33：N型第一扩散区
34：P型第一扩散区
35：N型第二扩散区
36：绝缘层
37：连接孔
38：连接孔
40：连接孔
41：负极电极
51：衬底
52：第一外延层
53：第二外延层
54：隔离区
55：第一隔离区
56：第二隔离区
57：N型第一埋层
58：P型埋层
59：N型第二埋层
60：P型第一扩散区
61：N型第一扩散区
62：P型第二扩散区
63：N型第二扩散区
64：绝缘层
65：连接孔
66：连接孔
67：连接孔
68：正极电极
69：负极电极
优选实施方案
下面参照图1至图5详细说明本发明的半导体集成电路装置。图1表示本发明的第一实施方案，图4表示本发明的第二实施方案。第一实施方案
图1(A)是本发明半导体集成电路装置结构的剖面图，图1(B)是本发明的半导体集成电路装置的电路图。在本实施方案中，虽然只对形成半导体集成电路装置二极管元件的区域进行图示说明，但在其它区域形成了纵型PNP晶体管元件、NPN晶体管元件等。
如图1(A)所示，在P-型单晶硅衬底21上，形成了厚度为2～10μm的第一外延层22，在第一外延层22上形成了厚度为8～10μm的第二外延层23。第一及第二外延层22、23的厚度之和为8～16μm左右。衬底21和第一及第二外延层22、23通过贯穿它们的P+型隔离层24形成了形成二极管元件的岛区。另外，如上所述，在本实施方案的附图中虽然只示出了二极管元件，但通过P+型隔离层24还形成了形成纵型PNP晶体管元件、NPN晶体管元件等的岛区。
上述隔离层24包括：第一隔离区25，从衬底21表面向上下方向扩散；第二隔离区26，从第一及第二外延层22、23的交界向上下方向扩散；以及第三隔离层27，从第二外延层23表面形成。然后，通过将三者连接，将第一及第二外延层22、23隔离成岛状。
下面说明本发明的二极管元件。如图所示，N+型第一埋层28和P+型第一埋层29重叠地形成在衬底21和第一外延层22之间。然后，在第一及第二外延层22、23的交界处形成了P+型第二埋层31及N+型第二埋层30。该N+型第二埋层30及P+型第二埋层31的一部分分别与N+型第一埋层28及P+型第一埋层29重叠。另外，形成了从第二外延层23的表面至P+型第二埋层31的P+型第一扩散区34。被这些P+区31、34夹持的N-型第一及第二外延层22、23形成了负极区，从而构成了PN结二极管。此时，形成了从第二外延层23表面至N+型第二埋层30的N+型第一扩散区38。
另外，在本发明中，从第二外延层23的表面形成了P+型第二扩散区，P+型第二扩散区32的一部分与P+型第一扩散区34重叠。然后，形成了用于将形成在第二外延层23的表面的绝缘层36和正极电极39连接的连接孔38。此时，为了将P+型第二扩散区32和正极电极39连接，连接孔38形成在P+型第二扩散区32的正上方。然后，通过正极电极39将N+型第一扩散区33和P+型第二扩散区32短路。从以后的说明可知，这样就会使寄生NPN晶体管TR1的基极-集电极之间和寄生PNP晶体管TR2的基极-发射极之间短路。另外，从以后的说明可知，形成P+型第二扩散区32是为了使寄生PNP晶体管TR2发射极侧的阻值高于基极侧的阻值。因此，连接孔38的位置可以根据所需阻值而随意改变。
在本实施方案中，N+型第一埋层28和P+型第一埋层29重叠地形成在衬底21和第一外延层22之间。例如，N+型第一埋层28可用(Sb)来形成，P+型第一埋层29可用硼(B)来形成。这样，如图1所示，由于杂质的扩散速度和使用浓度不同，使P+型第一埋层29形成在N+型第一埋层28的上方和下方。这样，如上所述，形成了以P+型第一及第二埋层29、31、P+型第一及第二扩散层34、32为正极区，以第一及第二外延层22、23为负极区的PN结二极管。另外，在形成作为负极区的第二外延层23上形成了作为负极引出区的第二扩散区35。另外，N+型扩散区35和P+型第一埋层29在上下方向有间隔。
上述本发明结构的二极管元件有时会截止，即，有时会在由P+型第一埋层29和N-型第一外延层22构成的PN结上施加反向偏置电压。此时，在由第一及第二外延层22、23构成的N型区能够获得大量的耗尽层。这样，用形成在N型区的耗尽层来确保耐压，进而抑制击穿电流破坏内部元件。
另外，第二外延层23的表面被绝缘层36覆盖，通过形成在绝缘层36上的连接孔37、38、40形成各种电极。另外，图中虽然没有示出，为了隔离PN结而将衬底21接地。
如图1(A)及(B)所示，本实施方案的结构的二极管元件导通时主要形成寄生NPN晶体管TR1、寄生PNP晶体管TR2、寄生电阻R1、R2。下面说明二极管导通时影响流向衬底21的漏电流的寄生晶体管的工作原理。
寄生NPN晶体管TR1以N+型第一埋层28作为集电极，以P+型第一埋层29作为基极，以第一及第二外延层22、23作为发射极。其次，在寄生NPN晶体管TR1的基极上，P+型第一及第二埋层29、31、P+型第一及第二扩散区34、32构成了寄生电阻R1。而在寄生NPN晶体管TR1的集电极上，N+型第一及第二埋层28、30及N型第一扩散区33构成了寄生电阻R2。如图所示，本发明的特征为，在第二外延层23上形成了P+型第一及第二扩散区34、32。然后，将两者的一部分重叠，在P+型第二扩散区32的上面与正极电极39连接。
由此，寄生电阻R1的阻值就会增加P+型第二扩散区32的区域的阻值。寄生电阻R1的阻值可以根据用途等随意设计和改变，可以通过P+型第二扩散区32的形成区或连接孔38的形成位置进行调整。在本实施方案中，通过形成P+型第二扩散区32使寄生电阻R1的阻值增加了1～3Ω左右。即，寄生电阻R1的阻值大于寄生电阻R2的阻值。在寄生NPN晶体管TR1中，R1和R2的一端共同连接在正极电极39上，并将集电极与基极之间连接，因为寄生电阻R1的阻值大于寄生电阻R2的阻值，所以能够使集电极的电位高于基极电位。另外，因为寄生NPN晶体管TR1的电流与二极管的正向电流(If)方向相同，所以能够提高二极管元件的正向电流(If)特性。
寄生PNP晶体管TR2以P-型衬底21作为集电极，以N+型第一埋层28作为基极，以P+型第一埋层29作为发射极。在寄生PNP晶体管TR2的发射极上，P+型第一及第二埋层29、31、P+型第一及第二扩散区34、32构成了寄生电阻R1。而在寄生PNP晶体管TR2的基极上，N+型第一及第二埋层28、30及N型第一扩散区33构成了寄生电阻R2。其次，如上所述，本发明的特征为，形成了P+型第二扩散区32，寄生电阻R1的阻值大于寄生电阻R2的阻值。
在寄生PNP晶体管TR2中，R1和R2的一端共同连接在正极电极39上，虽然使集电极与基极之间短路，但能够使集电极的电位高于基极电位。由此，在寄生PNP晶体管TR2中，通过P+型第二扩散区32可以确保基极电位高于集电极电位。这样就可以阻止寄生PNP晶体管TR2导通，抑制漏电电流通过寄生PNP晶体管TR2流向衬底21。
图2是形成和没有形成P+型第二扩散区32时的二极管元件的正向电流(If)与流向衬底21的漏电电流(Isub)之间的关系。具体地说，用点划线表示的曲线是，不形成P+型第二扩散区32，用同一正极电极39将P+型第一扩散区34和N+型第一扩散区33之间连接的情况。而用实线表示的曲线是形成P+型第二扩散区32，用同一正极电极39将P+型第二扩散区32和N+型第一扩散区33之间连接时的情况。如图所示，例如，当二极管元件的正向电流(If)为2.5(A)时，若没有形成P+型第二扩散区32，则会产生300×10-3(A)左右的流向衬底21的漏电电流(Isub)。而若形成P+型第二扩散区32，则会产生50×10-3(A)左右的流向衬底21的漏电电流(Isub)。而且通过实验得知，随着正向电流的加大，流向衬底21的漏电电流(Isub)之差也增大。即，通过形成P+型第二扩散区32，使寄生电阻R1的阻值大于寄生电阻R2的阻值，可以减小流向衬底的漏电电流(Isub)，提高二极管元件的正向电流(If)。
在此，说明一下图3所示的结构。图3是不形成本发明的P+型第二扩散区，而在形成P+型第一扩散区34的第二外延层22的表面上形成多晶硅42时的剖面图。如图所示，通过在第二外延层22的表面上形成多晶硅42，以多晶硅42作为电阻，可以获得与上述图1(A)的结构同样的效果。此时，通过添加在多晶硅42中的掺杂量可以任意地改变多晶硅42的阻值，处理方法与P+型第二扩散区32一样。其它结构及效果与上述图1(A)一样，这里不再说明。
另外，如图5(A)所示，可以形成N+型阱区43，重叠并包围图1(A)所示二极管元件的N+型扩散区35。这种结构在二极管元件导通时能够减小N+型阱区43在第二外延层23中的寄生电阻。即，能够使本发明二极管元件PN结上由外延层22、23构成N型区的阻值下降。这样可以使二极管元件的正向电压(VBEF)下降，进而提高二极管元件的正向电流(If)。但是，由于形成了N+型阱区43，使从PN结展开的耗尽层形成区减小，截止时的二极管元件的耐压性能下降。因此，根据具体用途即重视耐压性能还是重视正向电流(If)特性来决定是否形成N+型阱区43。
另外，在不会脱离本发明要点的范围内也可以有多种变型。第二实施方案
图4(A)是本发明半导体集成电路装置结构的剖面图，图4(B)是本发明半导体集成电路装置的电路图。另外，在本实施方案中，与第一实施方案一样，虽然只对半导体集成电路装置的形成二极管的区域进行图示说明，但在其他区域形成了纵型PNP晶体管元件和NPN晶体管元件等。
如图4(A)所示，在P-型单晶硅衬底51上形成了厚度为2～10μm的第一外延层52，在第一外延层52上形成了厚度为8～10μm的第二外延层53。第一外延层和第二外延层52、53的膜厚之和为8～16μm。衬底51和第一及第二外延层52、53通过贯穿于它们的隔离区54形成了形成二极管元件的岛区。另外，如上所述，虽然在本实施方案中只对二极管元件进行了图示，但除此之外，通过P+型隔离区54形成了形成纵型PNP晶体管元件和NPN晶体管元件等的岛区。
该隔离层54从第一及第二外延层22、23的交界处向上下方向扩散，包括向下扩散至衬底51的第一隔离层55和从第二外延层53表面形成的第二隔离层56。然后，通过将两者连接使第一及第二外延层52、53分离成岛状。另外，第二实施方案通过该结构可以比第一实施方案减少一张掩膜。
下面说明本发明的二极管元件。如图所示，在衬底51和第一外延层52之间形成了N+型第一埋层57。从第一及第二外延层52、53的交界处形成的P+埋层58的一部分与N+型第一埋层57重叠。其次，在第一及第二外延层52、53的交界处形成了N+型第二埋层59。该N+型第二埋层59的一部分与N+型第一埋层57的一部分重叠。另外形成了从第二外延层53表面至P+型埋层58的P+型第一扩散区60。其次，形成被这些P+型区58、60夹持的N-型第二外延层53来作为负极区，从而构成PN结二极管。此时，形成了从第二外延层53表面至N+型第二埋层59的N+型第一扩散区61。
其次，在本发明中，从第二外延层53表面形成了P+型第二扩散区62，使P+型第二扩散区62的一部分与P+型第一扩散区60重叠。其次形成了用于将形成在第二外延层23表面的绝缘层64和正极电极68连接的连接孔66。此时，为了将P+型第二扩散区62和正极电极68连接，将连接孔66形成在P+型第二扩散区的正上方。其次，通过正极电极68将N+型第一扩散区61和P+型第二扩散区62连接。在以后会说明，这样就会使寄生NPN晶体管TR1的基极-集电极之间和寄生PNP晶体管TR2的基极-发射极之间短路。另外，在以后会说明，形成P+型第二扩散区62是为了使寄生PNP晶体管TR2发射极侧的阻值高于基极侧的阻值。因此，连接孔66的位置可以根据所需的阻值任意改变。
其次，如上所述，以P+型埋层58、P+型第一及第二扩散区60、62为正极区，以第二外延层53为负极区构成了PN结二极管。另外，在形成负极区的第二外延层53上形成了作为负极引出区的第二扩散区63。N+型第二扩散区63与P+型埋层58在上下方向有间隔。
上述本发明的结构的二极管有时会截止，即，有时会在P+型埋层58和N-型第二外延层53构成的PN结施加反向偏置电压。此时，在由第二外延层23构成的N型区和由P+型埋层58构成的P型区会获得耗尽层形成区。这样，用形成在N型区和P型区的耗尽层来确保耐压，进而抑制击穿电流破坏内部元件。
另外，第二外延层53的表面被绝缘层64覆盖，通过形成在绝缘层64的连接孔65、66、67设置各种Al电极。另外，为了隔离PN结而将衬底接地，但图中未示。
其次，在本实施方案中，寄生NPN晶体管TR3以第一外延层53作为发射极，以P+型埋层58作为基极，以N+型第一埋层57作为集电极。寄生PNP晶体管TR4以P+型埋层58作为发射极，以N+型第一埋层57作为基极，以P-型衬底51作为集电极。寄生电阻R3由P+型第一及第二扩散区60、62以及P+型埋层58构成。寄生电阻R4由N型第一及第二埋层57、59以及N型第一扩散区61构成。以上四者的关系如图4(B)的电路图所示，这与图1(B)所示的第一实施方案的电路相同。其次，与第一实施方案一样，第二实施方案的特征也为，形成P+型第二扩散区62，使寄生电阻R1的阻值大于寄生电阻R2的电阻。因此，在第一实施方案中说明的效果在第二实施方案中同样可以得到，参考第一实施方案即可，不再作说明。
另外，在本实施方案中也可以象第一实施方案中的图3所示的那样，用多晶硅42构成的电阻来替代P+型第二扩散区62。这样也可以获得同样的效果。其次，如图5(B)所示，在本实施方案中也是根据用途即重视耐压特性还是重视正向电流特性来决定是否形成N+型阱区70。
另外，在不脱会离本发明要点的范围内也可以有多种变型。
下面参照图6～图13说明图1所示本发明半导体集成电路装置的制造方法。
首先，如图6所示，准备P-型单晶硅衬底21，通过热氧化在该衬底21的整个表面上形成例如0.03～0.05μm左右的硅氧化膜。其次，利用众所周知的光刻技术在形成N+型第一埋层28的部分形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将N型杂质例如(Sb)以20～65keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。
其次，如图7所示，在图6中形成的硅氧化膜上，利用众所周知的光刻技术，在形成隔离区24的第一隔离区25和形成P+型第一埋层29的部分，形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将P型杂质例如硼(B)以60～100keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，N+型第一埋层28同时扩散。
其次，如图8所示，将在图6中形成的硅氧化膜全部去除，将衬底21放在外延生长装置的基座上。其次，通过灯光加热向衬底21提供例如1000℃左右的高温，同时向反应管内注入SiH2Cl2气体和H2气体。这样，在衬底21上形成例如电阻率为1.25Ωcm、厚度为2.0～10.0μm的第一外延层22。其次，通过热氧化在第一外延层22的表面形成例如0.03～0.05μm左右的硅氧化膜。其次，用众所周知的光刻技术在形成N+型第二埋层30的部分形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将N型杂质例如磷(P)以20～65keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，N+型第一埋层28、P+型第一隔离区25、以及P+型第一埋层29同时扩散。
其次，如图9所示，在图8中形成的硅氧化膜上，用众所周知的光刻技术，在形成隔离区24的第二隔离区26的部分和形成P+型第二埋层31的部分，形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将P型杂质例如硼(B)以60～100keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，N+型第二扩散区35同时扩散。
其次，如图10所示，将在图8中形成的硅氧化膜全部去除，将衬底21放在外延生长装置的基座上。其次，通过灯光加热向衬底21提供例如1000℃左右的高温，同时向反应管内注入SiH2Cl2气体和H2气体。这样，在衬底21上形成例如电阻率为1.25Ωcm、厚度为8.0～10.0μm的第一外延层22。其次，通过热氧化在第一外延层22的表面形成例如0.03～0.05μm左右的硅氧化膜。其次，用众所周知的光刻技术在形成N+型第一扩散区33的部分形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将N型杂质例如磷(P)以20～65keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，N+型第二埋层30、P+型第二隔离区26、以及P+型第二埋层31同时扩散。
其次，如图11所示，在图10中形成的硅氧化膜上，用众所周知的光刻技术，在形成隔离区24的第三隔离区27的部分和形成P+型第一扩散区34的部分，形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将P型杂质例如硼(B)以60～100keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，N+型第一扩散区33同时扩散。
其次，如图12所示，在图10中形成的硅氧化膜上，用众所周知的光刻技术，在形成P+型第二扩散区32的部分，形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将P型杂质例如硼(B)以60～100keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，第三隔离区27及P+型第一扩散区34同时扩散。
其次，如图13所示，在图10中形成的硅氧化膜上，用众所周知的光刻技术，在形成N+型第二扩散区35的部分，形成设有开口部的光致抗蚀膜来作为选择掩膜。其次，将N型杂质例如磷(P)以20～65keV的加速电压，1.0×1013～1.0×1015/cm2的注入量进行离子注入、扩散。其次，去除光致抗蚀膜。此时，P+型第二扩散区32同时扩散。
最后，通过形成在绝缘层36上的连接孔37、38、40形成例如铝制的正极电极39和负极电极41。此时，在本实施方案中，如上所述，N+型第一扩散区33和第二扩散区32通过连接孔37、38与共用正极电极39连接。这样就完成了图1(A)所示的二极管。
另外，在本实施方案中，只对二极管元件的制作方法进行了说明。但在其他岛区形成了纵型PNP晶体管元件、NPN晶体管元件等。另外，在不脱离本发明要点的范围内可以有多种变更。
发明效果
一.本发明半导体装置的二极管元件的特征为：从第二外延层表面形成P型第一及第二扩散区，两者的一部分相互重叠，在P型第二扩散区的正上方与正极电极连接。由此可以加大包含P型第二扩散区的寄生电阻的阻值。由此可以使寄生PNP晶体管的基极电位高于发射极电位。由此，就可以在二极管导通时抑制寄生PNP晶体管导通，抑制流向衬底的漏电流。
二.本发明半导体装置的二极管元件的特征为：与“一”的效果一样，可以加大包含P型第二扩散区的寄生电阻的阻值。这样可以使寄生NPN晶体管的集电极电位高于基极电位。这样，就可以通过寄生NPN晶体管的导通来大幅度地提高二极管元件的正向电流。
三.本发明半导体装置的二极管元件的特征为：在第二外延层表面形成掺杂的多晶硅来替代P型第二扩散区，可以获得同样效果。即，与形成P型第二扩散区时一样，通过加大由多晶硅构成的寄生电阻的阻值可以获得与上述“一”及“二”同样的效果。
四.本发明半导体装置的二极管元件的特征为：根据用途等在第二外延层上形成将负极引出区包围的N型阱区。这样通过N型阱区来减小PN结的N型区的阻值，进而减小正向电压(VBEF)。这样，可以大幅度地提高二极管元件的正向电流(If)特性。然后，权衡耐压特性和正向电流(If)特性，选择形成哪一种N型阱。
Claims (12)
1.一种半导体集成电路装置，其特征为包括：
P/N型半导体衬底；至少一层N/P型外延层，层叠在该衬底表面上；第一N/P型埋层，形成在上述衬底与第一层外延层之间；第一P/N型埋层，形成在上述衬底与上述第一层外延层之间，且与上述第一N/P型埋层重叠；P/N型埋区，与上述第一P/N型埋层连接，且与形成在最上层外延层的第一P/N扩散区连接；N/P型埋区，与上述第一N/P型埋层连接，且与形成在上述最上层外延层的第一N/P型扩散区连接；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述最上层外延层上；
形成在上述最上层外延层的第二P/N型扩散区与上述第一P/N型扩散区至少有一部分重叠，且正极电极连接在上述第一N/P型扩散区和上述第二P/N型扩散区上。
2.如权利要求1所述的半导体集成电路装置，其特征在于，N/P型阱区从上述最上层外延层表面开始重叠地形成在上述第二N/P型扩散区上。
3.如权利要求1所述的半导体集成电路装置，其特征在于，至少上述第一P/N型埋层的上表面比上述第一N/P型埋层的上表面更靠近上述第二N/P型扩散区，且上述第一P/N型埋层与上述第二N/P型扩散区在上下方向有间隔。
4.如权利要求1所述的半导体集成电路装置，其特征在于，上述P/N型埋区与形成在多层上述外延层之间的P/N型埋层连接。
5.如权利要求1所述的半导体集成电路装置，其特征在于，上述N/P型埋区与形成在多层上述外延层之间的N/P型埋层连接。
6.一种半导体集成电路装置，其特征为包括：
P/N型半导体衬底；N/P型第一外延层，层叠在该衬底表面上；第一P/N型埋层，与形成在上述衬底和上述第一外延层之间的第一N/P型埋层重叠；N/P型第二外延层，层叠在上述第一外延层表面上；第二P/N型埋层和第二N/P型埋层，形成在上述第一外延层与第二外延层之间；第一P/N型扩散区，从上述第二外延层表面扩散至上述第二P/N型埋层；第一N/P型扩散区，从上述第二外延层表面扩散至上述第二N/P型埋层；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述第二外延层上；
形成在上述第二外延层的第二P/N型扩散区与上述第一P/N型扩散区至少重叠一部分，且正极电极连接在上述第一N/P型扩散区和上述第二P/N型扩散区上。
7.如权利要求6所述的半导体集成电路装置，其特征在于，N/P型阱区从上述第二外延层表面开始重叠地形成在上述第二N/P型扩散区上。
8.一种半导体集成电路装置，其特征为包括：
P/N型半导体衬底；N/P型第一外延层，层叠在该衬底表面上；N/P型第二外延层，层叠在该第一外延层表面上；第一N/P型埋层，形成在上述衬底与上述第一外延层之间；P/N型埋层，形成在上述第一外延层与上述第二外延层之间，与上述第一N/P型埋层至少重叠一部分；第二N/P型埋层，形成在上述第一外延层与上述第二外延层之间，与上述第一N/P型埋层至少重叠一部分；第一P/N型扩散区，从上述第二外延层表面扩散至上述P/N型埋层；第一N/P型扩散区，从上述第二外延层表面扩散至上述第二N/P型埋层；以及第二N/P型扩散区，形成在被上述第一P/N型扩散区包围的上述第二外延层表面上；
形成在上述第二外延层表面的第二P/N型扩散区与上述第一P/N型扩散区至少重叠一部分，且正极电极连接在上述第一N/P型扩散区和上述第二P/N型扩散区上。
9.如权利要求8所述的半导体集成电路装置，其特征在于，N/P型阱区从上述第二外延层表面开始重叠地形成在上述第二N/P型扩散区上。
10.一种半导体集成电路装置，其特征为包括：
P/N型半导体衬底；至少一层N/P型外延层，层叠在该衬底表面上；第一N/P型埋层，形成在上述衬底与第一层外延层之间，且与上述第一N/P型埋层重叠；P/N型埋区，与上述第一P/N型埋层连接，且与形成在最上层外延层的P/N型扩散区连接；N/P型埋区，与上述第一N/P型埋层连接，且与形成在最上层外延层的第一N/P型扩散区连接；以及第二N/P型扩散区，形成在被上述P/N型扩散区包围的上述最上层外延层上；
形成在上述最上层外延层表面的多晶硅电阻与上述P/N型扩散区至少连接一部分，且正极电极连接在上述第一N/P型扩散区和上述多晶硅电阻上。
11.如权利要求10所述的半导体集成电路装置，其特征在于，上述正极电极和不与上述P/N型扩散区连接的区域的上述多晶硅电阻连接。
12.如权利要求10所述的半导体集成电路装置，其特征在于，N/P型阱区从上述最上层外延层开始重叠地形成在上述第二N/P型扩散区上。
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