TWI225669B - Method for manufacturing silicide layer - Google Patents
Method for manufacturing silicide layer Download PDFInfo
- Publication number
- TWI225669B TWI225669B TW92115754A TW92115754A TWI225669B TW I225669 B TWI225669 B TW I225669B TW 92115754 A TW92115754 A TW 92115754A TW 92115754 A TW92115754 A TW 92115754A TW I225669 B TWI225669 B TW I225669B
- Authority
- TW
- Taiwan
- Prior art keywords
- metal layer
- layer
- patent application
- scope
- manufacturing
- Prior art date
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
1225669 五、發明說明(1) 【發明所屬之技術領域】 本發明是有關於一種石夕化金屬層(Silicide Layer)之製造 方法,且特別是有關於一種於非晶矽層(Am〇rph〇us
Si 1 icon Layer)上進行矽化金屬步驟以形成矽化金屬層之 方法。 【先前技術】 在互補式金氧半導(CMOS)積體電路(IC)中,隨著半導體製 程技術的快速演進,元件的尺寸已縮減到深次微米 (Deep-submicron)階段,甚至奈米(Nan〇meter)階段,藉以 增進積體電路的操作性能及運算速度,並降低每顆晶片之_ 製造成本。 隨著兀件尺寸的縮減,為了降低電晶體元件之源極 (Source)與汲極⑶^土“的片電阻(Sheet resistanc〇,而 發展出矽化金屬製程。此乃係由於電流透過接觸分流至源 極與汲極上之矽化金屬層,再進入源極/汲極擴散區中,Λ可 明顯降片電阻。在元件設計上,也可採用減少源極/汲極擴 散區的面積,來降低源極/汲極與基材之間的接面片電容,、 進一步降低元件的電阻電容延遲(RC Delay)。因此,源&極/ 没極擴散區之片電阻的大幅降低,將可使得電晶體元;| 牛' 的 操作速度可獲得有效提升,因而使電晶體技術得以 高頻率的應用。 請參照第1圖至第3圖,第1圖至第3圖係繪示習知矽化金 層之製程剖面圖。傳統矽化金屬層之製作,首先提供美材 2〇〇 ’且此基材2 0 0上已形成有閘極206結構。其中/閑&極
1225669
20 6包括位於基材200上之閘極介電^ ^ ^ 層m上之導電層21〇、以及位於問極介8電層 ==電 2二構侧壁上的間隙壁212。而緊鄰閘極206之:邊 的基材200表面則形成有非晶矽層2〇2與非晶矽層2〇4,如 1圖所示之結構。 接著,對基材200以及其上之結構進行回火(Anneal)步驟, 藉以使非晶矽層202與非晶矽層204内之非晶矽產生再結 晶’而使整個非晶矽層202與非晶矽層2〇4分別轉變成結晶 矽層21 4與結晶矽層2 1 6。受到矽之材料特性的影響,結晶 石夕層2 1 4與結晶矽層2 1 6内之結晶方位均位於一定方向,且_ 甚至會沿著結晶矽層2 1 4之角落與結晶矽層2 1 6之角落分別 產生差排(Dislocation)218與差排220之結晶缺陷,如第2 圖所示之結構。 待非晶石夕層2 0 2與非晶石夕層2 0 4分別完全轉變成結晶石夕層21 4 與結晶矽層2 1 6後,即可進行矽化金屬的程序。先於結晶石夕 層2 1 4與結晶矽層2 1 6上沉積一層金屬層(未繪示),再進行 回火步驟,以使此金屬層擴散至結晶矽層21 4與結晶矽層 2 1 6中,並與結晶矽層2 1 4以及結晶矽層2 1 6產生矽化金屬反 應。如此一來,分別在結晶矽層2 1 4以及結晶矽層2 1 6中形❿ 成矽化金屬層222以及矽化金屬層2 24,如第3圖所示。 由於之前形成結晶矽層21 4與結晶矽層21 6時,結晶矽層21 4 與結晶矽層216中分別產生差排218與差排220。因此,在矽 化金屬過程中,若差排218與差排220處於高應力的區域 時,差排218與差排220則由兩端向外延伸。如此一來,將
第6頁 1225669 五、發明說明(3) 導致結晶石夕層2 1 4與石夕化金屬層2 2 2、以及結晶矽層2丨6與矽 化金屬層224之結構的缺陷愈來愈嚴重,甚至造成差排218 與差排2 2 0穿出結晶矽層21 4與結晶矽層21 6而進入到基材 2 0 0之矽主體中。此外,由於矽結晶時,其結晶方位大致上 係朝同一方向。因此’在石夕化金屬過程中,受到結晶方位 與缺陷密度的影響’金屬原子通常比較會沿某些特定方向 擴散。如此一來’將會造成所形成之矽化金屬層222與矽化 金屬層224之厚度不一致,而使得矽化金屬層222與矽化金 屬層224之均勻度相當差。 【發明内容】 本發明之目的就是在提供一種矽化金屬層之製造方法,其 係在基材表面形成非晶石夕層後,對此非晶碎層進行不完全 回火步驟(Incomplete Anneal Step),僅使此非晶石夕層下 面部分轉變成晶體結構,而使非晶矽層之上面部分仍維持 非晶石夕結構。因此’後續金屬層之石夕化金屬步驟可在原子 非有序排列的非晶石夕層上進行。如此一來,可獲得均勻之 金屬矽化層。 本發明之另一目的是在提供一種石夕化金屬層之製造方法, 其係對非晶矽層進行不完全回火步驟,而在非晶矽層於再❿ 結晶期間所產生之差排尚未發生前停止。於是,進行後續 之矽化金屬步驟時,可有效避免差排的發生,進而防止差 排延伸進入井區。因此,可避免接面漏電流(juncti〇n
Leakage) ° 本發明之又一目的是在提供一種矽化金屬層之製造方法,
第7頁 1225669
在並未完全再結晶時 叩進行矽化金屬步 非晶發層 此,不僅 層之厚度 善元件之 根據本發 法,至少 一表面至 藉以使部 非晶碎層 石夕層之未 在基材之 可避免矽 —致性赘 性能。 明之上述 包括下列 少已形成 分之非晶 位於此晶 結晶的部 表面形成 = 陷的影響,提升…屬 更了獲侍夂接面之矽化金屬&,有效改 目的,提出一種矽化金屬層之製造方 步驟:首先提供—基材,其中此基材之 一非晶矽層。再進行一第一回火步驟, 矽層轉變成一晶體層,其中另一部分之 體層上。接著,形成一金屬層位於非晶 分上。然後,進行一第二回火步驟,而 矽化金屬層。 依照本發明一較佳實施例,基材之材料較佳為矽 (Silicon),金屬層之材料可例如為鈷(c〇bait),且第一回 火步驟與第二回火步驟均係採用例如快速熱回火(RapU Thermal Anneal ;RTA)方式來進行。此外’非晶矽層之厚 度約為100奈米,且晶體層之厚度較佳為控制在介於2〇奈米 至6 0奈米之間。 由於晶材表面之非晶矽層僅有底部部分產生結晶,因此矽 化金屬步驟係在原子非有序排列的非晶矽層上進行。如此j 一來’在石夕化金屬步驟進行期間,不僅可避免差排產生, 更可排除結晶方位之影響。此外,由於非晶矽層與結晶矽 之界面如同擴散阻障(Diffusion Barrier) —般,進而可獲 得較淺之接面且均勻度佳之石夕化金屬層。 【實施方式】
1225669 五、發明說明(5) 金屬層之製造方法,其係對非晶石夕層 石夕;’以使石夕化金屬反應在未結晶之非晶 θ上進灯因此,可避免差排產生,排除結晶方 曰,更可獲得淺接面且均勻度佳之石夕化金屬層。為: 發明之敘述更加詳盡盥完備,春 與第6圖之圖示。〃 參”、、下歹]描述並配合第4圖 二至第6圖’第4圖至第6圖係繪示依照本發明-較佳實轭例的一種矽化金屬層之製程剖面圖。本發 材· 電· 二金之屬材層料的Λ'ν首先提供半導體之基材300,其中此基 300之材枓較佳為矽。再利用例如熱 ===3^_例如沉㈣方式形成導電層 ΐί 3°8與導電層310,而在部分之基材300 電電/3Q8與導電層3iq之堆疊結構。待間極介 二層;08 ?電層31〇之堆疊結構完成後,利用例 雷之及回㈣的方式於閉極介電層_與導 構的侧壁形成間隙壁312。其中,閉極介 3=:德ί °、以及間隙壁312構成閘極306。閘極 Γ/π ^306 ^ ^ ^ ^nmplantati〇n) ΪΪ:: 圍之基材300表面形成非晶矽層3〇2與非晶 矽層304,而形成如第4圖所示之結構興二曰 與非晶矽層304之厚度314可例如為1〇〇奈米。的曰 S邻快速熱回火的方式進行不完全回火步驟, 使4刀之非曰曰梦層302與非晶石夕層3〇4產生結晶反應。其 第9頁 1225669
^ b曰石夕層3 Ο 2與非晶矽層3 〇 4由非晶系結構再次結晶 時,’係從非晶矽層302與非晶矽層3 〇4之底部開始結晶。因 匕在此不70全回火步驟完成後,非晶石夕層3 〇 2與非晶石夕層 3 04分別僅有底部的一部分轉變成結晶矽層3丨6與結晶矽層 318 ◊而^其餘尚未結晶的非晶矽層3 02與非晶矽層304則依舊 維持非晶系結構,且分別成為非晶矽層3 2 〇位於結晶矽層 316上以及非晶矽層322位於結晶矽層318上,而形成如第5 圖所示之結構。其中,非晶矽層32〇以及非晶矽層322之厚 度324較佳是控制在介於2〇奈米至60奈米之間。 然後,進行矽化金屬步驟。首先,利用例如濺鍍沉積 < (Sputtering Deposition)的方式形成金屬層(未繪示)位於 非晶石夕層3 2 0以及非晶矽層3 2 2上。其中,此金屬層之材料 較佳可例如為始,且此金屬層之厚度係依據所欲形成之矽 化金屬的厚度而定。接下來,利用例如快速熱回火的方式 進行回火步驟,藉以使金屬層之金屬原子擴散到非晶矽層 3 2 0以及非晶矽層3 2 2中,而與非晶矽層3 2 0以及非晶石夕層 322反應,並在基材300之表面生成矽化金屬層326與石夕化金 屬層328 ’如第6圖所示。 本發明之"特被就是因為對非晶碎層進行不完全回火步 驟,而使非晶石夕層之上面部分仍舊維持非晶系結構。由 於,非晶石夕結晶時’差排等缺陷通常係在結晶末期才出 現。於是,在進行矽化金屬反應時,不僅無差排,且用以 進行矽化金屬反應之金屬層,係覆蓋在非晶系結構上,而 使石夕化金屬反應不受結晶石夕之結晶方位與結晶缺陷的影
第10頁 1225669
響,更可完全排除差排的影響。再加上,非晶矽層與 之結晶矽層之界面在矽化金屬過程中,如同一擴散阻^下 因此,可獲得高均勻度之矽化金屬層。 早。 由上述本發明較佳實施例可知’本發明之一優點就是 在矽化金屬過程中,金屬層之矽化金屬步驟可在原子= 序排列的非晶矽層中進行,且非晶矽層與結晶層之界 形成一擴散阻障。因此,可獲得厚度相當一致之金屬^ 層。 / ^上述本發明較佳實施例可知,本發明之又一優點就 為非晶矽層之不完全回火步驟,.可避免差排產生。因此, 在矽化金屬步驟期間,可排除差排對矽化金屬層之产八 ^的影響。如此-纟,可避免时化金屬層厚度不均= 尖峰狀(Spike)結構,進而可防止漏電流路徑的產生。 此’可達消減接面漏電流的目的。 本發明較佳實施例可知,本發明之再-優點就是因 ,金屬層之矽化金屬反應係在非晶系結構之非晶矽上進 行,因此可排除結晶方位與結晶缺陷的影響。因此,不僅 升石夕化金屬層之厚度一致性,更可獲得淺接面之 匕金屬層,進而達到改善元件之性能的目的。 定ϊ ^發月已以較佳貫施例揭露如上,然其並非用以限 r *明、’,任何熟習此技藝者,在不脫離本發明之精神和 二二二當可作各種之更動與潤飾,因此本發明之保護範 圍备視後附之申請專利範圍所界定者為準。 1225669 圖式簡單說明 【圖式簡單說明】 第1圖至第3圖係繪示習知矽化金屬層之製程剖面圖。 第4圖至第6圖係繪示依照本發明一較佳實施例的一種矽化 金屬層之製程剖面圖。 元件代表符號簡單說明 200 基 材 202 非 晶 矽 層 204 非 晶 矽 層 206 閘 極 208 閘 極 介 電 層 210 導 電 層 212 間 隙 壁 214 結 晶 矽 層 216 結 晶 矽 層 218 差 排 220 差 排 222 矽 化 金 屬 層 224 矽 化 金 屬 層 300 基 材 302 非 晶 矽 層 304 非 晶 矽 層 306 閘 極 308 閘 極 介 電 層 _ ❿
第12頁 1225669 圖式簡單說明 310 :導電層 31 2 :間隙壁 314 :厚度 31 6 :結晶矽層 3 1 8 :結晶矽層 320 :非晶矽層 322 :非晶矽層 324 :厚度 3 2 6 :矽化金屬層 3 2 8 :矽化金屬層
第13頁
Claims (1)
1225669 六、申請專利範圍 1· 一種矽化金屬層(Silicide Layer)之製造方法,至少包 括: 提供一基材,其中該基材之一表面至少已形成一#晶矽層 (Amorphous Silicon Layer); 進行一結晶步驟,藉以使部分之該非晶矽層轉變成一晶體 層;以及 對另一部分之該非晶矽層進行一矽化金屬步驟,而在該基 材之該表面形成該石夕化金屬層。 2·如申請專利範圍第1項所述之矽化金屬層之製造方法,《 其中該基材之材料為矽(Silicon)。 3 ·如申請專利範圍第1項所述之矽化金屬層之製造方法, 其中形成該非晶矽層係利用一離子植入(Implantation) 法。 4·如申請專利範圍第1項所述之矽化金屬層之製造方法, 其中該結晶步驟係一不完全回火步驟(Incomplete Anneal Step),且該晶體層位於該#晶矽層之該另一部分下。 丨 5 ·如申請專利範圍第1項所述之石夕化金屬層之製造方法, 其中該結晶步驟係利用一快速熱回火(RTA)方式。 6 ·如申請專利範圍第1項所述之石夕化金屬層之製造方法,
第14頁 1225669 六、申請專利範圍 其中該矽化金屬步驟至少包括: 形成一金屬層覆蓋在該非晶矽層之該另一部分上;以及 進行一熱處理步驟,藉以使該金屬層與該非晶矽層反應而 形成該矽化金屬層。 7 ·如申請專利範圍第6項所述之矽化金屬層之製造方法, 其中該金屬層之材料為始(Cobalt)。 8 ·如申請專利範圍第6項所述之矽化金屬層之製造方法,馨 其中形成該金屬層之步驟係利用一濺鍍沉積(Sputtering Deposition)法。 9 ·如申請專利範圍第6項所述之矽化金屬層之製造方法’ 其中該熱處理步驟係一快速熱回火步驟。 10·如申請專利範圍第1項所述之石夕化金屬層之製级去 其中該非晶矽層之厚度為100奈米(Nanometer)。 11·如申請專利範圍第1項所述之矽化金屬層之製二〇太法、,‘ 其中該非晶石夕層之該另一部分的厚度介於奈米多τ米 之間。 12· —種矽化金屬層之製造方法,至少包括: 曰石 提供一基材,其中該基材之一表面至少已形成一井日曰矽
第15頁 1225669 六、 申請專到範圍 i行-第-回火步驟,藉以橡部分之該非晶矽層轉變成一 晶體層,…一部分之該#晶石夕層位於該晶體層上;以 i該非晶矽層之該另一部分進行一矽化金屬步驟,而在該 基材之該表面形成該矽化金屬廣。 13·如申請專利範圍第1 2項所述之矽化金屬層之製造方 法,其中該基材之材料為;^。 _ 14. 如申請專利範圍第1 2項所述之石夕化金屬層之製造方 法,其中形成該非晶矽層係利用一離子植入法。 15. 如申請專利範圍第1 2項所述之石夕化金屬層之製造方 法,其中該第一回火步驟係〆不完全回火步驟。 16. 如申請專利範圍第1 2項所述之石夕化金屬層之製造方 法,其中該第一回火步驟係利用一快速熱回火方式。 鲁 17. 如申請專利範圍第1 2項所述之石夕化金屬層之製造方 法,其中該矽化金屬步驟至少包括: 形成一金屬層覆蓋在該非晶矽層之該另一部分上; 進行一熱處理步驟,藉以使該金屬層與該非晶矽層反應而 形成該矽化金屬層。
第16頁 以 5669 六、申請專利範圍 1 8·如申請專利範圍第丨7項所述之矽化金屬層之製造方 去’其中該金屬層之材料為鈷。 19·如申請專利範圍第17項所述之石夕化金屬層之製造方 法,其中形成該金屬層之步驟係利用一濺鍍沉積法。 20·如申請專利範圍第17項所述之矽化金屬層之製造方 法,其中該熱處理步驟係一第二回火步驟。 21·如申請專利範圍第17項所述之矽化金屬層之製造方 法’其中該熱處理步驟係利用一快速熱回火方式。 2 2 ·如申請專利範圍第1 2項所述之矽化金屬層之製造方 法,其中該非晶矽層之厚度為1 0 0奈米。 2 3.如申請專利範圍第12項所述之矽化金屬層之製造方 法,其中該非晶矽層之該另一部分的厚度介於20奈米至60 奈米之間。 24. —種矽化金屬層之製造方法,至少包括: 提供一基材,其中該基材之一表面至少已形成一非晶矽 層; 進行一第一回火步驟,藉以使部分之該非晶矽層轉變成一
第17頁 1225669 六、申請專利範圍 晶體層’其中另一部分之該扑晶石夕層位於該晶體層上; 形成一金屬層位於該非晶石夕廣之該另一部分上;以及 進行一第二回火步驟,而在該基材之該表面形成該矽化金 屬層。 2 5 ·如申請專利範圍第2 4項所述之矽化金屬層之製造方 法’其中該基材之材料為矽。 26·如申請專利範圍第24項所述之矽化金屬層之製造方 法,其中形成該非晶石夕層係利用一離子植入法。 馨 27·如申請專利範圍第24項所述之矽化金屬層之製造方 法’其中該第一回火步驟係一不完全回火步驟。 2 8.如申請專利範圍第2 4項所述之矽化金屬層之製造方 法,其中該第一回火步驟係利用一快速熱回火方式。 2 9·如申請專利範圍第2 4項所述之矽化金屬層之製造方 法,其中該金屬層之材料為#。 m 3 0·如申請專利範圍第24項所述之矽化金屬層之製造方 法,其中形成該金屬層之步驟係利用一濺鍍沉積法。 31·如申請專利範圍第24項所述之矽化金屬層之製造方
1225669 六、申請專利範圍 法,其中該第二回火步驟係利用一快速熱回火方式。 32.如申請專利範圍第24項所述之矽化金屬層之製造方 法,其中該非晶矽層之厚度為1 〇 〇奈米。 3 3.如申請專利範圍第24項所述之矽化金屬層之製造方 法,其中該非晶矽層之該另一部分的厚度介於20奈米至60 奈米之間。
第19頁
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW92115754A TWI225669B (en) | 2003-06-10 | 2003-06-10 | Method for manufacturing silicide layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW92115754A TWI225669B (en) | 2003-06-10 | 2003-06-10 | Method for manufacturing silicide layer |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200428527A TW200428527A (en) | 2004-12-16 |
TWI225669B true TWI225669B (en) | 2004-12-21 |
Family
ID=34588294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW92115754A TWI225669B (en) | 2003-06-10 | 2003-06-10 | Method for manufacturing silicide layer |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI225669B (zh) |
-
2003
- 2003-06-10 TW TW92115754A patent/TWI225669B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200428527A (en) | 2004-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1183580C (zh) | 半导体装置的制造方法和半导体装置 | |
US20150372099A1 (en) | Contact silicide formation using a spike annealing process | |
US10522631B2 (en) | Contact silicide having a non-angular profile | |
JPH10223889A (ja) | Misトランジスタおよびその製造方法 | |
JPH0259623B2 (zh) | ||
WO2012071841A1 (zh) | 化学机械平坦化方法和后金属栅的制作方法 | |
US6096647A (en) | Method to form CoSi2 on shallow junction by Si implantation | |
US20050070082A1 (en) | Semiconductor device having a nickel/cobalt silicide region formed in a silicon region | |
TWI302726B (en) | Method for forming conductive line of semiconductor device | |
TWI337390B (en) | Method for semiconductor device performance enhancement | |
TWI225669B (en) | Method for manufacturing silicide layer | |
JP2007324187A (ja) | 半導体装置及びその製造方法 | |
JP3873008B2 (ja) | 半導体素子のシリサイド膜の形成方法 | |
JP3827734B2 (ja) | Ldd構造をもつmosトランジスタを有する半導体素子の製造方法 | |
JP2002164343A (ja) | 改良した誘電特性を有する電子回路構造 | |
JP5553256B2 (ja) | 3次元構造のmosfet及びその製造方法 | |
JPS61101075A (ja) | 半導体装置の製造方法 | |
JP2000091560A (ja) | 半導体装置及びその製造方法 | |
JP2004111736A (ja) | 半導体装置及びその製造方法 | |
JP3263155B2 (ja) | 電極の製造方法およびそれを用いた半導体素子の製造方法 | |
TW586182B (en) | A method for fabricating a MOS transistor | |
JP3334692B2 (ja) | 半導体装置の製造方法 | |
JP2004534401A (ja) | 異なる厚みのゲート酸化物を有する複数のmosトランンジスタを備えた半導体装置の製造方法 | |
CN1741283A (zh) | 半导体装置及其制造方法 | |
JP2003188386A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |