TW550990B - A printed circuit board - Google Patents

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Description

550990
本發明是有關於一種具有邊側壁線路之基板，且特別 是有關於一種利用基板之邊側壁做為線路設計的一部份。 近年來，隨著電子技術的日新月異，高科技電子產業 的相繼問* ’使得更人性化、工力能更佳的電子產品不斷地 推陳出新，並朝向輕、薄、短、小的趨勢設計。目前在半 導體製程當中，基板型承載器（substrate type carrie：〇 是經常使用的構裝元件，其主要包括堆疊壓合式及積層式 (build up) 一大類型之基板。其中，基板主要由多個圖案 化線路層及多個絕緣層交替疊合所構成，由於基板具有佈 線細密、組裝緊湊以及性能良好等優點，已成為覆晶構裝 用基板（flip chip substrate)之主流。 圖案化線路層例如由銅箔層經過微影蝕刻定義形成， 而絕緣層係配置於圖案化線路層之間，用以隔離圖案化線 路層。此外，圖案化線路層之間係透過貫通孔（pianting Through Hole，PTH)或導電孔（via)而形成電性連接，而 絕緣層之材質包括玻璃環氧基樹脂（F R — 4、f r - 5 )、雙順丁 烯二酸醯亞胺(^丨311^16丨111丨〇16-1^82：1116，81')或者環氧樹 脂（epoxy)等。另外，基板可運用在封裝用基板或印刷電 路用基板，所不同的是，封裝用基板的表層會形成多個接 合墊’以做為基板對晶片之接點，而印刷電路用基板的表 層會形成多個接合點，以做為基板對電子元件之接點。 第1圖繪示習知之印刷電路板的示意圖。請參照第1 圖，印刷電路板1 0 0主要係由多個圖案化線路層〗丨〇、丨J 2 以及多個絕緣層102、104、1〇6、108交替叠合所構成。盆
550990 五、發明說明（2) =’絕緣層1 04為絕緣芯層，其材質例如為環氧基樹脂或 ^，亞胺等，而絕緣層1 0 2、1 0 6、1 0 8之材質例如為環氧 树^旨°另外，圖案化線路層1 1 0、1 1 2、11 8例如由銅箔經 1 過彳政影餘刻製程定義形成，而圖案化線路層丨丨〇、丨丨2、 1 8之間係透過配置於絕緣層中的導電孔丨丨4、丨2 〇或貫通 孔1 1 6而形成電性連接。另外，絕緣層丨〇 2、丨〇 4、丨〇 6以及 ，案化線路層11 〇、11 2可以藉由堆疊的方式形成，而絕緣 运1〇8以及圖案化線路層jig可以藉由積層的方式形成。 由上述之說明可知，不論是堆疊壓合式基板或積層式 土板’係在基板之絕緣層形成多個導電孔或貫通孔 (PTH)，、再經過鍍孔以及線路蝕刻的方式以形成圖案化線 路層，亚且經由鍍孔之孔壁以使各層圖案化線路層之間能 夠彼此相電性連接。然而，此種利用導電孔或貫通孔以導 ?各層圖案化線路層的方式，會因為貫通孔（或導電孔）的 特性阻抗與線路的特性阻抗（Characterizati〇n
Impedance)不匹配，兩者之間會產生特性阻抗 題’因^容易導致訊號（Slgnals)傳遞時因特性阻抗不連1 縯所引务之遲滯、干擾及訊號多重反射的效應。 f: *發明的目的在提出一種印刷電路板，里利用 二之門可相i匹：的t性阻抗與圖案化線路層的特性阻 抗之間了相互匹配，以達到特性阻抗連續之效果。 本發明之另一目的在裎 壁之線路設計，用以減少貫n ^路板，具有邊側 貝通孔以及導電孔的數量，以增
9720twf.ptd 1 第5頁 550990
550990 五、發明說明（4) 明如下： 圖式之標不t兄明： 100、200、300、400、510、520、530 ··印刷電路板 102、104、106、1〇8、202、204、206 :絕緣層 110、112、118、210、212 :圖案化線路層 1 1 4、1 2 0 :導電孔 1 1 6 :貫通孔 220、230、240、320、420、512、522、532 :線路 302 、 524 、 534 :凹穴 304 、 404 ：側壁 402 :開口 502 、 504 :晶片 5 1 0 :接合墊 550、560 :基板 較佳實施例 請參照第2圖，其繪示本發明一較佳實施例之一種印 刷電路板之邊側壁的示意圖。本發明之印刷電路板2 Q 〇例 如係由多層圖案化線路層210、212、214、216、218、220 以及多層絕緣層202、204、206交替疊合所構成，而各層 圖案化線路層與各層絕緣層可以藉由堆疊壓合或積層的方 式形成印刷電路板200。其中，印刷電路板2〇〇之邊側壁上 佈設多個線路2 3 0、2 3 2、2 3 4，而線路可以由銅箔經過線 路蝕刻而形成，用以電性連接圖案化線路層之間。另外， 線路之表面係覆蓋一保護層，用以保護線路以防氧化。
550990 五、發明說明（5) 請參考第2圖，在第2圖中繪示三種運用邊側壁線路的 實施例。第一種實施例，二圖案化線路層2丨2及2〗6係位於 印刷電路板2 0 0之内部，且圖案化線路層2 1 2及2 1 6之間的 部分線路的線寬一致時，可藉由線寬一致之線路23〇電性 連接於二圖案化線路層2丨2、2丨6，以取代習知之導電孔的 功用。第二種實施例，至少二圖案化線路層2丨〇以及2丨8係 位於印刷電路板2 〇 〇之表層或内部，且至少二圖案化線路 層2 1 0以及2 1 8之間的部分線路的線寬一致時，可藉由線寬 一致之線路2 3 2電性連接於至少二圖案化線路層2丨〇、 2 1 8，以取代習知之貫通孔的功用。第三種實施例，至少 二圖案化線路層21 4以及220係位於印刷電路板2〇〇之表層 或内部，且至少二圖案化線路層21 4以及220之間的部分線 =線寬不-致時，可藉由電性連接於兩層之線路234的 線見呈一梯形狀，以使線路234在圖案化 線寬大於在圖案化線路層214一端的線寬。路層220 &的 之線：知，各層圖案化線路層可藉由邊側壁 之線路而彼此電性連接，且邊侧壁之 二抗連續的效果1此，基板可避免使用導=== 來電性連接於各層圖案化線路層，所造成特性阻=上 層的配置。 十的使用面積以及改善圖案化線路 請參考第3圖 之線路的示意圖，
550990 五、發明說明（6) -----一" " 二，，路板300之表層具有一凹穴3〇2，此四穴3〇2係由移 部分圖案化線路層以及部分絕緣層所構成。另外，印刷 :路板300具有多個線路320，其佈設於凹穴302的側壁304 j，並且線路3 2 0可電性連接於圖案化線路層。同樣的方 式，線路320可由銅箔經過線路蝕刻所形成，且依照各層 圖案化線路層的線寬形成線寬均勻變化之線路3 2 〇，以達 到特性阻抗連續的效果。 晴參照第4圖，其繪示本發明一較佳實施例中邊側壁 之線路的示意圖，尤其是佈設在一開口的側壁上。其中， 印刷電路板400之表層具有一開口4〇2，開口4〇2係貫穿印 刷電路板，且開口 4 0 2係由移去部分圖案化線路層以及部 刀絕緣層所構成。另外，印刷電路板4 〇 〇具有多個線路 420 ’其佈設於開口 402的侧壁404上，並且線路42〇可電性 連接於圖案化線路層。同樣的方式，線路42〇可由銅箔經 過線路蝕刻所形成，且依照各層圖案化線路層的線寬形成 線寬均勻變化之線路420，以達到特性阻抗連續的效' 請參考第5圖’其繪示本發明一較佳實施例中 之線路的示意W，尤其是佈設在凹穴或開口之 ： 之線路設計。值得注意的是’凹穴或開口之侧壁、土 上佈設有線路422，而線路422可電性遠 4U8 406、408上之二圖案化線路層，且依照各層 f 的線寬形成線寬均勻變化之線路42 2，以、*曰，口茶化線路層 續的效果。 以達到特性阻抗連 請參考第…，#繪示本發明之印刷電路板運用
550990 五、發明說明（7) 在封裝製程的示意圖。如第5A圖所示 有邊側壁之線路設計，而曰Η ζη9日卩 電路板510具 表#，且曰片二V:、 貼附於印刷電路板51〇之 Βθ 電性連接於表層之圖案化線路声。另 外，邊侧壁之線路512係用卩電性連接 ^ :層。如第5Β圖所示，印刷電路板52〇之表層 524，且凹穴524具有側壁之線路設計。其中，曰百=二 :於：二24 '底部’而晶片5〇2電性連接於圖：化線路 ί ’ Γ ί ΐ t:5 3 2係用以電性連接各層的圖案化線路 層。如第5C~5D圖所示，印刷電路板53〇之表 路層係電性連接於-基板⑽或㈣，其中基板55q例如/ 印刷電路用基板，而基板56〇例如為封裝用基板，且基板 560上具有多個接合墊510，用以供基板56〇對晶片5〇4之接 點。另外，印刷電路板530之表層具有一凹穴534，而凹穴 534之側壁例如呈階梯狀，且凹穴5 34具有側壁之線路設 计。其中’晶片5 0 2貼附於凹穴5 3 4的底部，而晶片5 〇 2電 性連接於圖案化線路層，且側壁之線路532用以電性連接 於各層圖案化線路層。 綜上所述，本發明之印刷電路板至少具有下列優點： 1 ·本發明之印刷電路板係利用邊側壁之線路設計，以 使印刷電路板之邊側壁上或凹穴的側邊上或開口的側邊上 佈設多個線路，用以電性連接各層圖案化線路層，藉此， 基板可避免使用導電孔或貫通孔來電性連接於各層圖案化 線路層，所造成特性阻抗不連續之問題。 2 ·本發明之印刷電路板，係藉由邊側壁之線路設計來
9720twf.ptd 第10頁 五 發明說明（8) 取代貫通孔之功 化線路層的線寬 連續的效果。 施’且此邊侧壁之線路更可依照各層圖案 形成線寬均勻變化之線路，以達特性阻抗 由邊側辟2錄t印刷電路板，其_各層圖案化線路層可藉 或貫通=，且述，彼此電性連接，如此可避免使用導電孔 而提古印刷,ί Γ絕緣層之中導電孔或貫通孔的數量，進 捉Ν印都J電路板在兮分古+卜Μ古 路層的配置。 面積以及改善圖案化線 雖然本發明已以·"- /i Jk>u /,* ig 以限定本發明，任何熟習此；；揭並非用 神和範…當可作各種之id:離本發明之精 護範圍當視後附之巾請專利範圍所界定者^本發明之保 550990 圖式簡單說明 第1圖纟會不習知之印刷電路板的不意圖； 第2圖繪示本發明一較佳實施例之一種印刷電路板之 侧邊的示意圖； 第3圖繪示本發明一較佳實施例中邊側壁之線路的示 意圖，尤其是佈設在一凹穴的側壁上； 第4圖繪示本發明一較佳實施例中邊側壁之線路的示 意圖，尤其是佈設在一開口的側壁上； 第5圖繪示本發明一較佳實施例中邊側壁之線路的示 意圖，尤其是佈設在凹穴或開口之不同側壁上之線路設 計；以及 第5 A〜5D圖繪示本發明之印刷電路板運用在封裝製程 的示意圖。
9720twf.ptd 第12頁

Claims (1)

  1. 55〇99〇
    1 · 一種印刷電路板，至少包括： 複數層圖案化線路層； 隔複數層絕緣層，配置於該些圖案化線路層之間，用以 亥些圖案化線路層，ϋ與該些圖案化線路層疊合；以 用r複數個第一線路，佈設於該印刷電路板之邊側壁上， 以電性連接於該些圖案化線路層之間。 絕於2 ·如申請專利範圍第1項所述之印刷電路板，其中該 醉、層之材質係選自於由玻璃環乳基樹脂、雙順丁埽二酸 "亞胺及環氧樹脂所組成之族群中的一種材質。 π @3·如申請專利範圍第1項所述之印刷電路板，其中該 '、、％層具有複數個導電孔，該些導電孔係電性連接此 圖案化線路層。 、二 ^ 4 ·如申晴專利範圍第1項所述之印刷電路板，其中該 每—該些圖案化線路層係由一銅箔層，經過微影蝕刻定義 形成。 5 ·如申請專利範圍第1項所述之印刷電路板，其中部 刀该些圖案化線路層以及部分該些絕緣層係構成一凹穴， 而該凹穴係凹陷於該印刷電路板之表層。 6 ·如申請專利範圍第5項所述之印刷電路板，更包括 複數個第二線路，係佈設於該凹穴之側壁上。 7·如申請專利範圍第5項所述之印刷電路板，其中該 印刷電路板之表層更具有—開口，而該開口係貫穿該印刷 電路板。
    550990 六、申請專利範圍 •如申請專利範圍第7項所述之印刷電路板，更包括 複數個第二線路，係佈設於該開口之側壁上。 9 ·如申請專利範圍第1項所述之印刷電路板，其中該 印刷電路板之表層更具有一開口，而該開口係貫穿該印刷 電路板。 卜1 0 ·如申請專利範圍第9項所述之印刷電路板，更包括 複數個第二線路，係佈設於該開口之側壁上。 11 ·如申請專利範圍第1、6、8或1 0項所述之印刷電路 板’其中部分該些第一線路、部分該些第二線路及部分該 些第二線路之線寬係呈一梯形狀。 1 2 ·如申請專利範圍第1、6、8或1 0項所述之印刷電路 板1其中該些第一線路、該第二線路及該些第三線路之表 面係以一保護層所覆蓋。 1 3. —種印刷電路板，至少包括： 複數層圖案化線路層；以及 複數層絕緣層，配置於該些圖案化線路層之間，用以 隔，f些圖案化線路層，並與該些圖案化線路層疊合，其 1 °卩为5玄些圖案化線路層以及部分該些絕緣層係構成一凹 穴’而該凹穴係凹陷於該印刷電路板之表層；以及 複數個第一線路，佈設於該凹穴之側壁上，用以電性 連接於該些圖案化線路層之間。 ^ 1 4 ·如申凊專利範圍第1 3項所述之印刷電路板，其中 该絕緣層之材質係選自於由破璃環氧基樹脂、雙順丁烯二 酉文鯭亞胺及環氧樹脂所組成之族群中的一種材質。
    9720twf.ptd 第14頁 550990 六、申請專利範圍 1 5 ·如申請專利範圍第丨3項所述之印刷/電路板，其中 該絕緣層具有複數個導電孔，該竣導電孔係電性連接於該 些圖案化線路層。 1 6 ·如申請專利範圍第丨3項所述之印刷電路板，其中 該每一該些圖案化線路層係由〆鋼箔層’經過微影兹刻定 義形成。 胃 1 7 ·如申請專利範圍第1 3項所述之印刷電路板，其中 該印刷電路板之表層更具有一開口，而該開口係貫穿該印 刷電路板。 1 8 ·如申請專利範園第丨7項所述之印刷電路板，更包 括複數個第二線路，係佈設於該開口之側壁上。 1 9·如申請專利範圍第丨3或丨8項所述之印刷電路板， 其中部分該些第一線路以及部分該呰第二線路係呈一梯形 狀。 2 〇 ·如申請專利範圍第1 3或1 8項戶斤述之印刷電路板， 其中該些第一線路以及該些第二線路之表面係以一保護層 所覆蓋。 一、 2、1 · 一種印刷電路板，至少包括： 複數層圖案化線路層；以及 複數層絕緣層，配置於該些圖案化線路層之間，用以 隔離該些圖案化線路層，並與該些圖案化線路層疊合，其 中該印刷電路板之表層具有二開ό，而該開口係貫穿該印 刷電路板；以及 複數個線路，佈設於該開口之側璧上’用以電性連接
    第15頁 550990 申清專利範圍 於°亥些圖案化線路層之間。 π 2 2 ·如申請專利範圍第2 1項所述之印刷電路板，其中 二1緣層之材質係選自於由玻璃環氧基樹脂、雙順丁烯二 酉欠酸亞胺及環氧樹脂所組成之族群中的一種材質。 2 3 ·如申請專利範圍第2 1項所述之印刷電路板，其中 吕亥絕络恳日丄 、冬層具有複數個導電孔，該些導電孔係電性連接於該 些圖案化線路層。 节卞24·如申請專利範圍第2 1項所述之印刷電路板，其中 i母—該些圖案化線路層係由一銅箔層，經過微影蝕刻定 義形成。 部八2/·如申請專利範圍第21項所述之印刷電路板，其中 刀1些線路之線寬係呈一梯形狀。 該此·如申請專利範圍第21項所述之印刷電路板，其中 "二、、泉路之表面係以一保護層所覆蓋。
    第16頁
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2041831A1 (en) * 2006-07-07 2009-04-01 Nxp B.V. Circuit comprising transmission lines
US20080109773A1 (en) * 2006-11-02 2008-05-08 Daniel Douriet Analyzing Impedance Discontinuities In A Printed Circuit Board
CN101562951B (zh) * 2008-04-18 2011-05-11 欣兴电子股份有限公司 线路板及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817487B2 (ja) * 1991-12-09 1998-10-30 株式会社村田製作所 チップ型方向性結合器
JPH09289404A (ja) * 1996-04-24 1997-11-04 Honda Motor Co Ltd リボンとボンディングワイヤとマイクロ波回路用パッケージ
JP3982876B2 (ja) * 1997-06-30 2007-09-26 沖電気工業株式会社 弾性表面波装置
JP3512331B2 (ja) * 1998-04-02 2004-03-29 富士通株式会社 半導体装置のプラスチックパッケージ
US6734370B2 (en) * 2001-09-07 2004-05-11 Irvine Sensors Corporation Multilayer modules with flexible substrates
US6876085B1 (en) * 2001-09-24 2005-04-05 Nortel Networks Limited Signal layer interconnect using tapered traces
US6737931B2 (en) * 2002-07-19 2004-05-18 Agilent Technologies, Inc. Device interconnects and methods of making the same
US6583498B1 (en) * 2002-08-09 2003-06-24 International Business Machine Corporation Integrated circuit packaging with tapered striplines of constant impedance

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