TW544991B - IDE control device suitable for various kinds of clock specifications - Google Patents

Description

544991 五、發明說明（1) --- 本發明係有關於一種IDE控制裝置，尤指一種可適用 =各種時脈規格之IDE控制裝置，其主要係於IDE控制器增 鎖相迴路及一選擇模組，可產生並選擇適用於各硬碟 之時脈訊號，藉以提供最高之傳輸效率者。 ” 近年來’由於資訊相關產業的高度發展以及人們對資 訊產品運算及傳輸速度的要求日益增加，驅使業者不斷研 發改良’不斷開發出各種新的產品規格。就硬碟而言，在 短短的時間内，業者就推陳出新的出了幾種規格，由稍早 的ΑΤΑ (Advanced Technology Attachment) 、ΑΤΑ33 、ΑΤΑ 66乃至於ΑΤΑ100以及最近的ΑΤΑ133，每推出一新的規格就 使硬碟的傳輸速率向前邁進一步。 、然而’在新舊規格產品交替之際，雖然新的規格大部 刀都可以相容舊規格產品，在操作上不會發生問題，但卻 會對產品的效能有所影響。請參閱第1圖，係習用IDE控 制架構之方塊示意圖。如圖所示，其主要係於主控制晶片 1 4 (如南橋晶片）中設有一IDE控制器（Integrated device electronics controller) 1 β，可透過一 iDE 匯 l排17而連接並控制一第一硬碟18及一第二硬碟19 二中忒IDE控制器丄6所據以產生傳輸訊號之時脈訊號 糸 蚪脈產生器1 2所產生，其所產生時脈訊號之頻率 ^依不同主機板規而不同，可為pci〇〇2i〇〇MHz及PCI"之 ，MHz。右為pcioo時，因其所提供之時脈頻率為 古故=使有傳輸速率較高的ATA1 33硬碟，亦無法發揮其應 的同速傳輸功效。若主機板規格為PC1 33時，其提供之

五、發明說明（2) 〔卜頻W33MHZ，可搭配ATA133硬碟而發揮其高速的傳輸效 ς但當其搭配ATA100的硬碟時，則由於ATA1〇〇的規格是

Wordf 2〇nS (相當於PC1 〇〇兩個時脈週期）傳輸一個字元（ ’而PC133每一時脈週期之長度為7 5ns，必需有3(個 &週期才能傳輸-個字元’亦即只能達到相當時脈頻率 9MHz的效率，無形中使傳輸效率大打折扣。 使用：二=對上述習讀控制架構的缺點，以及 所發生的問題提出一種新穎的解決方案，設計出一 種可有效相容各不同時脈規的產品，且可將 輸效率做最高度的發揮，長久以來一直是使用者浐= =發明人欲行解決之困難點所在，而本發明人：於； ί = = 相關研究、開發、及銷售之實；經驗， =心及改良之思經多方設計、探討、試 η:究出一種可適用於各種時 -; 置，以解決上述之問題。爰是， 1儿徑制裝 本發明之主要目的，在於提供一種 規格控制裝置，其主要係 二：各= 路及-選擇模、組，可產生並撰L田=又一鎖相迴 ，藉以提供最高之傳輸效率者。k 4碟之時脈訊號 規二明：：；】的。：；：：種可適用於各種時脈 各頻率之時脈訊號產生對應之相位訊號者。 了依 規格的ΐί;;,:種可適用於各種時脈 我置其選擇模組包含有複數選擇器，可 544991 、發明說明（3) 選擇適用於各硬碟之時脈訊號及依系 對應之動作硬碟者。 ”、存取訊號而切換 本發明之又一目的，在於提供一 規格之IDE控制裝置，其介面模％ :適用於各種時脈 可處理與相位相關之訊號者。、…有相位關係電路’ 之功：ί =丨審ΐ f員對本發明之特徵、結構及所達成 配合詳細之說明，說明如後：佐以較佳之實施圖例及 首先，請參閱第2圖，係本發明一較 示意圖。如圖所示，其主要係包含有一鎖 ζ locked loop; PLL) 2 4 5，可接收來自 主义 p ase = ==)2 2之時脈訊號，藉以產生複數個時脈 及133服或其他頻率之時脈訊號，並 寻產生的時脈訊號傳送到設於IDE控制器 :ί二：：r組30可於系統啟動時，根據 鞏時定各硬碟所適用之時脈訊號。#系統於作 ，该選擇模組3 〇可依系統之存取命令而 訊號傳送到介面模組40以產生傳輸訊；後 - IDE匯流排27而將存取命令傳送到第一硬碟 8或第一硬碟29，以進行存取的動作。 ’、 %金ί次，請參閱第3圖，係本發明IDE控制器中選擇模 菸”；I面模組一較佳實施例之電路方塊圖。如圖所示，太 ‘ Ϊ J ? ΐ模組3 〇係包含有複數個選擇器，#中第-時 、擇裔3 2對應於第一硬碟，可於系統啟動時根據偵測 544991 五、發明說明（4) =結果而選擇以1_HZ或133MHz的時脈訊號傳送訊自，而 時：選：器3 4則對應於第二硬碟，#可選擇適用於 = Ϊ脈=，而硬碟選擇器3 6則可存取訊號之 ^而切換對應之動作硬碟。IDE控制器2 6尚 個相位產生器，如第一相位產生5! 5 7 3有複數 cr^ 裔與第二相位產生器 5 9，可分別接收100〇2與133仙2之時脈訊號而產生對岸 J相位訊號，之後與選擇模組3 〇之訊號一起傳送到介； 松組4 0中。選擇模組4 〇包含有一共用電路4 2及一相 :關係電路5 0 ’其中共用電路4 2連接選擇模組3 〇而 接二其訊號’而相位關係電路5 〇則包含有對應於相位產 生器之複數個相位電路，如第一相位電路5 2盥二 電路5 4 別連接其對應之相位|器而可處理其:位訊 唬，而相位選擇器5 6則可選擇對應於動作硬碟之相位訊 號，將之傳送到介面電路44中，與共用電路42傳入之 訊號匯整後而成為一完整之傳輸訊號，藉以透過IDE匯流 排2 7而對對應之硬碟進行存取的動作。 士最後，凊參閱第4圖，係本發明切換點與相位關係之 蚪序圖。如圖所示，就1〇關112與133觀2；之時脈訊號（pH1〇〇 與PH133)而言，由於100MHz訊號每一時脈週期之長度為 10ns，而133MHz訊號則為7· 5ns，亦即每三個ι 〇 0MHz之相 位Λ號（PH100)會與四個ioomHz之相位訊號（PH133)之 長度相等。為了避免不同時脈規格的硬碟於切換時，因兩 時脈訊號處於上升或下降的不同狀態而產生錯誤，故切換 的時間點可選於1 33MHz時脈四的倍數相位的下降緣之後，

第7頁 544991 五、發明說明（5) 對於其… 。 伙U樣的原理選定切換的時間點 ”鎖相迴路與IDE控制器係可整合於-主押制 明所咖控制器之主控制晶片中=本發 藉以產生所需求的時=橋二 ;:可 於⑽控制器中，俾利用其所產生的時脈ί 適於：時：規格產品的相容…，只有提供最 能將各種規格產品之效率最 1节目丨 述實把例而言，若能提供200MHz的時脈 ΐ將；=!mi0°與ATA133的傳輸效率發揮到最高 …、將蚪脈頻率拉尚到200MHz已 技術’其開發難度與制作之成本都太二的 益。故本發明不禮τ女4 士 6 κ不付合經濟效 ，將豆傳於ϋ可有效相谷於各種時脈規格之硬碟產品 ，實是ΐίίί做最高度的發揮’且無需花費太高的成本 =菜者對產品提昇的一大利器。 =^所述，當知本發明係有關於一種ide控制裝置， 係^IDE 用於各種時脈規格之IDE控制裝置，其主要 控制态增設一鎖相迴路及一選擇模组，可產；i廿 ί擇碟之時脈訊號，11以提供最高之傳輪效ί 用功效者务應：i 一富有!ί穎性、進步性’及可供產業利 Μ付a專利申請要件無疑，爰依法提請發明專 ^^4991 利申含主^ # ，懇請 便。 貴審查委員早曰賜予本發明專利，實感德 非用惟以上所述者，僅為本發明之一千乂1土貝兆列句已，亚 圍所，限定本發明實施之範圍，即凡依本發明申請專利範 ，约ϊ ί形狀、構造、特徵及精神所為之均等變化鱼修偷 勺應包括於本發明之申請專利範圍内。 4飾 圖 號簡 單說明： 1 2 時脈產生器 1 6 IDE控制器 1 8 第一硬碟 2 2 時脈產生器 2 4 5 鎖相迴路 2 7 ID E匯流排 2 9 第二硬碟 3 0 選擇模組 3 4 第二時脈選 4 0 介面模組 4 4 介面電路 相位關係電路 第二相位電路 第一相位產生器 14 17 19 2 4 2 6 2 8

主控制晶片 IDE匯流排 第二硬碟 主控制晶片 IDE控制器 第一硬碟 第一時脈選擇器 硬碟選擇器 共用電路 5 0 5 4 5 7

第一相位電路 相位電路選擇器 第二相位產生器

544991 圖式簡單說明 第1圖：係習用I DE控制架構之方塊； 第2圖：係本發明一較佳實施例之方 第3圖：係本發明IDE控制器中選擇 佳實施例之電路方塊圖；及 第4圖：係本發明切換點與相位關係 7意圖， 塊不意圖， 模組及介面模組一較 之時序圖。

Claims (1)

1. 544991 六 2 4 申請專利範圍 ·:Ϊ:Ϊ用於各種時脈規格之iDE控制裝置，其主要 ii目：^ T接收來自-時脈產生器之時脈訊號， 一 產生複數個需求之時脈訊號；及 一 < '"制器，該IDE控制器包含有一用以選擇適用時 及切換動作硬碟之選擇模組與一用 二並H面模'组，可藉由選擇模組連接該鎖相迴 產生斟t擇適用於各硬碟之時脈訊號後由介面模組 ΐ硬碑=輸訊號’透過一IDE s流排而對對應 之硬碟進订存取者。 .t申請專利範圍第i項所述之控制裝置，其中該 杈組係包含有複數個時脈選擇器及一硬碟選擇器， 時脈選擇器分別連接鎖相迴路，可選擇對應硬碟所 用之時脈訊號，而硬碟選擇器則可依據一存取訊號 要求而切換對應之動作硬碟者。 〜 •如申請專利範圍第1項所述之控制裝置，其中該I 控制器尚包含複數個相位產生器，連接於鎖相^路， 可分別接收對應之時脈訊號，並依各時脈訊號而產 對應之相位訊號者。 .如申請專利範圍第3項所述之控制裝置，其中該介面 模組係包含有一共用電路、一相位關係電路及一 ^ 電路’該共用電路連接選擇模組，係不受各時脈相位 訊號影響之電路，相位關係電路則連接各相位產生M ，處理與相位相關之訊號，兩者皆連接至介面電路=

   544991 六、申請專利範圍 匯，為一完整之傳輸訊號，透過IDE匯流排而對硬 5 做存取動作者。 ’、 如申請專利範圍第4項所述之控制裝置，其中該相位 關係電路係包含有對應於複數個相位產生器之複數個 相位電f，分別連接對應之相位產生器，並設有一相 1 k擇器連接各相位電路與介面電路，用以、選擇對應 於動作硬碟時脈規格之相位電路者。 =申請專利範圍第i項所述之控制裝置，其中該鎖相 k路所產生複數個需求時脈訊號係包含有頻率1 〇 〇 Μ η z 及133MHz之時脈訊號者。 7 =:請專利範圍第i項所述之控制裝置，該裝置係可 整合於一主控制晶片中者。 8 一種可適用於個種時脈規格之IDE控制 豆 構造係包含有·· 1 i要 鎖，匕路，可接收來自一時脈產生器之時脈訊號， 並藉以產生複數個需求之時脈訊號； 一選擇模組，連接該鎖相迴路，可用以選擇適用於各 硬碟之時脈訊號及切換動作硬碟；及 一=面模組，連接該選擇模組’可產生對應之傳輸訊 唬，並透過一 IDE匯流排而對對應之硬碟進行存取 者。 如申請專利範圍第8項所述之控制裝置，尚包含有對 應=鎖相迴路所產生複數個時脈訊號之複數個相位產 生器，可分別依據各時脈訊號而產生對應之相位訊號 國

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