JPH11203421A - 半導体ディスク装置 - Google Patents
半導体ディスク装置Info
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- JPH11203421A JPH11203421A JP10007226A JP722698A JPH11203421A JP H11203421 A JPH11203421 A JP H11203421A JP 10007226 A JP10007226 A JP 10007226A JP 722698 A JP722698 A JP 722698A JP H11203421 A JPH11203421 A JP H11203421A
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- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】 ディスクカードを必要最小限のクロック周波
数で動作させ、省電力化を図る。 【解決手段】 電源投入直後、ＰＣ１から与えられるイ
ネーブル信号の有効時間及び無効時間が所定の回数測定
され、その最小値が測定結果として求められる。測定結
果と、ＰＣ１からバッファ部４０へのファイルデータの
転送動作及びバッファ部４０から記憶部８０ｉへの転送
動作に必要なクロック数とに基づいて、これらの転送動
作に遅延を生じないような最小限度のクロック周波数が
算出される。一方、発振部９０から出力される基本クロ
ック信号ＣＬＫは、クロック制御部１００で分周されて
複数の異なる周波数のクロック信号が生成される。クロ
ック制御部１００において生成されたクロック信号の中
から、算出されたクロック周波数に対応するクロック信
号が選択出力されて各部に供給される。
数で動作させ、省電力化を図る。 【解決手段】 電源投入直後、ＰＣ１から与えられるイ
ネーブル信号の有効時間及び無効時間が所定の回数測定
され、その最小値が測定結果として求められる。測定結
果と、ＰＣ１からバッファ部４０へのファイルデータの
転送動作及びバッファ部４０から記憶部８０ｉへの転送
動作に必要なクロック数とに基づいて、これらの転送動
作に遅延を生じないような最小限度のクロック周波数が
算出される。一方、発振部９０から出力される基本クロ
ック信号ＣＬＫは、クロック制御部１００で分周されて
複数の異なる周波数のクロック信号が生成される。クロ
ック制御部１００において生成されたクロック信号の中
から、算出されたクロック周波数に対応するクロック信
号が選択出力されて各部に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、パーソナ
ル・コンピュータ（以下、「ＰＣ」という）等の周辺機
能拡張用カードの１つである半導体ディスク装置（以
下、「ディスクカード」という）、特にその省電力化に
関するものである。
ル・コンピュータ（以下、「ＰＣ」という）等の周辺機
能拡張用カードの１つである半導体ディスク装置（以
下、「ディスクカード」という）、特にその省電力化に
関するものである。
【０００２】
【従来の技術】ディスクカードは、例えばフラッシュメ
モリ等の、電気的に消去並びに書き込み可能で、かつ電
源を切っても記憶されたデータが保持される半導体メモ
リ（以下、「ＥＥＰＲＯＭ」という）をＰＣ等の補助記
憶媒体として、データをファイル形式で記憶する装置で
ある。図２は、従来のディスクカードの一例を示す概略
の構成図である。このディスクカードは、磁気ディスク
インタフェースによってＰＣ１との間で５１２バイトの
ファイルデータＦＤを送受信するインタフェース部１０
を有している。インタフェース部１０は、共通バス２を
介してＰＣ１と接続され、このＰＣ１から磁気ディスク
装置のヘッド番号、シリンダ番号、及びセクタ番号等に
相当するファイルアドレスを受け取るとともに、そのフ
ァイルアドレスに書き込むべきファイルデータＦＤを受
信し、或いはそのファイルアドレスから読み出したファ
イルデータＦＤをＰＣ１に対して送信する機能を有して
いる。インタフェース部１０は、ＰＣ１側の共通バス２
に接続されるとともに、内部バス２０に接続されてい
る。
モリ等の、電気的に消去並びに書き込み可能で、かつ電
源を切っても記憶されたデータが保持される半導体メモ
リ（以下、「ＥＥＰＲＯＭ」という）をＰＣ等の補助記
憶媒体として、データをファイル形式で記憶する装置で
ある。図２は、従来のディスクカードの一例を示す概略
の構成図である。このディスクカードは、磁気ディスク
インタフェースによってＰＣ１との間で５１２バイトの
ファイルデータＦＤを送受信するインタフェース部１０
を有している。インタフェース部１０は、共通バス２を
介してＰＣ１と接続され、このＰＣ１から磁気ディスク
装置のヘッド番号、シリンダ番号、及びセクタ番号等に
相当するファイルアドレスを受け取るとともに、そのフ
ァイルアドレスに書き込むべきファイルデータＦＤを受
信し、或いはそのファイルアドレスから読み出したファ
イルデータＦＤをＰＣ１に対して送信する機能を有して
いる。インタフェース部１０は、ＰＣ１側の共通バス２
に接続されるとともに、内部バス２０に接続されてい
る。
【０００３】内部バス２０は、ファイルアドレス、ファ
イルデータＦＤ、及び各種の制御信号を転送するもので
あり、この内部バス２０に、処理制御部３０、バッファ
部４０、及び転送制御部５０が共通接続されている。処
理制御部３０は、ＰＣ１との間でファイルアドレスの受
信のほか、各種の制御信号の送受信を行うとともにディ
スクカード内の全体制御を行うものである。バッファ部
４０は、ＰＣ１との間で送受信される５１２バイトのセ
クタ単位のファイルデータＦＤを、一旦保持するための
メモリである。転送制御部５０は、処理制御部３０から
の制御に基づいて、ＰＣ１との間でのファイルデータＦ
Ｄの転送制御を行うものである。バッファ部４０及び転
送制御部５０には、メモリインタフェース部６０が接続
されている。また、メモリインタフェース部６０には、
メモリバス７０を介して複数の記憶部８０１〜８０ｎが
接続されている。各記憶部８０ｉ（但し、ｉ＝１〜ｎ）
は、それぞれ異なるメモリアドレスが付与されている
が、いずれも同一構成であり、ファイルデータＦＤを一
旦保持するためのバッファメモリ８１と、セクタ単位に
ファイルデータＦＤを記憶するためのＥＥＰＲＯＭ８２
を有している。更に、各記憶部８０ｉは、バッファメモ
リ８１とＥＥＰＲＯＭ８２との間でファイルデータＦＤ
の転送制御を行うメモリ制御部８３を有している。
イルデータＦＤ、及び各種の制御信号を転送するもので
あり、この内部バス２０に、処理制御部３０、バッファ
部４０、及び転送制御部５０が共通接続されている。処
理制御部３０は、ＰＣ１との間でファイルアドレスの受
信のほか、各種の制御信号の送受信を行うとともにディ
スクカード内の全体制御を行うものである。バッファ部
４０は、ＰＣ１との間で送受信される５１２バイトのセ
クタ単位のファイルデータＦＤを、一旦保持するための
メモリである。転送制御部５０は、処理制御部３０から
の制御に基づいて、ＰＣ１との間でのファイルデータＦ
Ｄの転送制御を行うものである。バッファ部４０及び転
送制御部５０には、メモリインタフェース部６０が接続
されている。また、メモリインタフェース部６０には、
メモリバス７０を介して複数の記憶部８０１〜８０ｎが
接続されている。各記憶部８０ｉ（但し、ｉ＝１〜ｎ）
は、それぞれ異なるメモリアドレスが付与されている
が、いずれも同一構成であり、ファイルデータＦＤを一
旦保持するためのバッファメモリ８１と、セクタ単位に
ファイルデータＦＤを記憶するためのＥＥＰＲＯＭ８２
を有している。更に、各記憶部８０ｉは、バッファメモ
リ８１とＥＥＰＲＯＭ８２との間でファイルデータＦＤ
の転送制御を行うメモリ制御部８３を有している。
【０００４】このディスクカードは、処理タイミングと
なるクロック信号ＣＬＫを生成する発振部９０を備えて
おり、処理制御部３０、バッファ部４０、転送制御部５
０、及びメモリインタフェース部６０等に共通のクロッ
ク信号ＣＬＫが供給されるようになっている。このよう
なディスクカードがＰＣ１に接続され、このＰＣ１から
電源が供給されると、発振部９０は所定の周波数で発振
を開始し、例えば８０ＭＨｚのクロック信号ＣＬＫが各
部に供給される。そして、ディスクカードは、この８０
ＭＨｚのクロック信号ＣＬＫに基づいて動作する。
なるクロック信号ＣＬＫを生成する発振部９０を備えて
おり、処理制御部３０、バッファ部４０、転送制御部５
０、及びメモリインタフェース部６０等に共通のクロッ
ク信号ＣＬＫが供給されるようになっている。このよう
なディスクカードがＰＣ１に接続され、このＰＣ１から
電源が供給されると、発振部９０は所定の周波数で発振
を開始し、例えば８０ＭＨｚのクロック信号ＣＬＫが各
部に供給される。そして、ディスクカードは、この８０
ＭＨｚのクロック信号ＣＬＫに基づいて動作する。
【０００５】例えば、ＰＣ１から転送されてくるファイ
ルデータＦＤを記憶部８０１に書き込む場合、まずＰＣ
１から共通バス２を介してこのディスクカードに対する
書き込み命令が与えられる。書き込み命令は処理制御部
３０で検出され、この制御処理部３０から転送制御部５
０に対して、ファイルデータＦＤをバッファ部４０に一
旦保持するための制御指示が出力される。バッファ部４
０では、転送制御部５０の制御指示に従い、ＰＣ１から
の書き込み制御信号ＷＲに基づいて、共通バス２を介し
て１ワード（例えば、１６ビット）単位で転送されるフ
ァイルデータＦＤを、１セクタ分（即ち、２５６ワー
ド）順次保持する。
ルデータＦＤを記憶部８０１に書き込む場合、まずＰＣ
１から共通バス２を介してこのディスクカードに対する
書き込み命令が与えられる。書き込み命令は処理制御部
３０で検出され、この制御処理部３０から転送制御部５
０に対して、ファイルデータＦＤをバッファ部４０に一
旦保持するための制御指示が出力される。バッファ部４
０では、転送制御部５０の制御指示に従い、ＰＣ１から
の書き込み制御信号ＷＲに基づいて、共通バス２を介し
て１ワード（例えば、１６ビット）単位で転送されるフ
ァイルデータＦＤを、１セクタ分（即ち、２５６ワー
ド）順次保持する。
【０００６】１セクタ分のファイルデータＦＤがバッフ
ァ部４０に一旦書き込まれると、バッファ部４０内のデ
ータファイルＦＤは、メモリインタフェース部６０によ
って、例えば１バイト（即ち、８ビット）単位で読み出
され、メモリバス７０を介して対応する記憶部８０１の
バッファメモリ８１に一旦保持される。バッファメモリ
８１に１セクタ分のファイルデータＦＤが保持される
と、記憶部８０１の内部のメモリ制御部８３の制御の下
に、バッファメモリ８１からＥＥＰＲＯＭ８２の所定の
記憶領域への書き込み動作が実行される。バッファメモ
リ８１に一旦保持されたデータをＥＥＰＲＯＭ８２に書
込むためには、例えば、数ｍｓ程度の時間を必要とす
る。このため、ディスクカードのクロック信号ＣＬＫと
は別の、記憶部８０１内の書き込みタイミング信号が用
いられるようになっている。また、複数の記憶部８０１
〜８０ｎを設け、各記憶部８０１〜８０ｎにそれぞれバ
ッファメモリ８１及びＥＥＰＲＯＭ８２を設けることに
より、各バッファメモリ８１からＥＥＰＲＯＭ８２に、
それぞれ独立して書込み動作が行われるようになってい
る。
ァ部４０に一旦書き込まれると、バッファ部４０内のデ
ータファイルＦＤは、メモリインタフェース部６０によ
って、例えば１バイト（即ち、８ビット）単位で読み出
され、メモリバス７０を介して対応する記憶部８０１の
バッファメモリ８１に一旦保持される。バッファメモリ
８１に１セクタ分のファイルデータＦＤが保持される
と、記憶部８０１の内部のメモリ制御部８３の制御の下
に、バッファメモリ８１からＥＥＰＲＯＭ８２の所定の
記憶領域への書き込み動作が実行される。バッファメモ
リ８１に一旦保持されたデータをＥＥＰＲＯＭ８２に書
込むためには、例えば、数ｍｓ程度の時間を必要とす
る。このため、ディスクカードのクロック信号ＣＬＫと
は別の、記憶部８０１内の書き込みタイミング信号が用
いられるようになっている。また、複数の記憶部８０１
〜８０ｎを設け、各記憶部８０１〜８０ｎにそれぞれバ
ッファメモリ８１及びＥＥＰＲＯＭ８２を設けることに
より、各バッファメモリ８１からＥＥＰＲＯＭ８２に、
それぞれ独立して書込み動作が行われるようになってい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ディスクカードでは、次の（１）、（２）のような課題
があった。 （１） ディスクカード内の発振部９０で生成されるク
ロック信号ＣＬＫの周波数は、ＰＣ１との間のデータ転
送速度には無関係に設定されていた。このため、データ
転送速度が遅い場合には、必要以上の高速のクロック信
号ＣＬＫでディスクカードが動作し、無駄な電力が消費
されていた。また、消費電力を低減させるためにクロッ
ク信号ＣＬＫの周波数を低く設定すると、ＰＣ１からの
データ転送に追随できない場合が生じていた。 （２） 複数の記憶部８０１〜８０ｎが、同時に書き込
み動作を行うと、その同時動作時の電源電流が大きくな
る。従って、例えばＰＣ１の電源容量に制約があるよう
な場合、これらの記憶部８０１〜８０ｎの数を制限しな
ければならず、大容量化が困難であった。
ディスクカードでは、次の（１）、（２）のような課題
があった。 （１） ディスクカード内の発振部９０で生成されるク
ロック信号ＣＬＫの周波数は、ＰＣ１との間のデータ転
送速度には無関係に設定されていた。このため、データ
転送速度が遅い場合には、必要以上の高速のクロック信
号ＣＬＫでディスクカードが動作し、無駄な電力が消費
されていた。また、消費電力を低減させるためにクロッ
ク信号ＣＬＫの周波数を低く設定すると、ＰＣ１からの
データ転送に追随できない場合が生じていた。 （２） 複数の記憶部８０１〜８０ｎが、同時に書き込
み動作を行うと、その同時動作時の電源電流が大きくな
る。従って、例えばＰＣ１の電源容量に制約があるよう
な場合、これらの記憶部８０１〜８０ｎの数を制限しな
ければならず、大容量化が困難であった。
【０００８】本発明は、前記従来技術が持っていた
（１）、（２）の課題を解決し、ＰＣ１との間のデータ
転送速度に見合った周波数のクロック信号ＣＬＫを生成
することにより、消費電力が少なく、かつ所定のデータ
転送能力を有するとともに、電源電流の制限も可能なデ
ィスクカードを提供するものである。
（１）、（２）の課題を解決し、ＰＣ１との間のデータ
転送速度に見合った周波数のクロック信号ＣＬＫを生成
することにより、消費電力が少なく、かつ所定のデータ
転送能力を有するとともに、電源電流の制限も可能なデ
ィスクカードを提供するものである。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、ディスクカードにおい
て、ホストコンピュータから与えられる制御信号に基づ
いて、該ホストコンピュータとの間で送受信される磁気
ディスクファイル形式のファイルデータを一時的に蓄積
するバッファ記憶手段と、前記ファイルデータを記憶す
るための不揮発性の半導体メモリ、及び該ファイルデー
タを該半導体メモリに書き込むために一時的に保持する
バッファメモリを有する単数または複数の半導体記憶手
段と、前記バッファ記憶手段と前記半導体記憶手段との
間での前記ファイルデータの転送を制御する転送制御手
段とを備えている。更に、このディスクカードは、前記
制御信号の時間を測定することにより、前記ファイルデ
ータの転送に必要なクロック信号の周波数を算出するク
ロック周波数算出手段と、動作の基準となる基準クロッ
ク信号を生成する基準クロック生成手段と、前記基準ク
ロック信号を分周するとともに、前記クロック周波数算
出手段で算出された前記周波数に基づいて、該分周され
た該基準クロック信号の内の１つを選択し、前記バッフ
ァ記憶手段及び前記転送制御手段に対して動作の基準と
なるクロック信号を供給するクロック供給手段とを有し
ている。
め、本発明の内の第１の発明は、ディスクカードにおい
て、ホストコンピュータから与えられる制御信号に基づ
いて、該ホストコンピュータとの間で送受信される磁気
ディスクファイル形式のファイルデータを一時的に蓄積
するバッファ記憶手段と、前記ファイルデータを記憶す
るための不揮発性の半導体メモリ、及び該ファイルデー
タを該半導体メモリに書き込むために一時的に保持する
バッファメモリを有する単数または複数の半導体記憶手
段と、前記バッファ記憶手段と前記半導体記憶手段との
間での前記ファイルデータの転送を制御する転送制御手
段とを備えている。更に、このディスクカードは、前記
制御信号の時間を測定することにより、前記ファイルデ
ータの転送に必要なクロック信号の周波数を算出するク
ロック周波数算出手段と、動作の基準となる基準クロッ
ク信号を生成する基準クロック生成手段と、前記基準ク
ロック信号を分周するとともに、前記クロック周波数算
出手段で算出された前記周波数に基づいて、該分周され
た該基準クロック信号の内の１つを選択し、前記バッフ
ァ記憶手段及び前記転送制御手段に対して動作の基準と
なるクロック信号を供給するクロック供給手段とを有し
ている。
【００１０】第１の発明によれば、以上のようにディス
クカードを構成したので、次のような作用が行われる。
クロック周波数算出手段によって、ホストコンピュータ
から与えられる制御信号の時間が測定され、必要なクロ
ック信号の周波数が算出される。算出された周波数はク
ロック供給手段に与えられ、基準クロック信号から分周
されたクロック信号の内の１つが選択されて、バッファ
記憶手段及び転送制御手段に対する動作の基準となるク
ロック信号として供給される。このクロック信号に基づ
いて、ホストコンピュータとの間で送受信されるファイ
ルデータは、バッファ記憶手段を介して半導体記憶手段
との間で転送される。第２の発明は、ディスクカードに
おいて、第１の発明と同様のバッファ記憶手段と、単数
または複数の半導体記憶手段と、転送制御手段と、クロ
ック周波数算出手段とを備えている。
クカードを構成したので、次のような作用が行われる。
クロック周波数算出手段によって、ホストコンピュータ
から与えられる制御信号の時間が測定され、必要なクロ
ック信号の周波数が算出される。算出された周波数はク
ロック供給手段に与えられ、基準クロック信号から分周
されたクロック信号の内の１つが選択されて、バッファ
記憶手段及び転送制御手段に対する動作の基準となるク
ロック信号として供給される。このクロック信号に基づ
いて、ホストコンピュータとの間で送受信されるファイ
ルデータは、バッファ記憶手段を介して半導体記憶手段
との間で転送される。第２の発明は、ディスクカードに
おいて、第１の発明と同様のバッファ記憶手段と、単数
または複数の半導体記憶手段と、転送制御手段と、クロ
ック周波数算出手段とを備えている。
【００１１】更に、このディスクカードは、前記クロッ
ク周波数算出手段で算出された前記クロック信号の周波
数の情報を前記ホストコンピュータへ送信する送信手段
と、前記クロック信号の周波数の情報に基づいて前記ホ
ストコンピュータから与えられる周波数指定情報を受信
する受信手段と、動作の基準となる基準クロック信号を
生成する基準クロック生成手段と、前記基準クロック信
号を分周するとともに、前記受信手段で受信した周波数
指定情報に基づいて、該分周された該基準クロック信号
の内の１つを選択し、前記バッファ記憶手段及び前記転
送制御手段に対して動作の基準となるクロック信号を供
給するクロック供給手段とを有している。第２の発明に
よれば、次のような作用が行われる。クロック周波数算
出手段によって、ホストコンピュータから与えられる制
御信号の時間が測定され、必要なクロック信号の周波数
が算出される。算出された周波数の情報は、送信手段に
よってホストコンピュータへ送信される。一方、ホスト
コンピュータから与えられた周波数指定情報は、受信手
段で受信されてクロック供給手段に与えられる。周波数
指定情報に基づいて、基準クロック信号から分周された
クロック信号の内の１つが選択され、バッファ記憶手段
及び転送制御手段に対する動作の基準となるクロック信
号として供給される。このクロック信号に基づいて、ホ
ストコンピュータとの間で送受信されるファイルデータ
は、バッファ記憶手段を介して半導体記憶手段との間で
転送される。
ク周波数算出手段で算出された前記クロック信号の周波
数の情報を前記ホストコンピュータへ送信する送信手段
と、前記クロック信号の周波数の情報に基づいて前記ホ
ストコンピュータから与えられる周波数指定情報を受信
する受信手段と、動作の基準となる基準クロック信号を
生成する基準クロック生成手段と、前記基準クロック信
号を分周するとともに、前記受信手段で受信した周波数
指定情報に基づいて、該分周された該基準クロック信号
の内の１つを選択し、前記バッファ記憶手段及び前記転
送制御手段に対して動作の基準となるクロック信号を供
給するクロック供給手段とを有している。第２の発明に
よれば、次のような作用が行われる。クロック周波数算
出手段によって、ホストコンピュータから与えられる制
御信号の時間が測定され、必要なクロック信号の周波数
が算出される。算出された周波数の情報は、送信手段に
よってホストコンピュータへ送信される。一方、ホスト
コンピュータから与えられた周波数指定情報は、受信手
段で受信されてクロック供給手段に与えられる。周波数
指定情報に基づいて、基準クロック信号から分周された
クロック信号の内の１つが選択され、バッファ記憶手段
及び転送制御手段に対する動作の基準となるクロック信
号として供給される。このクロック信号に基づいて、ホ
ストコンピュータとの間で送受信されるファイルデータ
は、バッファ記憶手段を介して半導体記憶手段との間で
転送される。
【００１２】第３の発明は、第１及び第２の発明のディ
スクカードにおけるクロック周波数算出手段を、電源投
入直後の前記制御信号を前記基準クロック信号を用いて
所定回数カウントすることにより、該制御信号が存在す
る連続時間の最小値、及び該制御信号が存在しない連続
時間の最小値を測定する測定部と、前記測定部の測定結
果及び前記バッファ記憶手段の動作に必要なクロック数
に基づいて、前記ファイルデータの転送に必要な前記ク
ロック信号の周波数を算出する算出部とで構成してい
る。第３の発明のクロック周波数算出手段では、次のよ
うな作用が行われる。電源が投入されると、測定部によ
って、制御信号の連続する時間と存在しない時間が所定
回数の測定され、それらの最小値が求められる。そし
て、算出部によって、測定結果の最小値とバッファ記憶
手段の動作に必要なクロック数に基づいて、ファイルデ
ータの転送に必要なクロック信号の周波数が算出され
る。
スクカードにおけるクロック周波数算出手段を、電源投
入直後の前記制御信号を前記基準クロック信号を用いて
所定回数カウントすることにより、該制御信号が存在す
る連続時間の最小値、及び該制御信号が存在しない連続
時間の最小値を測定する測定部と、前記測定部の測定結
果及び前記バッファ記憶手段の動作に必要なクロック数
に基づいて、前記ファイルデータの転送に必要な前記ク
ロック信号の周波数を算出する算出部とで構成してい
る。第３の発明のクロック周波数算出手段では、次のよ
うな作用が行われる。電源が投入されると、測定部によ
って、制御信号の連続する時間と存在しない時間が所定
回数の測定され、それらの最小値が求められる。そし
て、算出部によって、測定結果の最小値とバッファ記憶
手段の動作に必要なクロック数に基づいて、ファイルデ
ータの転送に必要なクロック信号の周波数が算出され
る。
【００１３】第４の発明は、第１及び第２の発明のディ
スクカードにおけるクロック周波数算出手段を、第３の
発明と同様の測定部と、前記測定部の測定結果及び前記
バッファ記憶手段の動作に必要なクロック数に基づい
て、前記ファイルデータの転送に必要な最小の第１のク
ロック信号の周波数を算出する第１の算出部と、前記ホ
ストコンピュータと前記バッファ記憶手段との間での前
記ファイルデータの送受信に必要なクロック数と、該バ
ッファ記憶手段と前記半導体記憶手段との間での該ファ
イルデータの転送に必要なクロック数との比率に基づい
て、最小の第２のクロック信号の周波数を算出する第２
の算出部と、前記第１及び第２のクロック信号の周波数
の内の大きい方の周波数を前記クロック信号として決定
する決定部とで構成している。第４の発明のクロック周
波数算出手段では、次のような作用が行われる。電源が
投入されると、測定部によって制御信号の最小値が求め
られる。また、第１の算出部によって、測定結果の最小
値とバッファ記憶手段の動作に必要なクロック数に基づ
いて、ファイルデータの転送に必要な第１のクロック信
号の周波数が算出される。第２の算出部によって、ホス
トコンピュータとバッファ記憶手段との間でのファイル
データの送受信に必要なクロック数と、バッファ記憶手
段と半導体記憶手段との間でのファイルデータの転送に
必要なクロック数との比率に基づいて第２のクロック信
号の周波数が算出される。更に、決定部において、第１
及び第２のクロック信号の周波数の内の大きい方の周波
数がクロック信号として決定される。
スクカードにおけるクロック周波数算出手段を、第３の
発明と同様の測定部と、前記測定部の測定結果及び前記
バッファ記憶手段の動作に必要なクロック数に基づい
て、前記ファイルデータの転送に必要な最小の第１のク
ロック信号の周波数を算出する第１の算出部と、前記ホ
ストコンピュータと前記バッファ記憶手段との間での前
記ファイルデータの送受信に必要なクロック数と、該バ
ッファ記憶手段と前記半導体記憶手段との間での該ファ
イルデータの転送に必要なクロック数との比率に基づい
て、最小の第２のクロック信号の周波数を算出する第２
の算出部と、前記第１及び第２のクロック信号の周波数
の内の大きい方の周波数を前記クロック信号として決定
する決定部とで構成している。第４の発明のクロック周
波数算出手段では、次のような作用が行われる。電源が
投入されると、測定部によって制御信号の最小値が求め
られる。また、第１の算出部によって、測定結果の最小
値とバッファ記憶手段の動作に必要なクロック数に基づ
いて、ファイルデータの転送に必要な第１のクロック信
号の周波数が算出される。第２の算出部によって、ホス
トコンピュータとバッファ記憶手段との間でのファイル
データの送受信に必要なクロック数と、バッファ記憶手
段と半導体記憶手段との間でのファイルデータの転送に
必要なクロック数との比率に基づいて第２のクロック信
号の周波数が算出される。更に、決定部において、第１
及び第２のクロック信号の周波数の内の大きい方の周波
数がクロック信号として決定される。
【００１４】第５の発明は、第１及び第２の発明のディ
スクカードにおけるクロック周波数算出手段を、第４の
発明と同様の測定部と、第１及び第２の算出部と、前記
半導体記憶手段における前記半導体メモリへの前記ファ
イルデータの書き込みに必要な内部動作時間に基づい
て、該複数の半導体記憶手段のすべてが同時に動作状態
にならない範囲の最大クロック信号の周波数を算出する
第３の算出部と、前記最大クロック信号の周波数以下
で、かつ前記第１及び第２のクロック信号の周波数の内
の大きい方の周波数に近い周波数を前記クロック信号と
して決定する決定部とで構成している。第５の発明のク
ロック周波数算出手段では、次のような作用が行われ
る。電源が投入されると、測定部によって制御信号の最
小値が求められる。また、第１の算出部によって、ファ
イルデータの転送に必要な第１のクロック信号の周波数
が算出される。第２の算出部によって、ファイルデータ
の送受信に必要なクロック数と、ファイルデータの転送
に必要なクロック数との比率に基づいて第２のクロック
信号の周波数が算出される。更に、第３の算出部におい
て、半導体記憶手段における半導体メモリへのファイル
データの書き込みに必要な内部動作時間に基づいて、複
数の半導体記憶手段のすべてが同時に動作状態にならな
い範囲の最大クロック信号の周波数が算出される。そし
て、決定部において、最大クロック信号の周波数以下
で、かつ第１及び第２のクロック信号の周波数の内の大
きい方の周波数に近い周波数がクロック信号として決定
される。
スクカードにおけるクロック周波数算出手段を、第４の
発明と同様の測定部と、第１及び第２の算出部と、前記
半導体記憶手段における前記半導体メモリへの前記ファ
イルデータの書き込みに必要な内部動作時間に基づい
て、該複数の半導体記憶手段のすべてが同時に動作状態
にならない範囲の最大クロック信号の周波数を算出する
第３の算出部と、前記最大クロック信号の周波数以下
で、かつ前記第１及び第２のクロック信号の周波数の内
の大きい方の周波数に近い周波数を前記クロック信号と
して決定する決定部とで構成している。第５の発明のク
ロック周波数算出手段では、次のような作用が行われ
る。電源が投入されると、測定部によって制御信号の最
小値が求められる。また、第１の算出部によって、ファ
イルデータの転送に必要な第１のクロック信号の周波数
が算出される。第２の算出部によって、ファイルデータ
の送受信に必要なクロック数と、ファイルデータの転送
に必要なクロック数との比率に基づいて第２のクロック
信号の周波数が算出される。更に、第３の算出部におい
て、半導体記憶手段における半導体メモリへのファイル
データの書き込みに必要な内部動作時間に基づいて、複
数の半導体記憶手段のすべてが同時に動作状態にならな
い範囲の最大クロック信号の周波数が算出される。そし
て、決定部において、最大クロック信号の周波数以下
で、かつ第１及び第２のクロック信号の周波数の内の大
きい方の周波数に近い周波数がクロック信号として決定
される。
【００１５】第６の発明は、第１及び第２の発明のディ
スクカードにおけるクロック周波数算出手段を、第４の
発明と同様の測定部と、第１及び第２の算出部と、前記
半導体記憶手段における前記半導体メモリへの前記ファ
イルデータの書き込みに必要な内部動作時間に基づい
て、最大クロック信号の周波数を算出する第３の算出部
と、前記最大クロック信号の周波数以下で、かつ第１及
び第２の最小クロック信号の周波数の内の大きい方の周
波数に近い周波数を前記クロック信号として決定する決
定部とで構成している。第６の発明のクロック周波数算
出手段では、次のような作用が行われる。電源が投入さ
れると、測定部によって制御信号の最小値が求められ
る。また、第１の算出部によって、ファイルデータの転
送に必要な第１のクロック信号の周波数が算出される。
第２の算出部によって、ファイルデータの送受信に必要
なクロック数と、ファイルデータの転送に必要なクロッ
ク数との比率に基づいて第２のクロック信号の周波数が
算出される。更に、第３の算出部において、半導体記憶
手段における半導体メモリへのファイルデータの書き込
みに必要な内部動作時間に基づいて、最大クロック信号
の周波数が算出される。そして、決定部において、最大
クロック信号の周波数以下で、かつ第１及び第２のクロ
ック信号の周波数の内の大きい方の周波数に近い周波数
がクロック信号として決定される。
スクカードにおけるクロック周波数算出手段を、第４の
発明と同様の測定部と、第１及び第２の算出部と、前記
半導体記憶手段における前記半導体メモリへの前記ファ
イルデータの書き込みに必要な内部動作時間に基づい
て、最大クロック信号の周波数を算出する第３の算出部
と、前記最大クロック信号の周波数以下で、かつ第１及
び第２の最小クロック信号の周波数の内の大きい方の周
波数に近い周波数を前記クロック信号として決定する決
定部とで構成している。第６の発明のクロック周波数算
出手段では、次のような作用が行われる。電源が投入さ
れると、測定部によって制御信号の最小値が求められ
る。また、第１の算出部によって、ファイルデータの転
送に必要な第１のクロック信号の周波数が算出される。
第２の算出部によって、ファイルデータの送受信に必要
なクロック数と、ファイルデータの転送に必要なクロッ
ク数との比率に基づいて第２のクロック信号の周波数が
算出される。更に、第３の算出部において、半導体記憶
手段における半導体メモリへのファイルデータの書き込
みに必要な内部動作時間に基づいて、最大クロック信号
の周波数が算出される。そして、決定部において、最大
クロック信号の周波数以下で、かつ第１及び第２のクロ
ック信号の周波数の内の大きい方の周波数に近い周波数
がクロック信号として決定される。
【００１６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すディスクカード
の概略の構成図であり、図２の従来のディスクカードと
共通の要素には共通の符号が付されている。このディス
クカードは、ホストコンピュータ（例えば、ＰＣ）１の
データをファイル形式で記憶する補助記憶装置であり、
磁気ディスクインタフェースによってＰＣ１との間で、
５１２バイトの磁気ディスクファイル形式のファイルデ
ータＦＤを１ワード（１６ビット）単位で送受信するイ
ンタフェース部１０を有している。インタフェース部１
０は、アドレスバス２ａ、データバス２ｂ、及び制御バ
ス２ｃで構成される共通バス２を介してＰＣ１と接続さ
れるようになっている。インタフェース部１０は、ＰＣ
１から磁気ディスク装置のヘッド番号、シリンダ番号、
及びセクタ番号等に相当するファイルアドレスＦＡを受
け取るとともに、そのファイルアドレスＦＡに書き込む
べきファイルデータＦＤを受信し、或いはそのファイル
アドレスＦＡから読み出したファイルデータＦＤを送信
する機能を有している。インタフェース部１０は、更に
内部バス２０に接続されている。
の概略の構成図であり、図２の従来のディスクカードと
共通の要素には共通の符号が付されている。このディス
クカードは、ホストコンピュータ（例えば、ＰＣ）１の
データをファイル形式で記憶する補助記憶装置であり、
磁気ディスクインタフェースによってＰＣ１との間で、
５１２バイトの磁気ディスクファイル形式のファイルデ
ータＦＤを１ワード（１６ビット）単位で送受信するイ
ンタフェース部１０を有している。インタフェース部１
０は、アドレスバス２ａ、データバス２ｂ、及び制御バ
ス２ｃで構成される共通バス２を介してＰＣ１と接続さ
れるようになっている。インタフェース部１０は、ＰＣ
１から磁気ディスク装置のヘッド番号、シリンダ番号、
及びセクタ番号等に相当するファイルアドレスＦＡを受
け取るとともに、そのファイルアドレスＦＡに書き込む
べきファイルデータＦＤを受信し、或いはそのファイル
アドレスＦＡから読み出したファイルデータＦＤを送信
する機能を有している。インタフェース部１０は、更に
内部バス２０に接続されている。
【００１７】内部バス２０は、アドレスＡＤ、データＤ
Ｔ、及びＰＣ１から与えられる読み出し制御信号ＲＤ、
書き込み制御信号ＷＲ等の各種の制御信号を転送するも
のである。内部バス２０には、クロック周波数算出手段
（例えば、処理制御部）３０Ａ、バッファ記憶手段（例
えば、バッファ部）４０、転送制御手段（例えば、転送
制御部）５０、及びクロック供給手段（例えば、クロッ
ク制御部）１００が共通接続されている。処理制御部３
０Ａは、ＰＣ１からのファイルアドレスＦＡの受信のほ
か、各種の制御信号の送受信を行うとともに、ディスク
カード内の全体制御を行う機能を有しており、プロセッ
サや制御用のプログラム及びデータを記憶するためのメ
モリ等で構成されている。また、処理制御部３０Ａに
は、上に述べた図２の処理制御部３０の機能に加えて、
各部の動作のために共通に与えられるクロック信号ＣＫ
の周波数の設定を行う機能が追加されている。
Ｔ、及びＰＣ１から与えられる読み出し制御信号ＲＤ、
書き込み制御信号ＷＲ等の各種の制御信号を転送するも
のである。内部バス２０には、クロック周波数算出手段
（例えば、処理制御部）３０Ａ、バッファ記憶手段（例
えば、バッファ部）４０、転送制御手段（例えば、転送
制御部）５０、及びクロック供給手段（例えば、クロッ
ク制御部）１００が共通接続されている。処理制御部３
０Ａは、ＰＣ１からのファイルアドレスＦＡの受信のほ
か、各種の制御信号の送受信を行うとともに、ディスク
カード内の全体制御を行う機能を有しており、プロセッ
サや制御用のプログラム及びデータを記憶するためのメ
モリ等で構成されている。また、処理制御部３０Ａに
は、上に述べた図２の処理制御部３０の機能に加えて、
各部の動作のために共通に与えられるクロック信号ＣＫ
の周波数の設定を行う機能が追加されている。
【００１８】バッファ部４０は、ＰＣ１との間で送受信
される５１２バイトのセクタ単位のファイルデータＦＤ
を一旦保持するためのメモリである。転送制御部５０
は、処理制御部３０Ａからの制御指示に基づいて、ＰＣ
１との間でのファイルデータＦＤの転送制御を行うもの
である。バッファ部４０及び転送制御部５０には、メモ
リインタフェース部６０が接続されている。また、メモ
リインタフェース部６０には、メモリバス７０を介して
複数の半導体記憶手段（例えば、記憶部）８０１〜８０
ｎが接続されている。各記憶部８０ｉ（但し、ｉ＝１〜
ｎ）は、それぞれ異なるメモリアドレスが付与されてい
るが、いずれも同一構成であり、ファイルデータＦＤを
一旦保持するためのバッファメモリ８１とセクタ単位に
ファイルデータＦＤを記憶するための不揮発性の半導体
メモリ（例えば、ＥＥＰＲＯＭ）８２を有している。更
に、各記憶部８０ｉは、バッファメモリ８１とＥＥＰＲ
ＯＭ８２との間でファイルデータＦＤの転送制御を行う
メモリ制御部８３を備えている。
される５１２バイトのセクタ単位のファイルデータＦＤ
を一旦保持するためのメモリである。転送制御部５０
は、処理制御部３０Ａからの制御指示に基づいて、ＰＣ
１との間でのファイルデータＦＤの転送制御を行うもの
である。バッファ部４０及び転送制御部５０には、メモ
リインタフェース部６０が接続されている。また、メモ
リインタフェース部６０には、メモリバス７０を介して
複数の半導体記憶手段（例えば、記憶部）８０１〜８０
ｎが接続されている。各記憶部８０ｉ（但し、ｉ＝１〜
ｎ）は、それぞれ異なるメモリアドレスが付与されてい
るが、いずれも同一構成であり、ファイルデータＦＤを
一旦保持するためのバッファメモリ８１とセクタ単位に
ファイルデータＦＤを記憶するための不揮発性の半導体
メモリ（例えば、ＥＥＰＲＯＭ）８２を有している。更
に、各記憶部８０ｉは、バッファメモリ８１とＥＥＰＲ
ＯＭ８２との間でファイルデータＦＤの転送制御を行う
メモリ制御部８３を備えている。
【００１９】このディスクカードは、処理タイミングの
基になる基本クロック信号ＣＬＫを生成する基本クロッ
ク生成手段（例えば、発振部）９０を備えており、この
発振部９０にクロック制御部１００が接続されている。
クロック制御部１００は、処理制御部３０Ａからの指示
に従って、ＰＣ１との間のデータ転送時間を測定し、そ
の測定結果を処理制御部３０Ａに出力するとともに、処
理制御部３０Ａからの選択指示に基づいて、指定された
周波数のクロック信号ＣＫを選択して出力する機能を有
している。そして、クロック制御部１００から、処理制
御部３０Ａ、バッファ部４０、転送制御部５０、及びメ
モリインタフェース部６０等に、共通のクロック信号Ｃ
Ｋが供給されるようになっている。
基になる基本クロック信号ＣＬＫを生成する基本クロッ
ク生成手段（例えば、発振部）９０を備えており、この
発振部９０にクロック制御部１００が接続されている。
クロック制御部１００は、処理制御部３０Ａからの指示
に従って、ＰＣ１との間のデータ転送時間を測定し、そ
の測定結果を処理制御部３０Ａに出力するとともに、処
理制御部３０Ａからの選択指示に基づいて、指定された
周波数のクロック信号ＣＫを選択して出力する機能を有
している。そして、クロック制御部１００から、処理制
御部３０Ａ、バッファ部４０、転送制御部５０、及びメ
モリインタフェース部６０等に、共通のクロック信号Ｃ
Ｋが供給されるようになっている。
【００２０】図３は、図１中のクロック制御部１００の
一例を示す構成図である。このクロック制御部１００
は、内部バス２０を介してインタフェース部１０から読
み出し制御信号ＲＤ及び書き込み制御信号ＷＲが与えら
れる２入力の論理和ゲート（以下、「ＯＲ」という）１
０１を有している。ＯＲ１０１の出力側は、有効時間測
定部１０２に接続されるほか、インバータ１０３を介し
て無効時間測定部１０４に接続されている。有効時間測
定部１０２は、ＯＲ１０１の出力信号であるイネーブル
信号ＥＮが“有効”、即ちレベル“Ｈ”の時に、クロッ
ク信号ＣＬＫをカウントするものであり、イネーブル信
号ＥＮとクロック信号ＣＬＫとが与えられるカウンタ１
０２ａを有している。カウンタ１０２ａの出力側には、
レジスタ１０２ｂの入力側及び比較器１０２ｃの第１の
入力側が接続されている。比較器１０２ｃの第２の入力
側には、レジスタ１０２ｂの出力側が接続されている。
比較器１０２ｃは、カウンタ１０２ａのカウント結果Ｃ
ＮＴと、レジスタ１０２ｂの保持内容ＲＥＧを比較し、
カウント結果ＣＮＴが保持内容ＲＥＧよりも小さい時
に、カウンタ１０２ａのカウント結果をレジスタ１０２
ｂに保持するように制御するものである。これによっ
て、イネーブル信号ＥＮが“Ｈ”である有効時間の最小
値がレジスタ１０２ｂに保持され、有効時間の最小値を
測定することができるようになっている。
一例を示す構成図である。このクロック制御部１００
は、内部バス２０を介してインタフェース部１０から読
み出し制御信号ＲＤ及び書き込み制御信号ＷＲが与えら
れる２入力の論理和ゲート（以下、「ＯＲ」という）１
０１を有している。ＯＲ１０１の出力側は、有効時間測
定部１０２に接続されるほか、インバータ１０３を介し
て無効時間測定部１０４に接続されている。有効時間測
定部１０２は、ＯＲ１０１の出力信号であるイネーブル
信号ＥＮが“有効”、即ちレベル“Ｈ”の時に、クロッ
ク信号ＣＬＫをカウントするものであり、イネーブル信
号ＥＮとクロック信号ＣＬＫとが与えられるカウンタ１
０２ａを有している。カウンタ１０２ａの出力側には、
レジスタ１０２ｂの入力側及び比較器１０２ｃの第１の
入力側が接続されている。比較器１０２ｃの第２の入力
側には、レジスタ１０２ｂの出力側が接続されている。
比較器１０２ｃは、カウンタ１０２ａのカウント結果Ｃ
ＮＴと、レジスタ１０２ｂの保持内容ＲＥＧを比較し、
カウント結果ＣＮＴが保持内容ＲＥＧよりも小さい時
に、カウンタ１０２ａのカウント結果をレジスタ１０２
ｂに保持するように制御するものである。これによっ
て、イネーブル信号ＥＮが“Ｈ”である有効時間の最小
値がレジスタ１０２ｂに保持され、有効時間の最小値を
測定することができるようになっている。
【００２１】一方、無効時間測定部１０４は、有効時間
測定部１０２と同様に、カウンタ１０４ａ、レジスタ１
０４ｂ、及び比較器１０４ｃで構成されている。そし
て、ＯＲ１０１の出力信号であるイネーブル信号ＥＮが
“無効”、即ちレベル“Ｌ”の時に、クロック信号ＣＬ
Ｋをカウントすることによって、イネーブル信号ＥＮが
“Ｌ”である無効時間の最小値がレジスタ１０４ｂに保
持され、無効時間の最小値を測定することができるよう
になっている。レジスタ１０２ｂ，１０４ｂの出力側は
制御部１０５に接続され、この制御部１０５が内部バス
２０に接続されている。制御部１０５は、内部バス２０
を介して処理制御部３０Ａから与えられる測定指示コマ
ンドに基づいて測定制御信号ＭＥＳを生成し、この測定
制御信号ＭＥＳに基づいて有効時間測定部１０２及び無
効時間測定部１０４の測定動作の制御を行うものであ
る。そして、制御部１０５は、その測定結果を内部バス
２０を介して算出部（例えば、処理制御部）３０Ａに出
力する機能を有している。更に、制御部１０５は、処理
制御部３０Ａから与えられるクロック選択コマンドに基
づいて、選択信号ＳＥＬを生成する機能を有している。
測定部１０２と同様に、カウンタ１０４ａ、レジスタ１
０４ｂ、及び比較器１０４ｃで構成されている。そし
て、ＯＲ１０１の出力信号であるイネーブル信号ＥＮが
“無効”、即ちレベル“Ｌ”の時に、クロック信号ＣＬ
Ｋをカウントすることによって、イネーブル信号ＥＮが
“Ｌ”である無効時間の最小値がレジスタ１０４ｂに保
持され、無効時間の最小値を測定することができるよう
になっている。レジスタ１０２ｂ，１０４ｂの出力側は
制御部１０５に接続され、この制御部１０５が内部バス
２０に接続されている。制御部１０５は、内部バス２０
を介して処理制御部３０Ａから与えられる測定指示コマ
ンドに基づいて測定制御信号ＭＥＳを生成し、この測定
制御信号ＭＥＳに基づいて有効時間測定部１０２及び無
効時間測定部１０４の測定動作の制御を行うものであ
る。そして、制御部１０５は、その測定結果を内部バス
２０を介して算出部（例えば、処理制御部）３０Ａに出
力する機能を有している。更に、制御部１０５は、処理
制御部３０Ａから与えられるクロック選択コマンドに基
づいて、選択信号ＳＥＬを生成する機能を有している。
【００２２】制御部１０５から出力される測定制御信号
ＭＥＳは、２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）１０６の第１の入力側に与えられ、このＡＮＤ１
０６の第２の入力側には、発振部９０からの基本クロッ
ク信号ＣＬＫが入力されるようになっている。ＡＮＤ１
０６の出力側は、カウンタ１０２ａ，１０４ａのクロッ
ク端子に接続されている。発振部９０から出力される基
本クロック信号ＣＬＫは、分周部１０７の入力側に与え
られている。分周部１０７は、基本クロック信号ＣＬＫ
を１／１，１／２，１／４，…に分周して、周波数の異
なる複数のクロック信号を出力するものであり、この分
周部１０７の複数の出力側がセレクタ１０８の複数の入
力側にそれぞれ接続されている。セレクタ１０７の選択
端子Ｓには、制御部１０５から選択信号ＳＥＬが与えら
れるようになっており、この選択信号ＳＥＬで選択され
た入力側の１つのクロック信号が、ディスクカードに共
通のクロック信号ＣＫとして出力されるようになってい
る。
ＭＥＳは、２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）１０６の第１の入力側に与えられ、このＡＮＤ１
０６の第２の入力側には、発振部９０からの基本クロッ
ク信号ＣＬＫが入力されるようになっている。ＡＮＤ１
０６の出力側は、カウンタ１０２ａ，１０４ａのクロッ
ク端子に接続されている。発振部９０から出力される基
本クロック信号ＣＬＫは、分周部１０７の入力側に与え
られている。分周部１０７は、基本クロック信号ＣＬＫ
を１／１，１／２，１／４，…に分周して、周波数の異
なる複数のクロック信号を出力するものであり、この分
周部１０７の複数の出力側がセレクタ１０８の複数の入
力側にそれぞれ接続されている。セレクタ１０７の選択
端子Ｓには、制御部１０５から選択信号ＳＥＬが与えら
れるようになっており、この選択信号ＳＥＬで選択され
た入力側の１つのクロック信号が、ディスクカードに共
通のクロック信号ＣＫとして出力されるようになってい
る。
【００２３】図４は、図１の処理制御部３０Ａにおける
クロック信号ＣＫの周波数設定時の処理手順を示すフロ
ーチャートである。以下、この図４及び図３を参照しつ
つ、図１のディスクカードの動作を説明する。ディスク
カードがＰＣ１に接続されて、このＰＣ１から電源が供
給されると、発振部９０は所定の周波数で発振を開始
し、例えば８０ＭＨｚの基本クロック信号ＣＬＫがクロ
ック制御部１００に与えられる。ステップＳ１におい
て、処理制御部３０Ａからクロック制御部１００に対し
て、１／１のクロック選択コマンドと、測定指示コマン
ドとが出力される。これにより、クロック制御部１００
のセレクタ１０８において、８０ＭＨｚのクロック信号
ＣＫが選択出力される。そして、処理制御部３０Ａ、バ
ッファ部４０、転送制御部５０、及びメモリインタフェ
ース部６０は、８０ＭＨｚのクロック信号ＣＫに基づい
て動作を開始する。
クロック信号ＣＫの周波数設定時の処理手順を示すフロ
ーチャートである。以下、この図４及び図３を参照しつ
つ、図１のディスクカードの動作を説明する。ディスク
カードがＰＣ１に接続されて、このＰＣ１から電源が供
給されると、発振部９０は所定の周波数で発振を開始
し、例えば８０ＭＨｚの基本クロック信号ＣＬＫがクロ
ック制御部１００に与えられる。ステップＳ１におい
て、処理制御部３０Ａからクロック制御部１００に対し
て、１／１のクロック選択コマンドと、測定指示コマン
ドとが出力される。これにより、クロック制御部１００
のセレクタ１０８において、８０ＭＨｚのクロック信号
ＣＫが選択出力される。そして、処理制御部３０Ａ、バ
ッファ部４０、転送制御部５０、及びメモリインタフェ
ース部６０は、８０ＭＨｚのクロック信号ＣＫに基づい
て動作を開始する。
【００２４】また、クロック制御部１００の有効時間測
定部１０２及び無効時間測定部１０４のレジスタ１０２
ｂ，１０４ｂの保持内容ＲＥＧには、初期値として最大
の値（例えば、９９９９）がそれぞれ設定される。測定
指示コマンドによって測定制御信号ＭＥＳが“Ｈ”とな
り、カウンタ１０２ａ，１０４ａには、ＡＮＤ１０６を
介して８０ＭＨｚの基本クロック信号ＣＬＫが印加され
る。そして、イネーブル信号ＥＮの“Ｈ”，“Ｌ”に対
応して、ステップＳ２における有効時間の測定と、ステ
ップＳ３における無効時間の測定とが開始される。ステ
ップＳ２において、読み出し制御信号ＲＤまたは書き込
み制御信号ＷＲの一方が“Ｈ”の時には、有効時間測定
部１０２で有効時間のカウントが行われる。読み出し制
御信号ＲＤ及び書き込み制御信号ＷＲがともに“Ｌ”に
なると、カウンタ１０２ａのカウント結果ＣＮＴと、レ
ジスタ１０２ｂの保持内容ＲＥＧとが比較器１０２ｃで
比較され、小さい方の値がレジスタ１０２ｂに保持さ
れ、ステップＳ３に進む。
定部１０２及び無効時間測定部１０４のレジスタ１０２
ｂ，１０４ｂの保持内容ＲＥＧには、初期値として最大
の値（例えば、９９９９）がそれぞれ設定される。測定
指示コマンドによって測定制御信号ＭＥＳが“Ｈ”とな
り、カウンタ１０２ａ，１０４ａには、ＡＮＤ１０６を
介して８０ＭＨｚの基本クロック信号ＣＬＫが印加され
る。そして、イネーブル信号ＥＮの“Ｈ”，“Ｌ”に対
応して、ステップＳ２における有効時間の測定と、ステ
ップＳ３における無効時間の測定とが開始される。ステ
ップＳ２において、読み出し制御信号ＲＤまたは書き込
み制御信号ＷＲの一方が“Ｈ”の時には、有効時間測定
部１０２で有効時間のカウントが行われる。読み出し制
御信号ＲＤ及び書き込み制御信号ＷＲがともに“Ｌ”に
なると、カウンタ１０２ａのカウント結果ＣＮＴと、レ
ジスタ１０２ｂの保持内容ＲＥＧとが比較器１０２ｃで
比較され、小さい方の値がレジスタ１０２ｂに保持さ
れ、ステップＳ３に進む。
【００２５】ステップＳ３において、無効時間測定部１
０４による無効時間のカウントが行われる。そして、読
み出し制御信号ＲＤまたは書き込み制御信号ＷＲが
“Ｈ”に変化すると、カウンタ１０４ａのカウント結果
ＣＮＴと、レジスタ１０４ｂの保持内容ＲＥＧとが比較
器１０４ｃで比較され、小さい方の値がレジスタ１０４
ｂに保持され、ステップＳ４に進む。ステップＳ４にお
いて、有効時間及び無効時間のカウントが所定の回数
（例えば、３００回）行われたか否かが判定され、所定
の回数に達していない間はステップＳ２へ戻り、ステッ
プＳ２〜Ｓ４の処理が繰り返される。ステップＳ２〜Ｓ
４の処理が所定の回数行われると、ステップＳ５へ進
む。ステップＳ５において、測定停止コマンドが出力さ
れる。これにより、測定制御信号ＭＥＳが“Ｌ”とな
り、カウンタ１０２ａ，１０４ａに与えられていた基本
クロック信号ＣＬＫは停止されて、有効時間と無効時間
の測定は終了する。ステップＳ５の後、ステップＳ６へ
進む。
０４による無効時間のカウントが行われる。そして、読
み出し制御信号ＲＤまたは書き込み制御信号ＷＲが
“Ｈ”に変化すると、カウンタ１０４ａのカウント結果
ＣＮＴと、レジスタ１０４ｂの保持内容ＲＥＧとが比較
器１０４ｃで比較され、小さい方の値がレジスタ１０４
ｂに保持され、ステップＳ４に進む。ステップＳ４にお
いて、有効時間及び無効時間のカウントが所定の回数
（例えば、３００回）行われたか否かが判定され、所定
の回数に達していない間はステップＳ２へ戻り、ステッ
プＳ２〜Ｓ４の処理が繰り返される。ステップＳ２〜Ｓ
４の処理が所定の回数行われると、ステップＳ５へ進
む。ステップＳ５において、測定停止コマンドが出力さ
れる。これにより、測定制御信号ＭＥＳが“Ｌ”とな
り、カウンタ１０２ａ，１０４ａに与えられていた基本
クロック信号ＣＬＫは停止されて、有効時間と無効時間
の測定は終了する。ステップＳ５の後、ステップＳ６へ
進む。
【００２６】ステップＳ６において、レジスタ１０２
ｂ，１０４ｂに保持された有効時間及び無効時間の最小
値の読み出しが行われ、ステップＳ７へ進む。ステップ
Ｓ７において、レジスタ１０２ｂ，１０４ｂの保持内容
ＲＥＧの値に従い、次の（１）式によって最小有効時間
及び最小無効時間の算出が行われる。 最小有効時間＝有効時間の最小値／基本クロック周波数 最小無効時間＝無効時間の最小値／基本クロック周波数 ・・・（１） 例えば、測定制御信号ＭＥＳが“Ｈ”の期間に、有効時
間測定部１０２のレジスタ１０２ｂに保持された最小値
が７９６、無効時間測定部１０４のレジスタ１０４ｂに
保持された最小値が３１９０であった場合、基本クロッ
ク周波数は８０ＭＨｚであるから、 最小有効時間＝９．９５μｓ 最小無効時間＝３９．８７５μｓ となる。ステップＳ７の後、ステップＳ８に進む。
ｂ，１０４ｂに保持された有効時間及び無効時間の最小
値の読み出しが行われ、ステップＳ７へ進む。ステップ
Ｓ７において、レジスタ１０２ｂ，１０４ｂの保持内容
ＲＥＧの値に従い、次の（１）式によって最小有効時間
及び最小無効時間の算出が行われる。 最小有効時間＝有効時間の最小値／基本クロック周波数 最小無効時間＝無効時間の最小値／基本クロック周波数 ・・・（１） 例えば、測定制御信号ＭＥＳが“Ｈ”の期間に、有効時
間測定部１０２のレジスタ１０２ｂに保持された最小値
が７９６、無効時間測定部１０４のレジスタ１０４ｂに
保持された最小値が３１９０であった場合、基本クロッ
ク周波数は８０ＭＨｚであるから、 最小有効時間＝９．９５μｓ 最小無効時間＝３９．８７５μｓ となる。ステップＳ７の後、ステップＳ８に進む。
【００２７】ステップＳ８において、有効時間中及び無
効時間中のディスクカード内部の動作に必要なクロック
数に基づいて、次の（２）式によって第１の所要クロッ
ク周波数Ｆ１を算出する。 有効時間中の所要クロック周波数＝最小有効時間 ／有効時間中の必要クロック数 無効時間中の所要クロック周波数＝最小無効時間 ／無効時間中の必要クロック数 ・・・（２） 例えば、有効時間中の必要クロック数、及び無効時間中
の必要クロック数が、いずれも５クロックであれば、 有効時間中の所要クロック周波数＝５０２．６ｋＨｚ 無効時間中の所要クロック周波数＝１２５．４ｋＨｚ となる。これらの２つのクロック周波数の内で、高い方
のクロック周波数（即ち、５０２．６ｋＨｚ）が第１の
所要クロック周波数Ｆ１となる。ここで求めた第１の所
要クロック周波数Ｆ１は、最小の時間間隔で、ＰＣ１か
ら共通バス２を介して１ワード（１６ビット）単位にフ
ァイルデータＦＤが転送されてきた場合に、遅延時間無
くバッファ部４０に一時的に保持するために必要な最低
限度のクロック周波数である。ステップＳ８の後、ステ
ップＳ９へ進む。
効時間中のディスクカード内部の動作に必要なクロック
数に基づいて、次の（２）式によって第１の所要クロッ
ク周波数Ｆ１を算出する。 有効時間中の所要クロック周波数＝最小有効時間 ／有効時間中の必要クロック数 無効時間中の所要クロック周波数＝最小無効時間 ／無効時間中の必要クロック数 ・・・（２） 例えば、有効時間中の必要クロック数、及び無効時間中
の必要クロック数が、いずれも５クロックであれば、 有効時間中の所要クロック周波数＝５０２．６ｋＨｚ 無効時間中の所要クロック周波数＝１２５．４ｋＨｚ となる。これらの２つのクロック周波数の内で、高い方
のクロック周波数（即ち、５０２．６ｋＨｚ）が第１の
所要クロック周波数Ｆ１となる。ここで求めた第１の所
要クロック周波数Ｆ１は、最小の時間間隔で、ＰＣ１か
ら共通バス２を介して１ワード（１６ビット）単位にフ
ァイルデータＦＤが転送されてきた場合に、遅延時間無
くバッファ部４０に一時的に保持するために必要な最低
限度のクロック周波数である。ステップＳ８の後、ステ
ップＳ９へ進む。
【００２８】ステップＳ９において、ＰＣ１とディスク
カードのバッファ部４０間の１ビット当たりの転送所要
時間Ｔｐｂを、次の（３）式に従って算出する。 転送所要時間Ｔｐｂ＝（最小有効時間＋最小無効時間）／転送データ数 ・・・（３） 最小有効時間及び最小無効時間は、前述したように、そ
れぞれ９．９５μｓ、３９．８７５μｓであり、転送デ
ータ数は１６ビットであるから、 転送所要時間Ｔｐｂ＝（９．９５＋３９．８７５）／１６ ＝３．１１４μｓ／ビット となる。ステップＳ９の後、ステップＳ１０へ進む。ス
テップＳ１０において、ディスクカード内のバッファ部
４０と記憶部８０ｉ間の１ビット当たりの転送所要時間
Ｔｂｍを、次の（４）式に従って算出する。 転送所要時間Ｔｂｍ＝データ転送サイクル時間 ／１サイクル当たりの転送データ数 ・・・（４） 例えば、バッファ部４０と記憶部８０ｉ間の１サイクル
当たりのデータ転送数を１ビット、データ転送サイクル
時間を５μｓとすれば、 転送所要時間Ｔｂｍ＝５μｓ／ビット となる。ステップＳ１０の後、ステップＳ１１へ進む。
カードのバッファ部４０間の１ビット当たりの転送所要
時間Ｔｐｂを、次の（３）式に従って算出する。 転送所要時間Ｔｐｂ＝（最小有効時間＋最小無効時間）／転送データ数 ・・・（３） 最小有効時間及び最小無効時間は、前述したように、そ
れぞれ９．９５μｓ、３９．８７５μｓであり、転送デ
ータ数は１６ビットであるから、 転送所要時間Ｔｐｂ＝（９．９５＋３９．８７５）／１６ ＝３．１１４μｓ／ビット となる。ステップＳ９の後、ステップＳ１０へ進む。ス
テップＳ１０において、ディスクカード内のバッファ部
４０と記憶部８０ｉ間の１ビット当たりの転送所要時間
Ｔｂｍを、次の（４）式に従って算出する。 転送所要時間Ｔｂｍ＝データ転送サイクル時間 ／１サイクル当たりの転送データ数 ・・・（４） 例えば、バッファ部４０と記憶部８０ｉ間の１サイクル
当たりのデータ転送数を１ビット、データ転送サイクル
時間を５μｓとすれば、 転送所要時間Ｔｂｍ＝５μｓ／ビット となる。ステップＳ１０の後、ステップＳ１１へ進む。
【００２９】ステップＳ１１において、ＰＣ１とディス
クカードのバッファ部４０間の１ビット当たりの転送所
要時間Ｔｐｂと、バッファ部４０と記憶部８０ｉ間の１
ビット当たりの転送所要時間Ｔｂｍとの転送所要時間比
率ＲＡＴを、次の（５）式に従って算出する。 転送所要時間比率ＲＡＴ＝転送所要時間Ｔｂｍ ／転送所要時間Ｔｐｂ ・・・（５） 転送所要時間Ｔｂｍと転送所要時間Ｔｐｂは、前述した
ように、それぞれ５μｓ／ビット、３．１１４μｓ／ビ
ットであるから、 転送所要時間比率ＲＡＴ＝５／３．１１４＝１．６０１ となる。ステップＳ１１の後、ステップＳ１２へ進む。
クカードのバッファ部４０間の１ビット当たりの転送所
要時間Ｔｐｂと、バッファ部４０と記憶部８０ｉ間の１
ビット当たりの転送所要時間Ｔｂｍとの転送所要時間比
率ＲＡＴを、次の（５）式に従って算出する。 転送所要時間比率ＲＡＴ＝転送所要時間Ｔｂｍ ／転送所要時間Ｔｐｂ ・・・（５） 転送所要時間Ｔｂｍと転送所要時間Ｔｐｂは、前述した
ように、それぞれ５μｓ／ビット、３．１１４μｓ／ビ
ットであるから、 転送所要時間比率ＲＡＴ＝５／３．１１４＝１．６０１ となる。ステップＳ１１の後、ステップＳ１２へ進む。
【００３０】ステップＳ１２において、次の（６）式に
基づいて、第２の所要クロック周波数Ｆ２を算出する。 第２の所要クロック周波数Ｆ２ ＝第１の所要クロック周波数Ｆ１×転送所要時間比率ＲＡＴ ・・・（６） 第１の所要クロック周波数Ｆ１は、前述のとおり５０
２．６ｋＨｚであり、転送所要時間比率ＲＡＴは１．６
０１であるから、第２の所要クロック周波数Ｆ２は、 所要クロック周波数Ｆ２＝５０２．６×１．６０１＝８
０７．２ｋＨｚ となる。ここで求めた第２の所要クロック周波数Ｆ２
は、ディスクカード内のバッファ部４０におけるデータ
転送の待ち時間が生じないようにするためのクロック周
波数である。ステップＳ１２の後、ステップＳ１３へ進
む。
基づいて、第２の所要クロック周波数Ｆ２を算出する。 第２の所要クロック周波数Ｆ２ ＝第１の所要クロック周波数Ｆ１×転送所要時間比率ＲＡＴ ・・・（６） 第１の所要クロック周波数Ｆ１は、前述のとおり５０
２．６ｋＨｚであり、転送所要時間比率ＲＡＴは１．６
０１であるから、第２の所要クロック周波数Ｆ２は、 所要クロック周波数Ｆ２＝５０２．６×１．６０１＝８
０７．２ｋＨｚ となる。ここで求めた第２の所要クロック周波数Ｆ２
は、ディスクカード内のバッファ部４０におけるデータ
転送の待ち時間が生じないようにするためのクロック周
波数である。ステップＳ１２の後、ステップＳ１３へ進
む。
【００３１】ステップＳ１３において、記憶部８０ｉへ
のファイルデータＦＤ転送完了後、更に同じ記憶部８０
ｉへの次のファイルデータＦＤの転送に待ちが発生しな
いようにするために、１セクタ当たりの最小転送時間を
次の（７）式に基づいて算出する。 最小転送時間＝記憶部の内部動作時間Ｔｍ／（記憶部の実装数ｎ−１） ・・・（７） 例えば、記憶部８０ｉの内部動作時間Ｔｍが設計値また
は実測の結果１０ｍｓであり、記憶部８０ｉの実装数ｎ
が５個であれば、最小転送時間は、 最小転送時間＝１０ｍｓ／（５−１）＝２．５ｍｓ となる。ステップＳ１３の後、ステップＳ１４へ進む。
のファイルデータＦＤ転送完了後、更に同じ記憶部８０
ｉへの次のファイルデータＦＤの転送に待ちが発生しな
いようにするために、１セクタ当たりの最小転送時間を
次の（７）式に基づいて算出する。 最小転送時間＝記憶部の内部動作時間Ｔｍ／（記憶部の実装数ｎ−１） ・・・（７） 例えば、記憶部８０ｉの内部動作時間Ｔｍが設計値また
は実測の結果１０ｍｓであり、記憶部８０ｉの実装数ｎ
が５個であれば、最小転送時間は、 最小転送時間＝１０ｍｓ／（５−１）＝２．５ｍｓ となる。ステップＳ１３の後、ステップＳ１４へ進む。
【００３２】ステップＳ１４において、第３の所要クロ
ック周波数Ｆ３を次の（８）式に基づいて算出する。 第３の所要クロック周波数Ｆ３ ＝１セクタ当たりのサイクル数／最小転送時間 ・・・（８） 例えば、１セクタ当たりのサイクル数が４０９６サイク
ルであれば、 第３の所要クロック周波数Ｆ３＝４０９６／２．５ｍｓ ＝１．６４ＭＨｚ となる。ステップＳ１４の後、ステップＳ１５へ進む。
ステップＳ１５において、第１、第２及び第３の所要ク
ロック周波数Ｆ１，Ｆ２，Ｆ３に基づいて、最小クロッ
ク周波数Ｆｍｉｎの決定を行う。まず、所要クロック周
波数Ｆ１，Ｆ２の内の大きい方の周波数を選択する。そ
して、選択された周波数と、所要クロック周波数Ｆ３の
内の小さい方の周波数を選択し、これを最小クロック周
波数Ｆｍｉｎとして決定する。本例の場合、Ｆ１＝５０
２．６ｋＨｚ、Ｆ２＝８０７．２ｋＨｚ、Ｆ３＝１．６
４ＭＨｚであるから、Ｆｍｉｎ＝８０７．２ｋＨｚとな
る。ステップＳ１５の後、ステップＳ１６へ進む。
ック周波数Ｆ３を次の（８）式に基づいて算出する。 第３の所要クロック周波数Ｆ３ ＝１セクタ当たりのサイクル数／最小転送時間 ・・・（８） 例えば、１セクタ当たりのサイクル数が４０９６サイク
ルであれば、 第３の所要クロック周波数Ｆ３＝４０９６／２．５ｍｓ ＝１．６４ＭＨｚ となる。ステップＳ１４の後、ステップＳ１５へ進む。
ステップＳ１５において、第１、第２及び第３の所要ク
ロック周波数Ｆ１，Ｆ２，Ｆ３に基づいて、最小クロッ
ク周波数Ｆｍｉｎの決定を行う。まず、所要クロック周
波数Ｆ１，Ｆ２の内の大きい方の周波数を選択する。そ
して、選択された周波数と、所要クロック周波数Ｆ３の
内の小さい方の周波数を選択し、これを最小クロック周
波数Ｆｍｉｎとして決定する。本例の場合、Ｆ１＝５０
２．６ｋＨｚ、Ｆ２＝８０７．２ｋＨｚ、Ｆ３＝１．６
４ＭＨｚであるから、Ｆｍｉｎ＝８０７．２ｋＨｚとな
る。ステップＳ１５の後、ステップＳ１６へ進む。
【００３３】ステップＳ１６において、実際に分周部１
０７で得られる複数のクロック信号の内から、最小クロ
ック周波数Ｆｍｉｎに一番近く、かつ、この最小クロッ
ク周波数Ｆｍｉｎよりも大きい周波数（例えば、１．２
５ＭＨｚ）を選択するためのクロック選択コマンドを出
力する。これによって、処理制御部３０Ａにおけるクロ
ック信号ＣＫの周波数設定処理は終了する。一方、クロ
ック制御部１００では、処理制御部３０Ａから与えられ
たクロック選択コマンドに基づいて選択信号ＳＥＬが生
成され、この選択信号ＳＥＬによってセレクタ１０８が
クロック信号ＣＫを選択出力する。クロック信号ＣＫ
は、処理制御部３０Ａ、バッファ部４０、転送制御部５
０、及びメモリインタフェース部６０に与えられ、ディ
スクカードはこのクロック信号ＣＫに基づいて、図２の
従来のディスクカードと同様のファイルデータＦＤの書
き込み及び読み出しの動作を行う。
０７で得られる複数のクロック信号の内から、最小クロ
ック周波数Ｆｍｉｎに一番近く、かつ、この最小クロッ
ク周波数Ｆｍｉｎよりも大きい周波数（例えば、１．２
５ＭＨｚ）を選択するためのクロック選択コマンドを出
力する。これによって、処理制御部３０Ａにおけるクロ
ック信号ＣＫの周波数設定処理は終了する。一方、クロ
ック制御部１００では、処理制御部３０Ａから与えられ
たクロック選択コマンドに基づいて選択信号ＳＥＬが生
成され、この選択信号ＳＥＬによってセレクタ１０８が
クロック信号ＣＫを選択出力する。クロック信号ＣＫ
は、処理制御部３０Ａ、バッファ部４０、転送制御部５
０、及びメモリインタフェース部６０に与えられ、ディ
スクカードはこのクロック信号ＣＫに基づいて、図２の
従来のディスクカードと同様のファイルデータＦＤの書
き込み及び読み出しの動作を行う。
【００３４】以上のように、この第１の実施形態のディ
スクカードは、電源が投入されて起動された後、所定の
回数だけイネーブル信号ＥＮの有効時間と無効時間を測
定し、その測定結果に基づいて、必要最小限度のクロッ
ク周波数を選択出力するための処理制御部３０Ａと、ク
ロック制御部１００とを有している。これにより、ＰＣ
１との間のデータ転送速度に見合った周波数のクロック
信号ＣＫを生成することができ、所定のデータ転送能力
を有し、かつ低消費電力化が可能になる。
スクカードは、電源が投入されて起動された後、所定の
回数だけイネーブル信号ＥＮの有効時間と無効時間を測
定し、その測定結果に基づいて、必要最小限度のクロッ
ク周波数を選択出力するための処理制御部３０Ａと、ク
ロック制御部１００とを有している。これにより、ＰＣ
１との間のデータ転送速度に見合った周波数のクロック
信号ＣＫを生成することができ、所定のデータ転送能力
を有し、かつ低消費電力化が可能になる。
【００３５】第２の実施形態 図５は、本発明の第２の実施形態のディスクカードにお
けるクロック信号ＣＫの周波数設定時の処理手順を示す
フローチャートであり、図４中の要素と共通の要素には
共通の符号が付されている。ディスクカードの構成は、
図１の第１の実施形態と同様である。また、図５におけ
るステップＳ１〜Ｓ１２の処理は、図４の第１の実施形
態におけるステップＳ１〜Ｓ１２と同様である。この第
２の実施形態の周波数設定処理では、ステップＳ１２の
後、ステップＳ２０へ進む。
けるクロック信号ＣＫの周波数設定時の処理手順を示す
フローチャートであり、図４中の要素と共通の要素には
共通の符号が付されている。ディスクカードの構成は、
図１の第１の実施形態と同様である。また、図５におけ
るステップＳ１〜Ｓ１２の処理は、図４の第１の実施形
態におけるステップＳ１〜Ｓ１２と同様である。この第
２の実施形態の周波数設定処理では、ステップＳ１２の
後、ステップＳ２０へ進む。
【００３６】ステップＳ２０において、記憶部８０ｉへ
のファイルデータＦＤ転送完了後、この記憶部８０ｉの
内部動作が完了した後に、次の記憶部８０ｊ（但し、ｊ
＝１〜ｎ、かつｉ≠ｊ）へのファイルデータＦＤの転送
が行われるようにするために、１セクタ当たりの最小転
送時間を次の（９）式に基づいて算出する。 最小転送時間＝記憶部の内部動作時間Ｔｍ／１セクタ当たりのサイクル数 ・・・（９） 例えば、記憶部８０ｉの内部動作時間Ｔｍが１０ｍｓで
あり、１セクタ当たりのサイクル数が４０９６サイクル
であれば、最小転送時間は、 最小転送時間＝１０ｍｓ／４０９６＝２．４４μｓ となる。ステップＳ２０の後、ステップＳ２１へ進む。
ステップＳ２１において、第４の所要クロック周波数Ｆ
４を次の（１０）式に基づいて算出する。 第４の所要クロック周波数Ｆ４＝１／最小転送時間 ・・・（１０） 従って、所要クロック周波数Ｆ４＝１／２．４４μｓ＝
４０９．９ｋＨｚとなる。ステップＳ２１の後、ステッ
プＳ２２へ進む。
のファイルデータＦＤ転送完了後、この記憶部８０ｉの
内部動作が完了した後に、次の記憶部８０ｊ（但し、ｊ
＝１〜ｎ、かつｉ≠ｊ）へのファイルデータＦＤの転送
が行われるようにするために、１セクタ当たりの最小転
送時間を次の（９）式に基づいて算出する。 最小転送時間＝記憶部の内部動作時間Ｔｍ／１セクタ当たりのサイクル数 ・・・（９） 例えば、記憶部８０ｉの内部動作時間Ｔｍが１０ｍｓで
あり、１セクタ当たりのサイクル数が４０９６サイクル
であれば、最小転送時間は、 最小転送時間＝１０ｍｓ／４０９６＝２．４４μｓ となる。ステップＳ２０の後、ステップＳ２１へ進む。
ステップＳ２１において、第４の所要クロック周波数Ｆ
４を次の（１０）式に基づいて算出する。 第４の所要クロック周波数Ｆ４＝１／最小転送時間 ・・・（１０） 従って、所要クロック周波数Ｆ４＝１／２．４４μｓ＝
４０９．９ｋＨｚとなる。ステップＳ２１の後、ステッ
プＳ２２へ進む。
【００３７】ステップＳ２２において、実際に分周部１
０７で得られる複数のクロック信号の内から、第４の所
要クロック周波数Ｆ４に一番近く、かつこの所要クロッ
ク周波数Ｆ４よりも小さい周波数を選択するためのクロ
ック選択コマンドを出力する。これによって、処理制御
部３０Ａにおけるクロック信号ＣＫの周波数設定処理は
終了する。この後の動作は、第１の実施形態の場合と同
様である。以上のように、この第２の実施形態のディス
クカードは、電源が投入されて起動された後、所定の回
数のイネーブル信号ＥＮの有効時間と無効時間を測定
し、その測定結果に基づいて、必要最小限度のクロック
周波数を選択するための処理制御部３０Ａと、クロック
制御部１００とを有している。これにより、ＰＣ１との
間のデータ転送速度に見合った周波数で、かつ複数の記
憶部８０ｉが同時に内部動作を行わないように、記憶部
８０ｉへのファイルデータＦＤの転送速度を考慮したク
ロック信号ＣＫを生成するので、複数の記憶部８０ｉの
同時動作による電源電流の増加を抑制することができ
る。
０７で得られる複数のクロック信号の内から、第４の所
要クロック周波数Ｆ４に一番近く、かつこの所要クロッ
ク周波数Ｆ４よりも小さい周波数を選択するためのクロ
ック選択コマンドを出力する。これによって、処理制御
部３０Ａにおけるクロック信号ＣＫの周波数設定処理は
終了する。この後の動作は、第１の実施形態の場合と同
様である。以上のように、この第２の実施形態のディス
クカードは、電源が投入されて起動された後、所定の回
数のイネーブル信号ＥＮの有効時間と無効時間を測定
し、その測定結果に基づいて、必要最小限度のクロック
周波数を選択するための処理制御部３０Ａと、クロック
制御部１００とを有している。これにより、ＰＣ１との
間のデータ転送速度に見合った周波数で、かつ複数の記
憶部８０ｉが同時に内部動作を行わないように、記憶部
８０ｉへのファイルデータＦＤの転送速度を考慮したク
ロック信号ＣＫを生成するので、複数の記憶部８０ｉの
同時動作による電源電流の増加を抑制することができ
る。
【００３８】第３の実施形態 図６は、本発明の第３の実施形態のディスクカードにお
けるクロック信号ＣＫの周波数設定時の処理手順を示す
フローチャートであり、図４中の要素と共通の要素には
共通の符号が付されている。ディスクカードの構成は、
図１の第１の実施形態と同様である。また、図６におけ
るステップＳ１〜Ｓ１５の処理は、図４の第１の実施形
態におけるステップＳ１〜Ｓ１５と同様である。この第
３の実施形態の周波数設定処理では、ステップＳ１５の
後、ステップＳ３０へ進む。
けるクロック信号ＣＫの周波数設定時の処理手順を示す
フローチャートであり、図４中の要素と共通の要素には
共通の符号が付されている。ディスクカードの構成は、
図１の第１の実施形態と同様である。また、図６におけ
るステップＳ１〜Ｓ１５の処理は、図４の第１の実施形
態におけるステップＳ１〜Ｓ１５と同様である。この第
３の実施形態の周波数設定処理では、ステップＳ１５の
後、ステップＳ３０へ進む。
【００３９】ステップＳ３０において、最小クロック周
波数Ｆｍｉｎと、クロック制御部１００で選択可能なク
ロック周波数の情報をＰＣ１へ送信する。例えば、選択
可能なクロック周波数ＣＫとしては、４０ＭＨｚ，２０
ＭＨｚ，１０ＭＨｚ，５ＭＨｚ，２．５ＭＨｚ，１．２
５ＭＨｚ，６２５ｋＨｚ，３１２．５ｋＨｚ，１５６．
２５ｋＨｚ等である。ステップＳ３０の後、ステップＳ
３１へ進む。一方、ＰＣ１においては、ディスクカード
から送信された最小クロック周波数Ｆｍｉｎと、クロッ
ク制御部１００で選択可能なクロック周波数ＣＫの情報
とに基づいて、ＰＣ１全体の性能低下が発生しないよう
なディスクカードの動作周波数が算出され、このディス
クカードに対して動作周波数設定コマンドが発行され
る。
波数Ｆｍｉｎと、クロック制御部１００で選択可能なク
ロック周波数の情報をＰＣ１へ送信する。例えば、選択
可能なクロック周波数ＣＫとしては、４０ＭＨｚ，２０
ＭＨｚ，１０ＭＨｚ，５ＭＨｚ，２．５ＭＨｚ，１．２
５ＭＨｚ，６２５ｋＨｚ，３１２．５ｋＨｚ，１５６．
２５ｋＨｚ等である。ステップＳ３０の後、ステップＳ
３１へ進む。一方、ＰＣ１においては、ディスクカード
から送信された最小クロック周波数Ｆｍｉｎと、クロッ
ク制御部１００で選択可能なクロック周波数ＣＫの情報
とに基づいて、ＰＣ１全体の性能低下が発生しないよう
なディスクカードの動作周波数が算出され、このディス
クカードに対して動作周波数設定コマンドが発行され
る。
【００４０】ステップＳ３１において、ＰＣ１からの動
作周波数設定コマンドを受信すると、ステップＳ３２へ
進む。ステップＳ３２において、動作周波数設定コマン
ドに基づいて、処理制御部３０Ａからクロック選択コマ
ンドが出力され、クロック制御部１００に与えられる。
クロック制御部１００では、クロック選択コマンドに基
づいて選択信号ＳＥＬが生成され、この選択信号ＳＥＬ
によってセレクタ１０８がクロック信号ＣＫを選択出力
する。この後の動作は、第１の実施形態の場合と同様で
ある。
作周波数設定コマンドを受信すると、ステップＳ３２へ
進む。ステップＳ３２において、動作周波数設定コマン
ドに基づいて、処理制御部３０Ａからクロック選択コマ
ンドが出力され、クロック制御部１００に与えられる。
クロック制御部１００では、クロック選択コマンドに基
づいて選択信号ＳＥＬが生成され、この選択信号ＳＥＬ
によってセレクタ１０８がクロック信号ＣＫを選択出力
する。この後の動作は、第１の実施形態の場合と同様で
ある。
【００４１】以上のように、この第３の実施形態のディ
スクカードは、電源が投入されて起動された後、所定の
回数のイネーブル信号ＥＮの有効時間と無効時間を測定
し、その測定結果に基づいて、必要最小限度のクロック
周波数を選択するための処理制御部３０Ａと、クロック
制御部１００とを有している。更に、クロック周波数を
ＰＣ１に送信し、このＰＣ１の指示の下にクロック周波
数を設定するようにしている。これにより、ディスクカ
ードのみならず、ＰＣ１を含むシステム全体の性能を考
慮して、ディスクカードの消費電力低減を可能にするこ
とができる。
スクカードは、電源が投入されて起動された後、所定の
回数のイネーブル信号ＥＮの有効時間と無効時間を測定
し、その測定結果に基づいて、必要最小限度のクロック
周波数を選択するための処理制御部３０Ａと、クロック
制御部１００とを有している。更に、クロック周波数を
ＰＣ１に送信し、このＰＣ１の指示の下にクロック周波
数を設定するようにしている。これにより、ディスクカ
ードのみならず、ＰＣ１を含むシステム全体の性能を考
慮して、ディスクカードの消費電力低減を可能にするこ
とができる。
【００４２】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） このディスクカードはＰＣ１に接続されるもの
として説明したが、ＰＣ１に限定されず、ワークステー
ションや、ディジタルカメラ等に内蔵されたコンピュー
タの補助記憶装置として使用することができる。 （ｂ） クロック制御部１００の構成は、図３に例示し
たものに限定されず、イネーブル信号ＥＮの有効時間及
び無効時間の最小値を測定でき、かつ所定の周波数のク
ロック信号ＣＫを出力することができれば、どのような
構成でも適用可能である。 （ｃ） ＰＣ１とバッファ部４０との間で送受信される
ファイルデータＦＤのビット幅と、バッファ部４０と記
憶部８０ｉとの間で転送されるファイルデータＦＤのビ
ット幅とが等しい場合、転送比率ＲＡＴは１となるの
で、ステップＳ９〜Ｓ１２の処理は不要となる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） このディスクカードはＰＣ１に接続されるもの
として説明したが、ＰＣ１に限定されず、ワークステー
ションや、ディジタルカメラ等に内蔵されたコンピュー
タの補助記憶装置として使用することができる。 （ｂ） クロック制御部１００の構成は、図３に例示し
たものに限定されず、イネーブル信号ＥＮの有効時間及
び無効時間の最小値を測定でき、かつ所定の周波数のク
ロック信号ＣＫを出力することができれば、どのような
構成でも適用可能である。 （ｃ） ＰＣ１とバッファ部４０との間で送受信される
ファイルデータＦＤのビット幅と、バッファ部４０と記
憶部８０ｉとの間で転送されるファイルデータＦＤのビ
ット幅とが等しい場合、転送比率ＲＡＴは１となるの
で、ステップＳ９〜Ｓ１２の処理は不要となる。
【００４３】（ｄ） 記憶部８０ｉが１個しかない場
合、ステップＳ１３〜Ｓ１４の処理は不要となる。 （ｅ） 図４〜図６の処理は、プロセッサで構成される
処理制御部３０Ａにおいて、プログラム制御で行うよう
になっているが、各ステップに対応した処理を実行する
複数の機能ブロックで構成しても良い。
合、ステップＳ１３〜Ｓ１４の処理は不要となる。 （ｅ） 図４〜図６の処理は、プロセッサで構成される
処理制御部３０Ａにおいて、プログラム制御で行うよう
になっているが、各ステップに対応した処理を実行する
複数の機能ブロックで構成しても良い。
【００４４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ホストコンピュータからのファイルデータ送
受信制御用の制御信号の時間を測定し、内部のファイル
データ転送に必要なクロック周波数を算出するクロック
周波数算出手段を有している。これにより、動作に必要
な最小のクロック周波数で動作を行うことができるの
で、所定のデータ転送能力を有し、かつ消費電力が少な
いディスクカードを得ることができる。第２の発明によ
れば、ファイルデータ転送に必要なクロック周波数を算
出するクロック周波数算出手段と、算出したクロック周
波数の情報をホストコンピュータに送信する送信手段を
有している。これにより、第１の発明の効果に加えて、
コンピュータシステム全体での効率的な動作を行うこと
が可能になる。
によれば、ホストコンピュータからのファイルデータ送
受信制御用の制御信号の時間を測定し、内部のファイル
データ転送に必要なクロック周波数を算出するクロック
周波数算出手段を有している。これにより、動作に必要
な最小のクロック周波数で動作を行うことができるの
で、所定のデータ転送能力を有し、かつ消費電力が少な
いディスクカードを得ることができる。第２の発明によ
れば、ファイルデータ転送に必要なクロック周波数を算
出するクロック周波数算出手段と、算出したクロック周
波数の情報をホストコンピュータに送信する送信手段を
有している。これにより、第１の発明の効果に加えて、
コンピュータシステム全体での効率的な動作を行うこと
が可能になる。
【００４５】第３の発明によれば、クロック周波数算出
手段を、制御信号の時間を測定する測定部と、測定部に
おける測定結果及びバッファ記憶手段の動作に必要なク
ロック数に基づいてクロック信号を算出する算出部とで
構成している。従って、第１及び第２の発明の効果に加
えて、ホストコンピュータとバッファ記憶手段との間の
送受信データ幅と、バッファ記憶手段と半導体記憶手段
との間の転送データ幅が等しい場合、クロック周波数算
出手段の機能を単純化することができる。第４の発明に
よれば、クロック周波数算出手段は、制御信号の時間を
測定する測定部と、測定部における測定結果及びバッフ
ァ記憶手段の動作に必要なクロック数に基づいてクロッ
ク周波数を算出する第１の算出部と、ホストコンピュー
タとバッファ記憶手段との間のクロック数、及びバッフ
ァ記憶手段と半導体記憶手段との間のクロック数の比率
に基づいてクロック周波数を算出する第２の算出部を有
している。従って、第１及び第２の発明の効果に加え
て、ホストコンピュータとバッファ記憶手段との間の送
受信データ幅と、バッファ記憶手段と半導体記憶手段と
の間の転送データ幅が異なる場合に対しても、適切なク
ロック周波数を算出することができ、更に消費電力の低
減が可能になる。
手段を、制御信号の時間を測定する測定部と、測定部に
おける測定結果及びバッファ記憶手段の動作に必要なク
ロック数に基づいてクロック信号を算出する算出部とで
構成している。従って、第１及び第２の発明の効果に加
えて、ホストコンピュータとバッファ記憶手段との間の
送受信データ幅と、バッファ記憶手段と半導体記憶手段
との間の転送データ幅が等しい場合、クロック周波数算
出手段の機能を単純化することができる。第４の発明に
よれば、クロック周波数算出手段は、制御信号の時間を
測定する測定部と、測定部における測定結果及びバッフ
ァ記憶手段の動作に必要なクロック数に基づいてクロッ
ク周波数を算出する第１の算出部と、ホストコンピュー
タとバッファ記憶手段との間のクロック数、及びバッフ
ァ記憶手段と半導体記憶手段との間のクロック数の比率
に基づいてクロック周波数を算出する第２の算出部を有
している。従って、第１及び第２の発明の効果に加え
て、ホストコンピュータとバッファ記憶手段との間の送
受信データ幅と、バッファ記憶手段と半導体記憶手段と
の間の転送データ幅が異なる場合に対しても、適切なク
ロック周波数を算出することができ、更に消費電力の低
減が可能になる。
【００４６】第５の発明によれば、クロック周波数算出
手段は、複数の半導体記憶手段の内部動作時間に基づい
てクロック周波数を算出する第３の算出部を有してい
る。従って、第１、第２及び第４の発明の効果に加え
て、半導体記憶手段の内部動作時間が遅い場合に対して
も、適切なクロック周波数を算出することができ、更に
消費電力の低減が可能になる。第６の発明によれば、ク
ロック周波数算出手段は、複数の半導体記憶手段の動作
が同時に行われないようなクロック周波数を算出する第
３の算出部を有している。従って、第１、第２及び第４
の発明の効果に加えて、複数の半導体記憶手段の同時動
作を回避することができ、消費電流の増加を抑制するこ
とができる。
手段は、複数の半導体記憶手段の内部動作時間に基づい
てクロック周波数を算出する第３の算出部を有してい
る。従って、第１、第２及び第４の発明の効果に加え
て、半導体記憶手段の内部動作時間が遅い場合に対して
も、適切なクロック周波数を算出することができ、更に
消費電力の低減が可能になる。第６の発明によれば、ク
ロック周波数算出手段は、複数の半導体記憶手段の動作
が同時に行われないようなクロック周波数を算出する第
３の算出部を有している。従って、第１、第２及び第４
の発明の効果に加えて、複数の半導体記憶手段の同時動
作を回避することができ、消費電流の増加を抑制するこ
とができる。
【図１】 本発明の第１の実施形態を示すディスクカー
ドの概略の構成図である。
ドの概略の構成図である。
【図２】 従来のディスクカードの一例を示す概略の構
成図である。
成図である。
【図３】 図１中のクロック制御部１００の一例を示す
構成図である。
構成図である。
【図４】 図１の処理制御部３０Ａにおけるクロック信
号ＣＫの周波数設定時の処理手順を示すフローチャート
である。
号ＣＫの周波数設定時の処理手順を示すフローチャート
である。
【図５】 本発明の第２の実施形態のディスクカードに
おけるクロック信号ＣＫの周波数設定時の処理手順を示
すフローチャートである。
おけるクロック信号ＣＫの周波数設定時の処理手順を示
すフローチャートである。
【図６】 本発明の第３の実施形態のディスクカードに
おけるクロック信号ＣＫの周波数設定時の処理手順を示
すフローチャートである。
おけるクロック信号ＣＫの周波数設定時の処理手順を示
すフローチャートである。
１ ＰＣ（パーソナルコンピュー
タ） ２ 共通バス １０ インタフェース部 ２０ 内部バス ３０Ａ 処理制御部 ４０ バッファ部 ５０ 転送制御部 ６０ メモリインタフェース部 ７０ メモリバス ８０ｉ（ｉ＝１〜ｎ） 記憶部 ９０ 発振部 １００ クロック制御部 １０２ 有効時間測定部 １０４ 無効時間測定部 １０７ 分周部 １０８ セレクタ
タ） ２ 共通バス １０ インタフェース部 ２０ 内部バス ３０Ａ 処理制御部 ４０ バッファ部 ５０ 転送制御部 ６０ メモリインタフェース部 ７０ メモリバス ８０ｉ（ｉ＝１〜ｎ） 記憶部 ９０ 発振部 １００ クロック制御部 １０２ 有効時間測定部 １０４ 無効時間測定部 １０７ 分周部 １０８ セレクタ
Claims (6)
- 【請求項１】 ホストコンピュータから与えられる制御
信号に基づいて、該ホストコンピュータとの間で送受信
される磁気ディスクファイル形式のファイルデータを一
時的に蓄積するバッファ記憶手段と、 前記ファイルデータを記憶するための不揮発性の半導体
メモリ、及び該ファイルデータを該半導体メモリに書き
込むために一時的に保持するバッファメモリを有する単
数または複数の半導体記憶手段と、 前記バッファ記憶手段と前記半導体記憶手段との間での
前記ファイルデータの転送を制御する転送制御手段と、 前記制御信号の時間を測定することにより、前記ファイ
ルデータの転送に必要なクロック信号の周波数を算出す
るクロック周波数算出手段と、 動作の基準となる基準クロック信号を生成する基準クロ
ック生成手段と、 前記基準クロック信号を分周するとともに、前記クロッ
ク周波数算出手段で算出された前記周波数に基づいて、
該分周された該基準クロック信号の内の１つを選択し、
前記バッファ記憶手段及び前記転送制御手段に対して動
作の基準となるクロック信号を供給するクロック供給手
段とを、 備えたことを特徴とする半導体ディスク装置。 - 【請求項２】 ホストコンピュータから与えられる制御
信号に基づいて、該ホストコンピュータとの間で送受信
される磁気ディスクファイル形式のファイルデータを一
時的に蓄積するバッファ記憶手段と、 前記ファイルデータを記憶するための不揮発性の半導体
メモリ、及び該ファイルデータを該半導体メモリに書き
込むために一時的に保持するバッファメモリを有する単
数または複数の半導体記憶手段と、 前記バッファ記憶手段と前記半導体記憶手段との間での
前記ファイルデータの転送を制御する転送制御手段と、 前記制御信号の時間を測定することにより、前記ファイ
ルデータの転送に必要なクロック信号の周波数を算出す
るクロック周波数算出手段と、 前記クロック周波数算出手段で算出された前記クロック
信号の周波数の情報を前記ホストコンピュータへ送信す
る送信手段と、 前記クロック信号の周波数の情報に基づいて前記ホスト
コンピュータから与えられる周波数指定情報を受信する
受信手段と、 動作の基準となる基準クロック信号を生成する基準クロ
ック生成手段と、 前記基準クロック信号を分周するとともに、前記受信手
段で受信した周波数指定情報に基づいて、該分周された
該基準クロック信号の内の１つを選択し、前記バッファ
記憶手段及び前記転送制御手段に対して動作の基準とな
るクロック信号を供給するクロック供給手段とを、 備えたことを特徴とする半導体ディスク装置。 - 【請求項３】 前記クロック周波数算出手段は、 電源投入直後の前記制御信号を前記基準クロック信号を
用いて所定回数カウントすることにより、該制御信号が
存在する連続時間の最小値、及び該制御信号が存在しな
い連続時間の最小値を測定する測定部と、 前記測定部の測定結果及び前記バッファ記憶手段の動作
に必要なクロック数に基づいて、前記ファイルデータの
転送に必要な前記クロック信号の周波数を算出する算出
部とを、 有することを特徴とする請求項１または２記載の半導体
ディスク装置。 - 【請求項４】 前記クロック周波数算出手段は、 電源投入直後の前記制御信号を前記基準クロック信号を
用いて所定回数カウントすることにより、該制御信号が
存在する連続時間の最小値、及び該制御信号が存在しな
い連続時間の最小値を測定する測定部と、 前記測定部の測定結果及び前記バッファ記憶手段の動作
に必要なクロック数に基づいて、前記ファイルデータの
転送に必要な最小の第１のクロック信号の周波数を算出
する第１の算出部と、 前記ホストコンピュータと前記バッファ記憶手段との間
での前記ファイルデータの送受信に必要なクロック数
と、該バッファ記憶手段と前記半導体記憶手段との間で
の該ファイルデータの転送に必要なクロック数との比率
に基づいて、最小の第２のクロック信号の周波数を算出
する第２の算出部と、 前記第１及び第２のクロック信号の周波数の内の大きい
方の周波数を前記クロック信号として決定する決定部と
を、 有することを特徴とする請求項１または２記載の半導体
ディスク装置。 - 【請求項５】 前記クロック周波数算出手段は、 電源投入直後の前記制御信号を前記基準クロック信号を
用いて所定回数カウントすることにより、該制御信号が
存在する連続時間の最小値、及び該制御信号が存在しな
い連続時間の最小値を測定する測定部と、 前記測定部の測定結果及び前記バッファ記憶手段の動作
に必要なクロック数に基づいて、前記ファイルデータの
転送に必要な最小の第１のクロック信号の周波数を算出
する第１の算出部と、 前記ホストコンピュータと前記バッファ記憶手段との間
での前記ファイルデータの送受信に必要なクロック数
と、該バッファ記憶手段と前記半導体記憶手段との間で
の該ファイルデータの転送に必要なクロック数との比率
に基づいて、最小の第２のクロック信号の周波数を算出
する第２の算出部と、 前記半導体記憶手段における前記半導体メモリへの前記
ファイルデータの書き込みに必要な内部動作時間に基づ
いて、該複数の半導体記憶手段のすべてが同時に動作状
態にならない範囲の最大クロック信号の周波数を算出す
る第３の算出部と、 前記最大クロック信号の周波数以下で、かつ前記第１及
び第２のクロック信号の周波数の内の大きい方の周波数
に近い周波数を前記クロック信号として決定する決定部
とを、 有することを特徴とする請求項１または２記載の半導体
ディスク装置。 - 【請求項６】 前記クロック周波数算出手段は、 電源投入直後の前記制御信号を前記基準クロック信号を
用いて所定回数カウントすることにより、該制御信号が
存在する連続時間の最小値、及び該制御信号が存在しな
い連続時間の最小値を測定する測定部と、 前記測定部の測定結果及び前記バッファ記憶手段の動作
に必要なクロック数に基づいて、前記ファイルデータの
転送に必要な最小の第１のクロック信号の周波数を算出
する第１の算出部と、 前記ホストコンピュータと前記バッファ記憶手段との間
での前記ファイルデータの送受信に必要なクロック数
と、該バッファ記憶手段と前記半導体記憶手段との間で
の該ファイルデータの転送に必要なクロック数との比率
に基づいて、最小の第２のクロック信号の周波数を算出
する第２の算出部と、 前記半導体記憶手段における前記半導体メモリへの前記
ファイルデータの書き込みに必要な内部動作時間に基づ
いて、最大クロック信号の周波数を算出する第３の算出
部と、 前記最大クロック信号の周波数以下で、かつ第１及び第
２の最小クロック信号の周波数の内の大きい方の周波数
に近い周波数を前記クロック信号として決定する決定部
とを、 有することを特徴とする請求項１または２記載の半導体
ディスク装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007226A JPH11203421A (ja) | 1998-01-19 | 1998-01-19 | 半導体ディスク装置 |
| US09/198,575 US6587956B1 (en) | 1998-01-19 | 1998-11-24 | Semiconductor memory apparatus with power consumption control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007226A JPH11203421A (ja) | 1998-01-19 | 1998-01-19 | 半導体ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203421A true JPH11203421A (ja) | 1999-07-30 |
Family
ID=11660091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007226A Withdrawn JPH11203421A (ja) | 1998-01-19 | 1998-01-19 | 半導体ディスク装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6587956B1 (ja) |
| JP (1) | JPH11203421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011203905A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | メモリシステム |
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|---|---|---|---|---|
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| TW544991B (en) * | 2002-02-07 | 2003-08-01 | Via Tech Inc | IDE control device suitable for various kinds of clock specifications |
| JP2003256071A (ja) * | 2002-02-28 | 2003-09-10 | Fujitsu Ltd | 記憶装置およびクロック制御回路 |
| JP3989399B2 (ja) * | 2003-05-01 | 2007-10-10 | ローム株式会社 | 半導体集積回路装置 |
| GB2411267B (en) * | 2003-10-31 | 2006-03-15 | Via Tech Inc | Power-saving control circuitry of electronic device and operating method thereof |
| CN100470656C (zh) | 2003-10-31 | 2009-03-18 | 宇田控股有限公司 | 摆动时钟信号的产生方法和产生装置 |
| JP4903409B2 (ja) * | 2005-09-13 | 2012-03-28 | 株式会社日立製作所 | 管理装置及び管理方法並びにストレージシステム |
| US8250394B2 (en) * | 2006-03-31 | 2012-08-21 | Stmicroelectronics International N.V. | Varying the number of generated clock signals and selecting a clock signal in response to a change in memory fill level |
| US20100169698A1 (en) * | 2008-12-25 | 2010-07-01 | Kabushiki Kaisha Toshiba | Recording medium control element, recording medium control circuit board, and recording medium control device |
| US10447461B2 (en) * | 2015-12-01 | 2019-10-15 | Infineon Technologies Austria Ag | Accessing data via different clocks |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
| EP0316878B1 (en) * | 1987-11-16 | 1993-07-21 | Sanyo Electric Co., Ltd. | Pll circuit for generating output signal synchronized with input signal by switching frequency dividing ratio |
| US5309420A (en) * | 1992-11-06 | 1994-05-03 | International Business Machines Corporation | Discriminator for detecting signal presence on optical media |
| JP3291569B2 (ja) * | 1993-08-30 | 2002-06-10 | 三菱電機株式会社 | マイクロコンピュータ |
| EP0646892A3 (en) * | 1993-09-30 | 1996-03-06 | Toppan Printing Co Ltd | Memory card. |
| JPH07141053A (ja) * | 1993-11-17 | 1995-06-02 | Nec Niigata Ltd | クロック発生回路 |
| JP3361188B2 (ja) * | 1994-06-16 | 2003-01-07 | 富士写真フイルム株式会社 | 電子スチル・カメラおよびその動作制御方法 |
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-
1998
- 1998-01-19 JP JP10007226A patent/JPH11203421A/ja not_active Withdrawn
- 1998-11-24 US US09/198,575 patent/US6587956B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8671260B2 (en) | 2010-03-25 | 2014-03-11 | Kabushiki Kaisha Toshiba | Memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| US6587956B1 (en) | 2003-07-01 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |