TW544738B - Semiconductor having capacitor and method of producing the same - Google Patents
Semiconductor having capacitor and method of producing the same Download PDFInfo
- Publication number
- TW544738B TW544738B TW091107569A TW91107569A TW544738B TW 544738 B TW544738 B TW 544738B TW 091107569 A TW091107569 A TW 091107569A TW 91107569 A TW91107569 A TW 91107569A TW 544738 B TW544738 B TW 544738B
- Authority
- TW
- Taiwan
- Prior art keywords
- film
- wiring
- interlayer insulating
- metal
- insulating film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 105
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000000034 method Methods 0.000 title claims description 61
- 229910052751 metal Inorganic materials 0.000 claims abstract description 128
- 239000002184 metal Substances 0.000 claims abstract description 128
- 239000011229 interlayer Substances 0.000 claims description 181
- 239000010410 layer Substances 0.000 claims description 162
- 230000004888 barrier function Effects 0.000 claims description 56
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 32
- 238000009413 insulation Methods 0.000 claims description 29
- 150000004767 nitrides Chemical class 0.000 claims description 25
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 19
- 229910052757 nitrogen Inorganic materials 0.000 claims description 18
- 238000004891 communication Methods 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 10
- -1 tungsten nitride Chemical class 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 3
- 229910052719 titanium Inorganic materials 0.000 claims 3
- 239000010936 titanium Substances 0.000 claims 3
- 229910001337 iron nitride Inorganic materials 0.000 claims 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims 1
- 229910052722 tritium Inorganic materials 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 44
- 229910052802 copper Inorganic materials 0.000 description 44
- 239000010949 copper Substances 0.000 description 44
- 238000001020 plasma etching Methods 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000001459 lithography Methods 0.000 description 16
- 239000000126 substance Substances 0.000 description 14
- 238000005498 polishing Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 241000238631 Hexapoda Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000008204 material by function Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
544738 五、發明說明（1) 發明領域 本^明疋關於一種搭載有電容（Capacit〇r)的半導體 衣置，且特別疋關於類比/數位（a n a 1 〇 g u e / d i g i t a 1 )混載 型半導體裝置及其製造方法。 本發明之優先權係為2001年4月23曰提出申請之曰本 第2 0 0 1 - 1 2 3 8 7 3號專利。 發明背景 近年來’隨著製品之小型化（C〇mpact)、高速化，將 夕種大型積體電路（Large Scale Integrated Cireuit ，
LSI)使用系統（system)大型積體電路合併（merge)成一個 大型積體電路。另外，目前的通信技術係以驚人的方式所 發展。為適用此通信因而大肆開發將類比電路舆數位電路 合併於1個大型積體電路中的類比/數位混載型大型積體電 路。 、 為構成類比電路’所需之電容必具有在未施加有電壓 之情形下可穩定地維持高精確度的特性。對此電容而言， 係使用多晶矽-絕緣層-多晶矽（Polysi 1 icon Insulator P 〇丨y s i 1 i c ο η，P I P )型電容。此多晶石夕-絕緣層-多晶石夕型 電容係於摻雜（doping)有不純物的多晶矽與多晶矽之電極 間挾持有ϋ N 0膜的結構。 但，多晶矽-絕緣層-多晶矽型電容提高其電壓係數及 溫度係數之際係具有電壓及溫度的依存性。再者，當多晶f 矽之阻抗較大時，則會有大型積體電路無法穩定地進行動 作的問題。
9225pi253.ptd 第4頁 544738 五、發明說明（2) 如此，為改善上述問題，金屬-絕緣層—金屬（M e t a 1 Insulator Metal ，MIM)型電容受到注意。此金屬-絕緣層 -金屬型電容係使用電壓係數及電阻低於多晶矽的金屬作 為電極。另外，此金屬-絕緣層-金屬型電容係形成於多層 接線層内，以抑制寄生電容量。 第7A圖至第71圖所示係為金屬-絕緣層-金屬型電容之 結構及其製造方法。 請參照第7 A圖所示，在半導體基板1 〇 1上藉著絕緣膜 1 〇 2而形成第一層間絕緣膜1 0 3。在第一層間絕緣層1 0 3内 形成第一接線層1 0 6。此第一接線層1 0 6係由接線1 0 5及金
屬阻障膜（barrier metal)104所構成。在前述之第一層間 絕緣膜1 0 3及第一接線層1 0 6上形成用以防止擴散及氧化的 阻障膜1 0 7。此阻障膜1 0 7例如是銅金屬。 接著，請參照第7 B圖所示，在前述阻障膜1 0 7上依序 沈積下部電極金屬108、介電膜109、及上部電極金屬 1 1 0 〇 之後’請參照第7 C圖所示，於前述上部電極金屬1 1 〇 上形成光阻圖案（resist pattern)(未圖示），再以前 光阻圖案為罩幕（mask)，對前述上部電極金屬11〇及介電’、 膜1〇9進行姓刻（etching)。之後，以灰化（ashing)之方 去除前述之光阻圖案。此結果，形成上部電極膜11〇a ^ 容絕緣膜1 0 9 a。 電 乂接著，請參照第7 D圖所示，在前述上部電極膜1丨0 a 則述下部電極1 〇 8上形成光阻圖案（未圖示），再以此先
544738 五、發明說明（3) 阻圖案為罩幕，對前述下部電極金屬1 0 8進行#刻。之 後，以灰化之方式去除前述之光阻圖案。由此，即形成由 下部電極膜1 0 8 a、電容絕緣膜1 0 9 a、及上部電極膜1 1 0 a所 構成的金屬-絕緣層-金屬型電容1 11。 之後，請參照第7 E圖所示，在前述第一層間絕緣層 1 0 3上沈積第二層間絕緣膜1 1 2。 接著，請參照第7 F圖所示，利用化學機械研磨 (Chemical Mechanical Polish ，CMP)法，將前述第二層 間絕緣膜1 1 2平坦化。 之後，請參照第7 G圖所示，於前述第二層間絕緣膜 112上形成光阻圖案（未圖示）。再以此光阻圖案為罩 幕，對前述第二層間絕緣膜1 1 2進行蝕刻，而形成多個接 觸窗開口。之後，以灰化之方式去除前述之光阻圖案。在 前述第二層間絕緣膜1 1 2中所形成之接觸窗開口係包括有 接線用接觸窗開口 1 1 2 a、下部電極用接觸窗開口 1 1 2 b、及 上部電極用接觸窗開口 1 1 2 c。 接著，請參照第7 Η圖所示，在前述第二層間絕緣膜 112上形成光阻圖案（未圖示）。再以此光阻圖案為罩 幕，對前述第二層間絕緣膜1 1 2進行蝕刻，而形成多個接 觸窗開口。之後，以灰化之方式去除前述之光阻圖案。藉 此，於前述第二層間絕緣膜上形成第二接線溝渠1 1 2 d、下 部電極用接線溝渠1 1 2 e、及上部電極用接線溝渠1 1 2 f。 之後，請參照第7 I圖所示，在全部的前述接觸窗開口 及接線溝渠之表面部分上形成金屬阻障膜1 1 3。接著，在
9225pi253.ptd 第6頁 544738 五、發明說明（4) 全面上沈積銅層1 1 4，並利用化學機械研磨法將此銅層1 1 4 平坦化。藉由上述方法，可以形成由第二接線1 1 4 d及接線 用插塞（p 1 u g ) 1 1 4 a所構成的第二接線層、由下部電極用接 線1 1 4 e及下部電極用插塞1 1 4 b所構成的下部電極接線層、 以及由上部電極用接線1 1 4 f及下部電極用插塞1 1 4 c所構成 的上部電極接線層。 然而，在上述之製造流程中，如第7 G圖所示，接線用 接觸窗開口 1 1 2 a、金屬-絕緣層-金屬型電容1 1 1之下部電 極用接觸窗開口 1 1 2 b、以及上部電極用接觸窗開口 1 1 2 c等 必需形成深度各自相異的接觸窗開口。 因此在形成上述接觸窗開口之同時，在完成最深之接 線用接觸窗開口 1 1 2 a之形成的期間，金屬-絕緣層-金屬型 電容11之下部電極膜108a及上部電極膜110a等會受到過蝕 刻（〇 v e r - e t c h i n g )。因此，會發生電容之遺漏特性惡化的 問題。 再者，為了避免發生上述之問題，則無法同時形成前 述3種接觸窗開口 ，而必需為各別形成。但，在此情形 下，則會使製程數大幅增加。 因此，本發明之目的係提供一種半導體裝置及其製造 方法，以在防止金屬-絕緣層-金屬型電容之電極膜損傷之 同時，可以使用較少之製程數同時形成多個接觸窗開口。 發明概述 本發明提出一種半導體裝置，包括：半導體基板、第 一層間絕緣膜、第一接線層、金屬-絕緣層-金屬型電容、
9225pi253.ptd 第7頁 544738 五、發明說明（5) 第二層間絕緣膜、第二接線層、下部電極用接線、上部電 極用接線、接線用插塞、及下部電極用插塞。第一層間絕 緣膜係形成於半導體基板之上。第一接線層係形成於第一 層間絕緣膜之上，且第一接線層暴露出第一層間絕緣膜之 表面。金屬-絕緣層-金屬型電容係形成於第一層間絕緣膜 之上，且金屬-絕緣層-金屬型電容包括有形成於第一層間 絕緣膜之上的下部電極膜、形成於下部電極膜之上的介電 . 膜、及形成於介電膜之上的上部電極膜。第二層間絕緣膜 -係形成於第一層間絕緣膜及金屬-絕緣層-金屬型電容之 v 上。第二接線層、下部電極用接線及上部電極用接線係形 成於第二層間絕緣膜内，且上部電極用接線與上部電極膜 直接接觸。接線用插塞係用以連接第一接線層與第二接線 層。下部電極用插塞係用以連接下部電極膜與下部電極用 接線。 本發明另提出一種半導體裝置，包括：半導體基板、 第一層間絕緣膜、第一接線層、第二層間絕緣膜、第一插 塞、金屬-絕緣層-金屬型電容、及上部電極用接線層。第 一層間絕緣膜係形成於半導體基板之上。第一接線層係形 成於第一層間絕緣膜内，且第一接線層暴露出第一層間絕 緣膜之表面。第二層間絕緣膜係形成於第一層間絕緣膜之 上。第一插塞係形成於第二層間絕緣膜之上，且第一插塞 係到達第一接線層之上面。金屬-絕緣層-金屬型電容，係 形成於第一插塞之側面及底面，且金屬-絕緣層-金屬型電 容包括有與第一接線層連接的下部電極膜、形成於下部電
9225pi253.ptd 第8頁 544738 五、發明說明（6) 極膜之上的介電膜、及形成於介電膜之上的上部電極膜。 上部電極用接線層係形成於第二層間絕緣膜之上，上部電 極用接線層係與第一插塞相連接。 本發明提出一種半導體裝置的製造方法，首先，於半 導體基板上形成第一層間絕緣膜，再於第一層間絕緣膜上 形成第一接線溝渠。接著，於第一接線溝渠中埋入金屬 膜，以形成第一接線層，再於第一層間絕緣膜上形成下部 電極膜。之後，於下部電極膜上形成電容絕緣膜，電容絕 緣膜係由介電膜所構成，再於電容絕緣膜上形成上部電極 膜，上部電極膜係由導電膜所構成。接著，於第一層間絕 緣膜上、及包括有下部電極膜、電容絕緣膜及上部電極膜 的金屬-絕緣層-金屬型電容上，形成第二層間絕緣膜，再 於第二層間絕緣膜中分別形成到達第一接線層的接線用接 觸窗開口 、及到達下部電極膜的下部電極用接觸窗開口。 之後，於第二層間絕緣膜中，形成第二接線溝渠、下部電 極用接線溝渠及上部電極用接線溝渠，且上部電極用接線 溝渠係到達上部電極膜，第二接線溝渠係與接線用接觸窗 開口相連通，下部電極用接線溝渠係與下部電極用接觸窗 開口相連通。接著，於接線用接觸窗開口、下部電極用接 觸窗開口、第二接線溝渠、下部電極用接線溝渠、及上部 電極用接線溝渠内埋入金屬膜，以形成第二接線層、下部 電極用接線層、及上部電極用接線層。 本發明另提出一種半導體裝置的製造方法，首先，於 半導體基板上形成第一層間絕緣膜，再於第一層間絕緣膜
9225pi253.ptd 第9頁 544738 五、發明說明（7) 上形成多個第一接線溝渠。接著，於第一接線溝渠中填充 金屬膜，以形成多個第一接線層，再於第一層間絕緣膜上 及第一接線層上形成第一金屬阻障膜。之後，於第一金屬 阻障膜上形成第二層間絕緣膜，再於第二層間絕緣膜内形 成接線用接觸窗開口及電極用接觸窗開口 ，電極用接觸窗 開口係貫通第一金屬阻障膜而到達第一接線層。接著，於 第二層間絕緣膜内形成第二接線溝渠及電極用接線溝渠， + 其中第二接線溝渠係與接線用接觸窗開口相連通，電極用， 接線溝渠係與電極用接觸窗開口相連通。之後，於電極用 ’ 接觸窗開口之表面及電極用接線溝渠之底面部分之上面形 成下部電極膜，再於下部電極膜之上形成電容絕緣膜，電φ 容絕緣膜係由介電膜所構成。接著，於電容絕緣膜之上形 成上部電極膜，上部電極膜係由第二金屬阻障膜所構成， 且下部電極膜、電容絕緣膜、及上部電極膜係構成金屬-絕緣層-金屬型電容。之後，於接線用接觸窗開口、第二 接線溝渠、電極用接觸窗開口 、及電極用接線溝渠内充填 金屬膜。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下：圖式之標記說明： 1 ，1 0 1 :半導體基板 2，1 0 2 :絕緣膜 0 3，1 0 3 :第一層間絕緣膜 3 a :接線溝渠
9225pi253.ptd 第10頁 544738 五、發明說明（8) 4 :金屬阻障膜（氮化钽膜） 5 :接線（銅層） 6，1 0 6 :第一（銅）接線層 7 :氮化矽膜（阻障膜） 7a ， 7b :溝渠 8 :第一氮化鈦膜 8a，108a :下部電極膜 9 :氮化矽膜 9 a，1 0 9 a :電容絕緣膜 I 0 :第二氮化鈦膜 10a，17a，21b，110a :上部電極膜 II ，16，18，22，111 :金屬-絕緣層-金屬型電容 1 2 ，1 1 2 :第二層間絕緣膜 12a ， 12b ，12f ，12h ， 112a ， 112b ， 112c :接觸窗開 v 12c ，12d ，12e ，12g ，12i ，112d ，112e ，112f :接 線溝渠 13，15a，21a，104，113 :金屬阻障膜 14, 23, 114:銅層 14a ，14b ，14f ，23a ，23h ，114a ，114b ，114c :插 塞 14c，14d，14e，：I4g，23c，23i，105，114d， 1 1 4 e，1 1 4 f :接線 1 5 :氮化组膜
9225pi253.ptd 第11頁 544738 五、發明說明（9) 1 5 b :金屬阻障膜（下部電極膜） 1 7 :氮化鈦膜 1 9，1 9 a :氮化组膜 20，20a :氮化石夕膜 2 1 :氮化钽膜 1 0 7 :阻障膜 1 0 8 :下部電極金屬 ， 1 0 9 :介電膜 - 1 1 0 :上部電極金屬 k 較佳實施例之詳細說明 [第一較佳實施例] 請參照第1 A圖至第1 F圖所示，對本發明之第一較佳實 施例之半導體裝置之製造流程進行說明。 請參照第1 A圖所示，於半導體基板1上形成由絕緣隔 離層所構成之絕緣膜2。另外，於前述絕緣膜2上形成第一 層間絕緣膜3。前述第一層間絕緣膜3為了可以進行裝置之 高速動作，以及減少接線間容量，較佳係使用比介電常數 較低之材質，此材質例如是聚甲基石夕氧烧（m e t h y 1 polysiloxane)。接著，形成由第一銅接線5及金屬阻障膜 4所構成的第一接線層6。亦即，首先於前述第一層間絕緣 膜3内形成接線溝渠3 a。之後，為防止銅的擴散及氧化， 在前述接線溝渠3 a之表面上，利用錢鍍（s p u 11 e r )法沈積 厚20nm左右的氮化钽（TaN)膜，以形成金屬阻障膜4。另
9225pi253.ptd 第12頁 544738 五、發明說明（ίο) 外，在前述金屬阻障膜4上，利用濺鍍法沈積厚1 0 0 n m左右 的銅膜。之後，利用電解電鍍（plating)法，在含有前述 接線溝渠的第一層間絕緣膜3之全面上，沈積8 0 0 n Hi左右的 銅。另外，利用化學機械研磨法，將不需要之銅及氮化组 研磨去除。如此，即可將銅層5平坦化，並暴露出第一層 間絕緣膜3。 接著，請參照第1 B圖所示，在前述第一層間絕緣膜3 上使用 4匕學氣才目沈積（Chemical Vapor Deposition ，CVD) · 法沈積氮化矽膜7。此氮化矽膜7係作為防止銅之擴散及氧 化的阻障膜。之後，在前述阻障膜7上，利用錢鍍法沈積 40nm左右的第一氮化鈦膜8。再於前述第一氮化鈦膜8上，· 利用化學氣相沈積法沈積5 〇 n m左右的氮化矽膜9。之後， 於前述氮化矽膜9上，利用濺鑛法沈積300nm左右的第二氮 化鈦膜1 0。 接著，請參照第1 C圖所示’利用微影（1 i t h 〇 g r a p h y ) 及反應性離子蝕刻（R e a c t i v e I ο η E t c h i n g )技術將前述第 一氮化鈦膜8、前述氮化矽膜9及前述第二氮化鈦膜l〇加工 成第7 C圖及第7 D圖所示之形狀。藉此，即可形成金屬-絕 緣層-金屬型電容之下部電極膜8a、電容絕緣膜9a及上部 電極膜1 0 a。藉由上述製造流程，即可形成金屬-絕緣層-金屬型電容1 1 。 之後，請參照第1 D圖所示，在前述第一層間絕緣膜3 Φ 上沈積7 0 0 nm左右的第二層間絕緣膜1 2。再利用化學機械 研磨法將前述第二層間絕緣膜1 2平坦化。另外，利用微影
9225pi253.ptd 第13頁 544738 五、發明說明（11) 及反應性離子蝕刻技術進行加工，以於前述第二層間絕緣 膜1 2中，同時形成到達第一接線層6的接線用接觸窗開口 1 2 a、以及到達前述下部電極膜8 a的下部電極用接觸窗開 口 1 2 b。前述第二層間絕緣膜1 2之絕緣材料係與前述第一 層間絕緣膜相同，例如是聚甲基矽氧烷。由於前述下部電 極膜8 a與前述第二層間絕緣膜1 2所使用之材料分別為氮化 鈦及聚甲基石夕氧烧，因此兩者之具有相異之I虫刻比率。另 外，前述第一接線用接觸窗1 2 a與前述下部電極用接觸窗 1 2 b之深度的差，僅僅為前述下部電極膜8 a之厚度，亦即 4 0 n m左右。為此，兩接觸窗開口之深度幾乎相同。因此， 2個接觸窗開口同時形成之際，不需進行對前述下部電極 膜8 a有較大傷害的過餘刻。 之後，請參照第1 E圖所示，使用微影及反應性離子蝕 刻技術，在前述第二層間絕緣膜1 2中同時形成第二接線溝 渠1 2 c、下部電極用接線溝渠1 2 d及上部電極用接線溝渠 12e。各溝渠之深度分別為300nm左右。由於前述上部電極 膜1 0 a距離前述第二層間絕緣膜1 2之上面僅僅為3 0 0 nm左右 之深度，因此，前述上部電極用接線溝渠1 2 e可以到達前 述上部電極1 0 a。再者，接線溝渠1 2 c、1 2 d分別與接觸窗 開口 1 2 a、1 2 b相互連通。 接著，請參照第1 F圖所示，在含有全部的前述接觸窗 開口及接線溝渠的第二層間絕緣膜之表面部分上，利用濺 鍍法沈積2 0 n m左右的氮化鈕膜，而形成金屬阻障膜1 3。另 外，在前述金屬阻障膜1 3上利用濺鍍法沈積1 0 0 nm左右的
9225pi253.ptd 第14頁 544738 五、發明說明（12) 銅膜。之後，利用電解電鍍法，在含有全部的前述接觸窗 開口及接線溝渠的第二層間絕緣膜1 2之全面上，沈積 8 0 0 nm左右的銅層。另外，使用化學機械研磨法將不需要 的銅層及氮化钽研磨去除，以平坦化銅層，並暴露出第二 層間絕緣膜1 2。藉此，即可形成第二接線層、下部電極用 接線層及上部電極用接線層。第二接線層係由第二接線 1 4 c及接線用插塞1 4 a所構成。下部電極用接線層係由下部 電極用接線1 4 d及下部電極用插塞1 4 b所構成。上部電極用 接線層係由上部電極用接線1 4 e所構成。上部電極用接線 層並不經由插塞，而直接與上部電極膜1 0 a連接。亦即， 上部電極膜10a上之第二層間絕緣膜12之膜厚幾乎與第二 接線層、下部電極用接線層、及上部電極用接線層的膜厚 相等。另外，下部電極用插塞1 4 b之深度幾乎與電容絕緣 膜9 a及上部電極膜1 0 a之總膜厚相等。 在上述第一較佳實施例中，調整前述上部電極膜1 0 a 之膜厚，即可使上部電極膜1 0 a上之第二層間絕緣膜1 2與 前述第二接線溝渠1 2 c、下部電極用接線溝渠1 2 d及上部電 極用接線溝渠1 2 e的深度幾乎相等。為此，由於不需形成 上部電極用接觸窗開口 ，因此可以避免上部電極膜1 0 a之 過蝕刻。而且，可以保持良好的金屬-絕緣層-金屬型電容 的特性。再者，由於多個接觸窗開口 1 2 a、1 2 b及接線溝渠 1 2 c〜1 2 e可同時形成，因此可以防止製程數的增加。 [第二較佳實施例] 接著，請參照第2 A圖至第2 E圖所示，對本發明之第二
9225pi253.ptd 第15頁 544738 五、發明說明（13) 較佳實施例之半導體裝置之製造流程進行說明。 請參照第2 A圖所示，在與第一較佳實施例相同之半導 體基板1上，形成由絕緣隔離層所構成之絕緣膜2。再於此 絕緣膜2上形成第一層間絕緣膜3。接著，於前述第一層間 絕緣膜3内形成接線溝渠3 a。之後，在前述接線溝渠3 a之 表面上沈積作為金屬阻障膜的氮化钽膜4。另外，在氮化 组膜4上沈積銅層5並埋入前述接線溝渠3 a中。接著，利用 化學機械研磨法，將不需要之銅層5及氮化鈕膜4研磨去 除，而進行平坦化。之後，僅於前述銅層5之部分形成 5 0 n m左右的凹入部。接著，利用濺鍍法，沈積由金屬阻障 膜1 5 a、1 5 b所構成的氮化组膜1 5，再利用化學機械研磨法 將沈積於前述第一層間絕緣膜3上之多餘的氮化钽膜1 5研 磨去除。此結果，在後續之製造流程中，形成於第一銅接 線層6上面的金屬阻障膜1 5 b係形成有電容絕緣膜，而形成 於第一銅接線層6上面的金屬阻障膜1 5 a則未形成有電容絕 緣膜。 之後，請參照第2 B圖所示，在前述第一層間絕緣膜3 上形成50nm左右的氮化碎膜9。再於前述氮化碎膜9上，沈 積3 0 0 nm左右的氮化鈦膜1 0。另外，使用微影及反應性離 子餘刻技術對前述氮化碎膜9及前述氮化鈦膜1 0進行加 工。藉此，即可形成金屬-絕緣層-金屬型電容之電容絕緣 膜9a及上部電極膜10a。 在上述製造流程中，以前述金屬阻障膜1 5 b作為下部 電極膜，即可形成金屬-絕緣層-金屬型電容16。由於金屬
9225pi253.ptd 第16頁 544738 五、發明說明（14) 阻障膜1 5 b可以防止第一銅接線5之擴散及氧化，因此可以 完成作為金屬-絕緣層-金屬型電容之下部電極膜的分配。 接著，請參照第2 C圖所示，在前述第一層間絕緣膜3 上沈積7 0 0 nm左右的第二層間絕緣膜1 2。再利用化學機械 研磨法將前述第二層間絕緣膜1 2平坦化。此時，上部電極 膜1 0 a上之第二層間絕緣膜1 2之膜厚係與後續所形成之接 線溝渠之深度幾乎相等。另外，利用微影及反應性離子蝕 刻技術，於前述第二層間絕緣膜1 2中，同時形成第一接線 用接觸窗開口 1 2 a及下部電極用接觸窗開口 1 2 b。第一接線 用接觸窗開口 1 2 a係到達第一接線層6，且下部電極用接觸 窗開口 1 2 b係到達前述下部電極膜1 5 b。由於前述第一接線 用接觸窗開口 1 2 a與前述下部電極用接觸窗開口 1 2 b之深度 幾乎相等，因此下部電極膜1 5 b不會受到過蝕刻。 接著，請參照第2 D圖所示，使用微影及反應性離子蝕 刻技術，在前述第二層間絕緣膜1 2中同時形成第二接線溝 渠1 2 c、下部電極用接線溝渠1 2 d及上部電極用接線溝渠 1 2 e。各接線溝渠1 2 c、1 2 d、1 2 e之深度分別為3 0 0 n m左 右。由於前述上部電極膜1 0 a距離前述第二層間絕緣膜1 2 之上面為3 0 0 n m左右之深度，因此，前述上部電極用接線 溝渠1 2 e可以到達前述上部電極1 0 a。 接著，請參照第2 E圖所示，在全部的前述接觸窗開口 及接線溝渠之表面上，沈積金屬阻障膜1 3。另外，在全部 的前述接觸窗開口及接線溝渠中埋入銅層1 4，並將之平坦 化。藉此，與第一較佳實施例相同，可形成由第二接線
9225pi253.ptd 第17頁 544738 五、發明說明（15) 1 4 c及接線用插塞1 4 a所構成的第二接線層、由下部電極用 接線1 4 d及下部電極用插塞1 4 b所構成的下部電極用接線 層、以及僅由上部電極用接線1 4 e所構成的上部電極用接 線層。 在上述第二較佳實施例中，金屬-絕緣層-金屬型電容 16之上部電極膜10a可不經由插塞，而直接與上部電極用 接線1 4 e連接。為此，在形成接觸窗開口之際，可以避免 · 金屬-絕緣層-金屬型電容16之下部電極膜15b及上部電極 膜1 0 a之過蝕刻。另外，由於多個接觸窗開口及接線溝渠 ’ 可同時形成，因此可以防止製程數的增加。 [第三較佳實施例] 彳| 接著，請參照第3 A圖至第3 D圖所示，對本發明之第三 較佳實施例之半導體裝置之製造流程進行說明。 在第三較佳實施例中，到形成第一接線層6為止的製 造流程（如同第2 A圖所示）係與第二較佳實施例相同，因 而在此省略其說明。 之後，請參照第3 A圖所示，在前述第一層間絕緣膜3 上沈積5 0 nm左右的氮化矽膜9。接著，於前述氮化矽膜9 上，沈積6 0 nm左右的氮化鈦膜1 7。另外，使用微影及反應 性離子钱刻技術對前述氮化碎膜9及前述氮化鈦膜1 7進行 加工，以形成金屬-絕緣層-金屬型電容之電容絕緣膜9 a及 上部電極膜1 7 a。在上述製造流程中，以前述金屬阻障膜 1 5 b作為下部電極膜，即可形成金屬-絕緣層-金屬型電容 18 〇
9225pi253.ptd 第18頁 544738 五、發明說明（16) 接著，請參照第3 B圖所示，在前述第一層間絕緣膜3 上沈積7 0 0 n m左右的第二層間絕緣膜1 2。之後，利用化學 機械研磨法將前述第二層間絕緣膜1 2平坦化。另外，利用 微影及反應性離子蝕刻技術，於前述第二層間絕緣膜1 2 中，同時形成第一接線用接觸窗開口 1 2 a及下部電極用接 觸窗開口 1 2 b、及上部電極用接觸窗開口 1 2 f。第一接線用 接觸窗開口 1 2 a係到達第一接線層6。下部電極用接觸窗開 口 1 2 b係到達前述下部電極膜1 5 b。上部電極用接觸窗開口 1 2 f係到達前述上部電極膜1 7 a。前述上部電極用接觸窗開 口 1 2 f係比其他2個接觸窗開口之深度略淺。為此，會擔心 前述上部電極膜1 7 a之過蝕刻。然，在此3個接觸窗開口的 底部所使用之材料全部皆是由氮化鈕膜所形成。因此，可 以藉由第二層間絕緣膜1 2與上部電極膜1 7 a之相異的蝕刻 速率，而達到作為I虫刻停止層（etching stopper)之分 配。再者，由於前述電容絕緣膜9a及上部電極膜17a的厚 度較薄，因此，第一接線用接觸窗開口 1 2 a及下部電極用 接觸窗開口 1 2 b之深度幾乎與上部電極用接觸窗開口 1 2 f相 等。亦即，位於前述第一接線層6、前述下部電極膜1 5 b、 及前述上部電極膜1 7 a上的第二層間絕緣膜1 2的膜厚幾乎 相等。因此，前述上部電極膜1 7 a不會受到過大的過I虫 刻。 之後，請參照第3 C圖所示，使用微影及反應性離子蝕 刻技術，在前述第二層間絕緣膜1 2中同時形成各自深度為 3 0 0 nm左右的第二接線溝渠1 2 c、下部電極用接線溝渠1 2 d
9225pi253.ptd 第19頁 544738 五、發明說明（17) 及上部電極用接線溝渠1 2 g。 接著，請參照第3 D圖所示，在全部的前述接觸窗開口 及接線溝渠之表面上，沈積金屬阻障膜1 3。另外，在全部 的前述接觸窗開口及接線溝渠中埋入銅層1 4，並將之平坦 化。此結果，係與第一較佳實施例相同，形成由第二接線 1 4 c及接線用插塞1 4 a所構成的第二接線層、由下部電極用 接線1 4 d及下部電極用插塞1 4 b所構成的下部電極用接線 層、以及由上部電極用接線1 4 g及上部電極用插塞1 4 f所構 成的上部電極用接線層。 在上述第三較佳實施例中，前述第一接線層6之上面 的金屬阻障膜15a、前述下部電極膜15b及前述上部電極膜 1 7 a係由同一材料所形成。但，此膜1 5 a、1 5 b、1 7 a之材質 係與第二層間絕緣膜1 2之材質具有相異的蝕刻速率。再 者，本較佳實施例之金屬-絕緣層-金屬型電容之厚度係比 第一較佳實施例及第二較佳實施例的金屬-絕緣層-金屬型 電容之厚度薄。為此，可以避免上部電極膜1 7 a受到過大 的過蝕刻。再者，由於多個接觸窗開口及接線溝渠可同時 形成，因此可以防止製程數的增加。 [第四較佳實施例] 接著，請參照第4 A圖至第4 E圖所示，對本發明之第四 較佳實施例之半導體裝置之製造流程進行說明。 請參照第4 A圖所示，在半導體基板1上，形成由絕緣 隔離層所構成之絕緣膜2。再於此絕緣膜2上形成第一層間 絕緣膜3。接著，於前述第一層間絕緣膜3内形成接線溝渠
9225pi253.ptd 第20頁 544738 五、發明說明（18) 3 a。之後，在前述接線溝渠3 a之表面上沈積作為金屬阻障 膜的氮化钽膜4。另外，沈積銅層5並埋入前述接線溝渠3 a 中。接著，利用化學機械研磨法，將不需要之前述銅層5 及氮化钽膜4研磨去除，而進行平坦化。藉此，可以形成 由氮化组膜4及銅層5所構成的多個第一接線層6。之後， 於前述第一層間絕緣膜3上沈積作為防止銅擴散及氧化之 阻障膜的氮化矽膜7。 之後，請參照第4 B圖所示，在前述第一層間絕緣膜3 上沈積7 0 0 nm的第二層間絕緣膜1 2。另外，使用微影及反 應性離子蝕刻技術，在前述第二層間絕緣膜1 2上形成分別 到達第一接線層6的接線用接觸窗開口 1 2 a及多個電極用接 觸窗1 2 h。接著，使用微影及反應性離子蝕刻技術，形成 第二接線溝渠1 2 c及電極用接線溝渠1 2 i。第二接線溝渠 1 2 c係與接線用接觸窗開口 1 2 a相連通，而電極用接線溝渠 1 2 i則與多個電極用接觸窗開口 1 2 h相連通。另外，利用反 應性離子蝕刻法去除前述接觸窗開口 1 2 a、1 2 h底面的前述 阻障膜7，而形成溝渠7 a、7 b。之後，在全部的前述接線 溝渠及接觸窗開口之表面部分上，利用濺鍍法，沈積40 nm 左右的氮化钽膜1 9。 接著，請參照第4 C圖所示，利用微影及反應性離子蝕 刻技術對前述氮化钽膜1 9進行加工，以去除位於電極用接 線溝渠1 2 i及多個電極用接觸窗1 2 h以外的氮化钽膜1 9。總 而言之，於電極用接線溝渠1 2 i及多個電極用接觸窗開口 1 2 h上形成氮化鈕膜1 9 a。此氮化钽膜1 9 a係作為金屬-絕緣
9225pi253.ptd 第21頁 544738 五、發明說明（19) 層-金屬型電容的下部電極膜。另外，在前述氮化钽膜19a 及前述第二層間絕緣膜1 2之接觸窗開口及接線溝渠之表面 上，利用電漿（p 1 a s m a )化學氣相沈積法，沈積5 0 n m左右的 氮化矽膜2 0。 之後，請參照第4 D圖所示，利用微影及反應性離子蝕 刻技術對前述氮化石夕膜2 0進行加工，以去除電極用接線溝 渠1 2 i及多個電極用接觸窗開口 1 2 h之外的氮化矽膜2 0。總 而言之，在電極用接線溝渠1 2 i及多個電極用接觸窗開口 1 2 h内形成氮化矽膜2 0 a。此氮化矽膜2 0 a係用以作為金屬-絕緣層-金屬型電容的電容絕緣膜。另外，在前述氮化矽 膜2 0 a及前述第二層間絕緣膜1 2之表面上，使用濺鍍法， 沈積氮化钽膜2 1。 接著，請參照第4 E圖所示，在前述氮化钽膜2 1上利用 錢鑛法沈積1 0 0 n m左右的銅膜（未圖示）。之後，藉由電 解電鍍法，在含有前述接線溝渠的第二層間絕緣膜1 2之全 面上，沈積8 0 0 n m左右的銅層2 3。之後，利用化學機械研 磨法，將不需要之銅及氮化钽研磨去除，而使銅層2 3平坦 化。藉此，形成由第二接線2 3c及接線用插塞2 3a所構成的 第二接線層、以及由電極用接線23i及電極用插塞23h所構 成的電極用接線層。再者，前述氮化鈕膜2 1 ，係形成為防 止第一銅接線層及第二銅接線層之擴散及氧化的金屬阻障 膜2 1 a、以及作為電極用接線之金屬阻障膜及金屬-絕緣層 -金屬型電容22之上部電極膜的上部電極膜21b。 在此，雖然省略對形成下部電極用插塞的說明，但，
9225pi253.ptd 第22頁 544738 五、發明說明（20) 接線用插塞2 3 a及電極用插塞2 3 h仍然是同時形成的。亦 即，在接線用接觸窗開口 1 2 a及電極用接觸窗開口 1 2 h形成 之際，形成對應第一接線層6且與下部電極膜1 9 a相接觸的 下部電極接觸窗開口 。另外，在第4 E圖所示之製造流程 中，於前述下部電極接觸窗開口中沈積作為金屬阻障膜的 氮化钽膜2 1及銅層2 3，再藉由化學機械研磨法研磨去除前 述膜層，而形成下部電極用插塞。而且，上部電極用插塞 相當於前述電極用插塞2 3 h，上部電極用接線相當於前述 電極用接線2 3 i 。 在上述第四較佳實施例中，全部接觸窗開口之深度係 為完全相同。為此，由於接觸窗開口之深度並無差異，因 此不會有下層之過蝕刻。再者，接線層之金屬阻障膜2 1 a 及金屬-絕緣層-金屬型電容的上部電極膜2 1 b係為同時形 成。為此，可以防止製程數之增加。 另外，第四較佳實施例之金屬-絕緣層-金屬型電容2 2 係為立體之結構。為此，與僅由平行平板所構成之電容相 比可知，本發明可以作成大容量的電容。而且，由於金屬 -絕緣層-金屬型電容之電極面積變大，因此電極用接觸窗 開口 1 2 h之個數也可以變多。（在本較佳實施例中僅以3個 電極用接觸窗開口作為代表。） 再者，由於前述電極用接觸窗開口 1 2 h之形狀，因此 金屬-絕緣層-金屬型電容的電極面積變大。 例如，請參照第5 B圖所示，係為連續配置圓筒狀之電 極用接觸窗開口 1 2 h的結構。第5 B圖所示係為沿著第5 A圖
9225pi253.ptd 第23頁 544738 五、發明說明（21) 之5 B - 5 B線之上面的剖面圖。在此，第5 A圖所示係為第四 較佳實施例之半導體裝置之側面剖面圖，且係表示在第二 層間絕緣膜12中，藉由雙金屬鑲欲（dual damascene)法形 成全部的接線溝渠及接觸窗開口之後的結構。 再者，請參照第5 C圖所示，前述電極用接觸窗開口 1 2 h之水平截面為矩形的溝渠形狀的結構。藉由此結構， 也可以使金屬-絕緣層-金屬型電容之電極面積變大。第5 C 圖也與第5B圖相同，係為沿著第5A圖之5B-5B線之上面的 剖面圖。 再者，第四較佳實施例係在平坦的阻障膜7上沈積第 二層間絕緣膜1 2。為此，則不需利用化學機械研磨法對第 二層間絕緣膜研磨去除。當層間絕緣膜之材料使用聚曱基 矽氧烷等低介電常數的絕緣材料時，易因使用化學機械研 磨法進行研磨而使其所具有之性質受到損傷。第四較佳實 施例，由於不需對層間絕緣膜進行研磨的步驟，因此仍可 使其保持良好的裝置特性。 [第五較佳實施例] 接著，請參照第6 A圖至第6 F圖所示，對本發明之第五 較佳實施例之半導體裝置之製造流程進行說明。 在第五較佳實施例中，到形成阻障膜7為止的製造流 程（如同第4 A圖所示）係與第四較佳實施例相同，因而在 此省略其說明。 請參照第6A圖所示，於前述阻障膜7上沈積7 0 0 nm左右 的第二層間絕緣膜1 2。使用微影及反應性離子蝕刻技術，
9225pi253.ptd 第24頁 544738 五、發明說明（22) 在前述第二層間絕緣膜1 2中，形成到達第一接線層6的接 線用接觸窗開口 1 2 a及多個電極用接觸窗開口 1 2 h。之後， 利用微影及反應性離子蝕刻技術，形成第二接線溝渠1 2 c 及電極用接線溝渠1 2 i。第二接線溝渠1 2 c係與接線用接觸 窗開口 1 2 a相連通，而電極用接線溝渠1 2 i則與多個電極用 接觸窗開口 1 2 h相連通。另外，利用反應性離子蝕刻法去 除前述電極用接觸窗開口 1 2 h底面的前述阻障膜7，而形成 溝渠7 b。 在上述第四較佳實施例中，係同時形成第4 B圖所示之 阻障膜7之溝渠7 b及接線用接觸窗開口 1 2 a之溝渠7 a。但， 在第五較佳實施例中，接線用接觸窗開口 1 2 a之溝渠7 a則 是在後續之製程中形成。在此種金屬-絕緣層-金屬型電容 形成之過程中，可以避免反覆進行之微影、反應性離子蝕 刻及光阻剝離等的步驟對第一接線層6的傷害（d a m a g e )。 接著，在全部的前述接線溝渠及接觸窗開口之表面部 分上，利用減：鑛法沈積4 0 n m左右的氮化鈕膜1 9。 接著，請參照第6 B圖所示，利用微影及反應性離子蝕 刻技術對前述氮化鈕膜1 9進行加工，以去除位於電極用接 線溝渠1 2 i及多個電極用接觸窗1 2 h以外的氮化钽膜1 9。總 而言之，於電極用接線溝渠1 2 i及多個電極用接觸窗開口 1 2 h上形成氮化鈕膜1 9 a。此氮化钽膜1 9 a係作為金屬-絕緣 層-金屬型電容的下部電極膜。另外，在前述氮化钽膜19a 及前述第二層間絕緣膜1 2之接觸窗開口及接線溝渠之表面 上，利用電漿化學氣相沈積法，沈積5 0 n m左右的氮化發膜
9225pi253.ptd 第25頁 544738 五、發明說明（23) 2 0 〇 之後，請參照第6 C圖所示，利用微影及反應性離子蝕 刻技術對前述氮化矽膜2 0進行加工，以去除電極用接線溝 渠1 2 i及多個電極用接觸窗開口 1 2 h之外的氮化矽膜2 0。總 而言之，在電極用接線溝渠1 2 i及多個電極用接觸窗開口 1 2 h内形成氮化矽膜2 0 a。此氮化矽膜2 0 a係用以作為金屬-絕緣層-金屬型電容的電容絕緣膜。 接著，請參照第6 D圖所示，利用反應性離子蝕刻法去 除前述第一接線用接觸窗開口 1 2 a之底面的前述阻障膜7， 而形成溝渠7 a。 之後，請參照第6 E圖所示，在前述氮化矽膜2 0 a及前 述第二層間絕緣膜1 2之表面上，沈積6 0 nm左右的氮化钽膜 2 1。接著，在前述氮化鈕膜2 1上利用濺鍍法沈積1 0 0 n m左 右的銅膜。再於此結果結構上，藉由電解電鑛法，沈積 800nm左右的銅層23。之後，將不需要之銅層及氮化钽膜 研磨去除，而使銅層2 3平坦化，並暴露出第二層間絕緣膜 12 ° 在上述第五較佳實施例中，與第四較佳實施例相同， 由前述氮化钽膜2 1 b作為上部電極膜而形成金屬-絕緣層-金屬型電容2 2。在第五較佳實施例中，金屬-絕緣層-金屬 型電容2 2之形成區域之外的接線層，係直接沈積於暴露之 金屬-絕緣層-金屬型電容之上部電極膜2 1 b及第一接線層 之金屬阻障膜2 1 a。為此，可以防止銅層5之表面受到氧化 或腐餘。
9225pi253.ptd 第26頁 544738 五、發明說明（24) 在上述各較 上部電極膜及下 钽膜為例進行說 止銅之擴散及氧 料，此金屬導電 佳實施例中 部電極膜之 明，然並不 化的功能且 性材料例如 ，金屬-絕緣層-金屬型 材料雖以使用氮化鈦膜 以此為限，也可以使用 功函數較高的金屬導電 是氮化鎢（WN)、氮矽化 (W-Si-N)或氮矽化鈦（Ti-Si-N)等 再者 矽膜為例 矽（S i Ο N ) 再者 說明，然 作的低介 緣膜之材 料，例如 名：FOx ) 再者 此為限， 其他金屬 再者 容雖以形 進行說明 緣膜與第 ，在各 進行說 膜或五 ，層間 並不以 電常數 料具有 是聚丙 等。 ’接線 也可以 來代替 ，在上 成於第 ，然並 三層間 較佳實施例 明，然並不 氧化二钽（T 絕緣膜之材 此為限，也 的絕緣膜， 相異之蝕刻 快醚（po 1 y a
中，電容絕緣膜雖以使 以此為限，也可以改用 a205)膜等的介電膜。 質雖以聚甲基矽氧烷為 可以使用可對裝置進行 僅需與氮化钽等之前述 速率即可。符合前述條 llylene ether)或HSQ 電容之 或氮化 具有防 性材 冬% 用氮化 氮氧化 例進行 高速動 電容絕 件的材 (商品 金屬-絕緣層-金 雖然本發明 材料雖以使用銅為例進行說明，然並不以 使用鋁（A1 )、金（Au)、銀（Ag)、鎢（W)等 前述之銅。 述較佳實施例中，金屬-絕緣層-金數型電 一層間絕緣膜與第二層間絕緣膜之間為例 不以此為限，也可以適用於在第二層間絕 絕緣膜之中、或其他層間絕緣膜之中形成 屬型電容的情形的各實施例。 已以較佳實施例揭露如上，然其並非用以
9225pi253.ptd 第27頁 544738 五、發明說明（25) 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
9225pi253.ptd 第28頁 544738 圖式簡單說明 第1 A圖 半導體裝置 第2A圖 半導體裝置 第3A圖 半導體裝置 第4A圖 半導體裝置 第5A圖 置的側面剖 第5B圖 面剖面圖。 第6A圖 半導體裝置 第7A圖 電容的製造 至第1 F圖所示係為本發明之第一較佳實施例之 的製造方法的示意圖。 至第2 E圖所示係為本發明之第二較佳實施例之 的製造方法的示意圖。 至第3 D圖所示係為本發明之第三較佳實施例之 的製造方法的示意圖。 至第4 E圖所示係為本發明之第四較佳實施例之 的製造方法的示意圖。 所示係為本發明之第四較佳實施例之半導體裝 面圖。 至第5C圖所示係為沿著第5A圖之5B-5B線的上 至第6 F圖所示係為本發明之第五較佳實施例之 的製造方法的示意圖。 至第7 I圖所示係為習知之金屬-絕緣層-金屬型 方法的示意圖。 «
9225pi253.ptd 第29頁
Claims (1)
- 544738 六、申請專利範圍 1. 一種半導體裝置，包括： 一半導體基板； 之上； 之上，且 一第一層間絕緣膜，係形成於該半導體基板 一第一接線層，係形成於該第一層間絕緣膜 該第一接線層暴露出該第一層間絕緣膜之表面； 一金屬-絕緣層-金屬型電容，係形成於該第一層間絕 緣膜之上，且該金 第一層間絕緣膜之 膜之上的一介電膜 膜； 一第二層間絕 金屬-絕緣層_金屬 一第二接線層 一下部電極用 一上部電極用 且該上部電極用接 一接線用插塞 層；以及 一下部電極用 電極用接線。 2.如申請專利 上部電極膜上之該 層、該下部電極用 等0 形成於該 下部電極 上部電極 屬-絕緣層-金屬型電容包括有 上的一下部電極膜、形成於該 、及形成於該介電膜之上的一 緣膜，係形成於該第一層間絕緣膜及該 型電容之上； ，係形成於該第二層間絕緣膜内； 接線，係形成於該第二層間絕緣膜内； 接線，係形成於該第二層間絕緣膜内， 線與該上部電極膜直接接觸； ，用以連接該第一接線層與該第二接線 插塞，用以連接該下部電極膜與該下部 1其中該 第二接線 膜厚相 範圍第1項所述之半導體裝置 第二層間絕緣膜之膜厚係與該 接線、及該上部電極用接線之9225pi253.ptd 第30頁 544738 六、申請專利範圍 3 ·如申 下部電極用 膜之膜厚的 4.如申 下部電極膜 鈦、氮化鐫 請專利範 插塞之深 總膜厚相 請專利範 及該上部 、氮矽化 族群中至少選擇一種 5 . —種 一半導 一第一 一第一 半導體裝 體基板， 層間絕緣 接線層， 圍第1項所述之半導體裝置，其中該 度係與該介電膜之膜厚及該上部電極 等。 圍第3項所述之半導體裝置，其中該 電極膜之材料係從由氮化組、氮化 鎢、氮矽化鈦、氮矽化坦等所組成之 〇 置，包括： 一接線層係 及埋於該溝 一層間絕緣膜之表面 膜，係形成於該半導體基板之上； 係形成於該第一層間絕緣膜内，該第 包括有形成於該第一層間絕緣膜内的一溝渠、 渠内的一金屬膜，且該第一接線層暴露出該第 之 第 有該第 面的一 金屬-絕緣層-金屬型電容，係形成於該第一接線層 ，且該金屬-絕緣層-金屬型電容包括 成於該第一接線層之該第一部分之上 膜、及形成於該介電膜之上的一上部電極膜， 膜係由一導電膜所構成； 部 接 分之上面 線層、形 介電 該上部電極 一第二 電容及該第 一下部 一下部 且該下部電 層間絕緣膜，係形成於該金屬-絕緣層-金屬型 一層間絕緣膜之上； 電極用接線，係形成於該第二層間絕緣膜内； 電極用插塞，係形成於該第二層間絕緣膜内， 極用插塞係用以連接該第一接線層之一第二部9225pi253.ptd 第31頁 544738 六、申請專利範圍 分與該下部 一上部 且該上部電 6 ·如申 括： 一第二 一第三 一接線 線用插塞係 7 .如申 線層 屬阻 8 .如申 上部電極膜 用接線及該 9 . 一種 一半導 一第一 一第一 第一接線層 一第二 第二接線層 一金屬 第一接 的一金 之一第 部 電極用接 電極用接 極用接線 請專利範 接線層， 接線層， 用插塞， 用以連接 請專利範 係由一金 障膜所構 請專利範 上之該第 上部電極 半導體裝 體基板； 層間絕緣 接線層， 暴露出該 接線層， 暴露出該 _絕緣層-分之上面 線，以及 線，係形成於該第二層間絕緣膜内， 係與該上部電極膜直接接觸。 圍第5項所述之半導體裝置，更包 係形成於該第一層間絕緣膜内； 係形成於該第二層間絕緣膜内；以及 係形成於該第二層間絕緣膜内，該接 該第二接線層與該第三接線層。 圍第5項所述之半導體裝置，其中該 屬接線、及形成於該金屬接線之上面 成。 圍第5項所述之半導體裝置，其中該 二層間絕緣膜之膜厚係與該下部電極 用接線的膜厚相等。 置，包括： 膜，係形成於該半導體基板之上； 係形成於該第一層間絕緣膜内，且該 第一層間絕緣膜之表面； 係形成於該第一層間絕緣膜内，且該 第一層間絕緣膜之表面； 金屬型電容，係形成於該第一接線層 ，且該金屬-絕緣層-金屬型電容包括9225pi253.ptd 第32頁 544738 六、申請專利範圍 有該第一接線層、形成於該第一接線層之該第一部分之上 面的一介電膜、及形成於該介電膜之上的一上部電極膜， 該上部電極膜係由一導電膜所構成， 一第二層間絕緣膜，係形成於該金屬-絕緣層-金屬型 電容及該第一層間絕緣膜之上，且該第二接線層上之該第 二層間絕緣膜的厚度、該第一接線層之一第二部分上之該 第二層間絕緣膜的厚度、及該上部電極膜上之該第二層間 絕緣膜的厚度係設定成相等； 一第三接線層，係形成於該第二層間絕緣膜内； 一下部電極用接線層，係形成於該第二層間絕緣膜 内； 一上部電極用接線層，係形成於該第二層間絕緣膜 内； 一第一插塞，係形成於該第二層間絕緣膜内，且該第 一插塞係用以連接該第二接線層與該第三接線層； 一第二插塞，係形成於該第二層間絕緣膜内，且該第 二插塞係用以連接該下部電極用接線層與該第一接線層之 該第二部分；以及 一第三插塞，係形成於該第二層間絕緣膜内，且該第 三插塞係用以連接該上部電極用接線層與該下部電極膜。 1 0 .如申請專利範圍第9項所述之半導體裝置，其中該 下部電極膜及該上部電極膜之材料係從由氮化鈕、氮化 鈦、氮化鎢、氮矽化鎢、氮矽化鈦、氮矽化坦等所組成之 族群中至少選擇一種。9225pi253.ptd 第33頁 544738 申請專利範圍 1 1. 一種半導體裝置，包括： 一半導體基板， 第 一第一層間絕緣膜，係形成於該半導體基板之上； 一第一接線層，係形成於該第一層間絕緣膜内，且該 一接線層暴露出該第一層間絕緣膜之表面； 一第二層間絕緣膜，係形成於該第一層間絕緣膜之 上 一第一插塞，係形成於該第二層間絕緣膜之上，且該 第一插塞係到達該第一接線層之上面； 一金屬-絕緣層-金屬型電容，係形成於該第一插塞之 側面及底面，且該金屬-絕緣層-金屬型電容包括有與該第 一接線層連接的一下部電極膜、形成於該下部電極膜之上 的一介電膜、及形成於該介電膜之上的一上部電極膜；以 及 一上部電極用接線層，係形成於該第二層間絕緣膜之 上，該上部電極用接線層係與該第一插塞相連接。 1 2 .如申請專利範圍第1 1項所述之半導體裝置，更包 括： 一第二接線層，係形成於該第一層間絕緣膜之上； 一第二插塞，係形成於該第二層間絕緣膜之上，該第 二插塞係到達該第二接線層之上面；以及 一第三接線層，係形成於該第二層間絕緣膜之上，該 第三接線層係與該第二插塞相連接。 1 3.如申請專利範圍第1 2項所述之半導體裝置，其中9225pi253.ptd 第34頁 544738 六、申請專利範圍 該第一插塞之深度係與該第二插塞之深度相等。 1 4.如申請專利範圍第1 1項所述之半導體裝置，其中 該下部電極膜及該上部電極膜之材料係從由氮化钽、氮化 鈦、氮化鎢、氮矽化鎢、氮矽化鈦、氮矽化坦等所組成之 族群中至少選擇一種。 1 5 .如申請專利範圍第1 2項所述之半導體裝置，其中、 該第二插塞之側面係具有一金屬阻障膜。 . 1 6 .如申請專利範圍第1 5項所述之半導體裝置，其中 該金屬阻障膜係由與該上部電極膜同一材料所形成。 - 1 7.如申請專利範圍第1 1項所述之半導體裝置，其中 該第一插塞係設於複數個圓筒狀開口内。 _ 1 8。如申請專利範圍第1 1項所述之半導體裝置，其中 該第一插塞係設於一矩形形狀開口内。 1 9 . 一種半導體裝置的製造方法，包括·· 於一半導體基板上形成一第一層間絕緣膜； 於該第一層間絕緣膜上形成一第一接線溝渠； 於該第一接線溝渠中埋入金屬膜，以形成一第一接線 層； 於該第一層間絕緣膜上形成一下部電極膜； 於該下部電極膜上形成一電容絕緣膜，該電容絕緣膜 係由一介電膜所構成； 於該電容絕緣膜上形成一上部電極膜，該上部電極膜丨ί 係由一導電膜所構成； 於該第一層間絕緣膜上、及包括有該下部電極膜、該9225pi253.ptd 第35頁 544738 六、申請專利範圍 電容絕緣膜及該上部電極膜的一金屬-絕緣層-金屬型電容 上，形成一第二層間絕緣膜； 於該第二層間絕緣膜中分別形成到達該第一接線層的 一接線用接觸窗開口 、及到達該下部電極膜的一下部電極 用接觸窗開口； 於該第二層間絕緣膜中，形成一第二接線溝渠、一下 部電極用接線溝渠及一上部電極用接線溝渠，且該上部電 極用接線溝渠係到達該上部電極膜，該第二接線溝渠係與 該接線用接觸窗開口相連通，該下部電極用接線溝渠係與 該下部電極用接觸窗開口相連通；以及 於該接線用接觸窗開口、該下部電極用接觸窗開口、 該第二接線溝渠、該下部電極用接線溝渠、及該上部電極 用接線溝渠内埋入金屬膜，以形成一第二接線層、一下部 電極用接線層、及一上部電極用接線層。 2 0 .如申請專利範圍第1 9項所述之半導體裝置的製造 方法，其中該下部電極膜及該上部電極膜之材料係從由氮 化组、氮化鈦、氮化鐵、氮碎化鶴、氮；δ夕化鈦、氮碎化坦 等所組成之族群中至少選擇一種。 2 1 . —種半導體裝置的製造方法，包括： 於一半導體基板上形成一第一層間絕緣膜； 於該第一層間絕緣膜上形成一第一接線溝渠； 於該第一接線溝渠中，以形成一第一金屬膜； 於該第一金屬膜上面形成一金屬阻障膜，且該第一金 屬膜與該金屬阻障膜構成一第一接線層；9225pi253.ptd 第36頁 544738 六、申請專利範圍 於該第一接線層之一第一部分之上面形成一介電膜； 於該介電膜上形成一導電膜，而形成一金屬-絕緣層-金屬型電容，該金屬-絕緣層-金屬型電容係包括有作為一 下部電極膜的該第一接線層、作為一電容絕緣膜的該介電 膜、及作為一上部電極膜的該導電膜； 於該第一層間絕緣膜上及該金屬-絕緣層-金屬型電容 上形成一第二層間絕緣膜； 於該第二層間絕緣膜内形成一接線用接觸窗開口及一 下部電極用接觸窗開口； 於該第二層間絕緣膜内形成一第二接線溝渠、一下部 電極用接線溝渠及一上部電極用接線溝渠，其中該上部電 極用接線溝渠到達該上部電極膜，該第二接線溝渠係與該 接線用接觸窗開口相連通，該下部電極用接線溝渠係與該 下部電極用接觸窗開口相連通；以及 於該接線用接觸窗開口、該下部電極用接觸窗開口、 該第二接線溝渠、該下部電極用接線溝渠、及該上部電極 用接線溝渠内埋入第二金屬膜，以形成一第二接線層、一 下部電極用接線層、及一上部電極用接線層。 2 2 .如申請專利範圍第2 1項所述之半導體裝置的製造 方法，其中該下部電極膜及該上部電極膜之材料係從由氮 化组、氮化鈦、氮化鐵、氮碎化鐫、氮；5夕化鈦、氮；5夕化坦 等所組成之族群中至少選擇一種。 2 3 .如申請專利範圍第2 1項所述之半導體裝置的製造 方法，更包括在形成該接線用接觸窗開口及該下部電極用9225pi253.ptd 第37頁 544738 六、申請專利範圍 接觸窗開口之同時，形成一上部電極 2 4. —種半導體裝置的製造方法 於一半導體基板上形成一第一層 於該第一層間絕緣膜上形成複數 於該些第一接線溝渠中填充金屬 一接線層； 於該第一層間絕緣膜上及該些第 一金屬阻障膜； 於該第一金屬阻障膜上形成一第 於該第二層間絕緣膜内形成一接 電極用接觸窗開口 ，該電極用接觸窗 屬阻障膜而到達該些第一接線層； 於該第二層間絕緣膜内形成一第 用接線溝渠，其中該第二接線溝渠係 口相連通，該電極用接線溝渠係與該 連通； 於該電極用接觸窗開口之表面及 底面部分之上面形成一下部電極膜； 於該下部電極膜之上形成一電容 膜係由一介電膜所構成； 於該電容絕緣膜之上形成一上部 膜係由一第二金屬阻障膜所構成，且 容絕緣膜、及該上部電極膜係構成一 電容；以及 用接線開口。 1包括： 間絕緣膜； 個第一接線溝渠； 膜，以形成複數個第 一接線層上形成一第 二層間絕緣膜； 線用接觸窗開口及一 開口係貫通該第一金 二接線溝渠及一電極 與該接線用接觸窗開 電極用接觸窗開口相 該電極用接線溝渠之 絕緣膜，該電容絕緣 電極膜，該上部電極 該下部電極膜、該電 金屬-絕緣層-金屬型9225pi253.ptd 第38頁 544738 六、申請專利範圍 於該接線用接觸窗開口 、該第二接線溝渠、該電極用 接觸窗開口 、及該電極用接線溝渠内充填金屬膜。 2 5 .如申請專利範圍第2 4項所述之半導體裝置的製造 方法，其中該接線用接觸窗開口係於該金屬-絕緣層-金屬 型電容形成之後，去除該第一金屬阻障膜而到達該些第一 接線層。 2 6 .如申請專利範圍第2 4項所述之半導體裝置的製造 方法，其中該下部電極膜及該上部電極膜之材料係從由氮 化钽、氮化鈦、氮化鎢、氮矽化鎢、氮矽化鈦、氮矽化坦 等所組成之族群中至少選擇一種。9225pi253.ptd 第39頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001123873A JP3895126B2 (ja) | 2001-04-23 | 2001-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW544738B true TW544738B (en) | 2003-08-01 |
Family
ID=18973359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW091107569A TW544738B (en) | 2001-04-23 | 2002-04-15 | Semiconductor having capacitor and method of producing the same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20020153554A1 (zh) |
| JP (1) | JP3895126B2 (zh) |
| KR (1) | KR100559270B1 (zh) |
| CN (2) | CN100339991C (zh) |
| TW (1) | TW544738B (zh) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390952B1 (ko) * | 2000-06-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 커패시터 제조 방법 |
| JP4947849B2 (ja) * | 2001-05-30 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
| US6593185B1 (en) * | 2002-05-17 | 2003-07-15 | United Microelectronics Corp. | Method of forming embedded capacitor structure applied to logic integrated circuit |
| JP4037711B2 (ja) * | 2002-07-26 | 2008-01-23 | 株式会社東芝 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
| KR100477541B1 (ko) * | 2002-07-31 | 2005-03-18 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터 형성방법 |
| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
| JP2004273920A (ja) * | 2003-03-11 | 2004-09-30 | Toshiba Corp | 半導体装置 |
| US6680521B1 (en) * | 2003-04-09 | 2004-01-20 | Newport Fab, Llc | High density composite MIM capacitor with reduced voltage dependence in semiconductor dies |
| US6934143B2 (en) | 2003-10-03 | 2005-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor structure |
| CN100353487C (zh) * | 2004-05-12 | 2007-12-05 | 联华电子股份有限公司 | 电容的制作方法 |
| CN100359689C (zh) * | 2004-08-13 | 2008-01-02 | 上海华虹Nec电子有限公司 | Cmos器件上的金属-绝缘体-金属电容的制造方法 |
| JP4679270B2 (ja) | 2005-06-30 | 2011-04-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100741874B1 (ko) | 2005-12-28 | 2007-07-23 | 동부일렉트로닉스 주식회사 | 금속-절연체-금속 구조의 커패시터를 제조하는 방법 |
| US7402883B2 (en) * | 2006-04-25 | 2008-07-22 | International Business Machines Corporation, Inc. | Back end of the line structures with liner and noble metal layer |
| JP5010939B2 (ja) * | 2007-02-19 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2008277546A (ja) * | 2007-04-27 | 2008-11-13 | Rohm Co Ltd | 半導体装置 |
| KR100815969B1 (ko) * | 2007-06-26 | 2008-03-24 | 주식회사 동부하이텍 | 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법 |
| JP2009141237A (ja) * | 2007-12-10 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
| US7745324B1 (en) | 2009-01-09 | 2010-06-29 | International Business Machines Corporation | Interconnect with recessed dielectric adjacent a noble metal cap |
| CN101989621B (zh) * | 2009-08-06 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | Mim电容器及其制造方法 |
| US8236645B1 (en) * | 2011-02-07 | 2012-08-07 | GlobalFoundries, Inc. | Integrated circuits having place-efficient capacitors and methods for fabricating the same |
| JP2012174761A (ja) * | 2011-02-18 | 2012-09-10 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| CN102751177A (zh) * | 2012-07-26 | 2012-10-24 | 上海宏力半导体制造有限公司 | 电容结构及其制作方法 |
| US9196583B1 (en) * | 2014-05-09 | 2015-11-24 | Qualcomm Incorporated | Via material selection and processing |
| US9570456B1 (en) | 2015-07-22 | 2017-02-14 | United Microelectronics Corp. | Semiconductor integrated device including capacitor and memory cell and method of forming the same |
| US10164003B2 (en) * | 2016-01-14 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | MIM capacitor and method of forming the same |
| JP7341811B2 (ja) * | 2019-09-20 | 2023-09-11 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| JP3887035B2 (ja) * | 1995-12-28 | 2007-02-28 | 株式会社東芝 | 半導体装置の製造方法 |
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
| US6285050B1 (en) * | 1997-12-24 | 2001-09-04 | International Business Machines Corporation | Decoupling capacitor structure distributed above an integrated circuit and method for making same |
| JPH11330235A (ja) * | 1998-05-11 | 1999-11-30 | Sony Corp | 半導体装置の絶縁層加工方法および半導体装置の絶縁層加工装置 |
| JP3296324B2 (ja) * | 1999-04-07 | 2002-06-24 | 日本電気株式会社 | 半導体メモリ装置の製造方法 |
| JP3505465B2 (ja) * | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002009248A (ja) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | キャパシタおよびその製造方法 |
-
2001
- 2001-04-23 JP JP2001123873A patent/JP3895126B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-15 TW TW091107569A patent/TW544738B/zh not_active IP Right Cessation
- 2002-04-22 US US10/126,545 patent/US20020153554A1/en not_active Abandoned
- 2002-04-22 KR KR1020020021913A patent/KR100559270B1/ko not_active IP Right Cessation
- 2002-04-23 CN CNB2004100880169A patent/CN100339991C/zh not_active Expired - Fee Related
- 2002-04-23 CN CNB02118156XA patent/CN1197159C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1392613A (zh) | 2003-01-22 |
| JP3895126B2 (ja) | 2007-03-22 |
| CN100339991C (zh) | 2007-09-26 |
| JP2002319625A (ja) | 2002-10-31 |
| US20020153554A1 (en) | 2002-10-24 |
| KR20020082145A (ko) | 2002-10-30 |
| KR100559270B1 (ko) | 2006-03-10 |
| CN1617340A (zh) | 2005-05-18 |
| CN1197159C (zh) | 2005-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW544738B (en) | Semiconductor having capacitor and method of producing the same | |
| US6737728B1 (en) | On-chip decoupling capacitor and method of making same | |
| US7332764B2 (en) | Metal-insulator-metal (MIM) capacitor and method of fabricating the same | |
| KR100803489B1 (ko) | 반도체 집적 회로 및 반도체 장치 제조 방법 | |
| US20030011043A1 (en) | MIM capacitor structure and process for making the same | |
| US7560795B2 (en) | Semiconductor device with a capacitor | |
| KR20040029106A (ko) | Ｍｉｍ 캐패시터를 제조하기 위한 프로세스 | |
| US7586142B2 (en) | Semiconductor device having metal-insulator-metal capacitor and method of fabricating the same | |
| KR100572829B1 (ko) | 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 | |
| JP4309608B2 (ja) | 半導体装置及びその製造方法 | |
| TWI379382B (zh) | ||
| US6391713B1 (en) | Method for forming a dual damascene structure having capacitors | |
| KR100875175B1 (ko) | 반도체 소자의 제조방법 | |
| JPWO2008114609A1 (ja) | 半導体装置及びその製造方法 | |
| WO2009122496A1 (ja) | 半導体装置及びその製造方法 | |
| KR100977924B1 (ko) | 적층형의 고집적도 ｍｉｍ 커패시터 구조 및 ｍｉｍ 커패시터 제조방법 | |
| JP2007095898A (ja) | 半導体記憶装置及びその製造方法 | |
| KR101153224B1 (ko) | 다마신 공정에 의해 형성된 캐패시터와 금속 배선을 갖는 반도체 소자 제조방법 | |
| KR100774816B1 (ko) | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 및 구조 | |
| JP2006310894A (ja) | 半導体装置及びその製造方法 | |
| JP4574082B2 (ja) | 半導体装置の製造方法 | |
| KR101042430B1 (ko) | 반도체 소자의 적층형 ｍｉｍ 커패시터 제조 방법 | |
| JP2004273593A (ja) | 半導体装置及びその製造方法 | |
| KR100971325B1 (ko) | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 | |
| KR20070069369A (ko) | 반도체 장치의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |