JP4309608B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4309608B2 JP4309608B2 JP2001276987A JP2001276987A JP4309608B2 JP 4309608 B2 JP4309608 B2 JP 4309608B2 JP 2001276987 A JP2001276987 A JP 2001276987A JP 2001276987 A JP2001276987 A JP 2001276987A JP 4309608 B2 JP4309608 B2 JP 4309608B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- wiring
- conductor film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004020 conductor Substances 0.000 claims description 106
- 239000003990 capacitor Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 18
- 238000007747 plating Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 15
- 239000011229 interlayer Substances 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 2
- 238000005530 etching Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に埋め込み配線構造を持つ半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の素子間接続を行うメタル配線は、従来一般的に、絶縁膜上に成膜したＡｌ等のメタル膜をリソグラフィと異方性エッチングによりパターニングして形成されている。しかし、素子の微細化に伴う配線のライン／スペースの微細化により、パターン形成された配線のスペースに絶縁膜を埋めることが困難になりつつある。そこで、従来のＡｌ配線の形成方法に代わって、絶縁膜に配線溝を加工して、この配線溝にメッキ法によってＣｕ等を埋め込むダマシーン法が用いられるようになっている。
【０００３】
また、集積回路内に大きな容量を必要とする場合、従来のシリコン／絶縁膜／シリコンによるキャパシタに代わって、絶縁膜上の配線領域内に、メタル（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からなるＭＩＭキャパシタを形成することも行われる。この場合、ＭＩＭキャパシタの電極を配線と同時に形成することが好ましい。
【０００４】
図１３〜図１６は、ダマシーン法によるＣｕ配線と同時にＭＩＭキャパシタを形成する工程例を示している。図１３に示すように、シリコン基板１上に形成された絶縁膜２に、異方性エッチングによって配線溝３ａと同時にキャパシタ領域に溝３ｂを形成する。そして、Ｃｕメッキ法により、図１４に示すように配線４ａと同時にキャパシタ下部電極４ｂをそれぞれ、溝３ａ，３ｂに埋め込み形成し、更にＳｉＮ等のキャパシタ絶縁膜５と、ＴｉＮ等の上部電極膜６を積層形成する。この上部電極膜６とキャパシタ絶縁膜５を順次エッチングすることにより、図１５に示すようにキャパシタを形成する。更に、図１６に示すように、層間絶縁膜７を堆積し、この上に再度ダマシーン法によって、必要なコンタクト部８ａ，８ｂと上部配線９を埋め込み形成する。
【０００５】
【発明が解決しようとする課題】
この様な従来のＣｕダマシーン法では、次のような問題がある。
▲１▼図１５に示すように、キャパシタは突出した状態に形成される。従って、図１６に示す層間絶縁膜７は、成膜後に平坦化する処理が必要になる。最初のＣｕダマシーン配線の埋め込みにも平坦化処理が必要であるから、少なくとも２回の平坦化工程が必要になる。これらの平坦化には具体的には、化学的機械的研磨（ＣＭＰ）処理が用いられる。
▲２▼図１６に示すように、上部配線９のコンタクト部８ａ，８ｂの深さが異なり、コンタクトホール形成時には、浅い方でオーバーエッチングが生じ、下地のエッチングを抑えるためには、絶縁膜とその下地の間で大きなエッチング選択比が必要になる。
▲３▼上部配線のコンタクトホールを異方性エッチングにより形成する際、コンタクトホールに露出するＣｕ配線４ａの表面が酸化され、抵抗が増加しやすい。
【０００６】
この発明は、好ましいダマシーン配線構造を持つ半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜に形成された第１の溝に表面が平坦になるように埋め込まれた配線と、前記絶縁膜に形成された前記第１の溝より幅の広い第２の溝に表面が前記配線の表面と同じ高さで平坦になるように埋め込まれた、前記配線の材料と同じ第１の導体膜とキャパシタ絶縁膜及び前記第１の導体膜よりも耐酸化性に優れた第２の導体膜の積層構造からなるキャパシタと、を有することを特徴とする。
【０００８】
この発明による半導体装置の製造方法は、半導体基板上の絶縁膜の配線領域に第１の溝を形成し、キャパシタ領域に第１の溝より幅が広い第２の溝を形成する工程と、前記第１及び第２の溝が形成された前記絶縁膜上に、前記第１の溝を完全に埋め込み、前記第２の溝を途中まで埋めるように第１の導体膜を堆積する工程と、前記導体膜上に前記第２の溝の途中まで埋めるようにキャパシタ絶縁膜を堆積する工程と、前記キャパシタ絶縁膜上に前記第２の溝を完全に埋めるように前記第１の導体膜よりも耐酸化性に優れた第２の導体膜を堆積する工程と、前記第２の導体膜、キャパシタ絶縁膜及び第１の導体膜の積層膜を、前記絶縁膜が露出するまで研磨して、前記第１の溝に前記第１の導体膜による配線を、前記第２の溝に前記第１の導体膜、キャパシタ絶縁膜及び第２の導体膜からなるキャパシタを、それぞれの表面が同じ高さとなるように埋め込む工程と、を有することを特徴とする。
【０００９】
この発明によると、配線とＭＩＭキャパシタを、これらを埋め込む溝の幅の違いを利用していずれも表面が平坦になるように埋め込む。この工程では平坦化処理が必要であるが、形成されたＭＩＭキャパシタは突出しないから、その後形成する層間絶縁膜については平坦化処理が必要ない。しかも、その層間絶縁膜上に形成する上部配線のコンタクトは、下部配線に対する部分とＭＩＭキャパシタに対する部分とで同じ深さになり、加工が容易になる。
【００１０】
この発明による半導体装置はまた、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜に形成されたコンタクト部を幅広とした配線溝に平坦に埋め込まれた配線とを有し、前記配線は、前記コンタクト部においては第１の導体膜とその上面の一部を覆う第２の導体膜の積層構造からなり、前記コンタクト部以外では前記第１の導体膜のみからなることを特徴とする。
【００１１】
この発明による半導体装置の製造方法はまた、半導体基板上の絶縁膜に幅の狭い配線部とこれに連続する幅の広いコンタクト部を有する溝を形成する工程と、前記溝が形成された前記絶縁膜上に、前記配線部を完全に埋め、前記コンタクト部を途中まで埋めるように第１の導体膜を堆積する工程と、前記第１の導体膜上に前記コンタクト部を完全に埋めるように第２の導体膜を堆積する工程と、前記第２の導体膜及び第１の導体膜を研磨して、前記配線部に第１の導体膜のみが埋め込まれ、前記コンタクト部に第１の導体膜と第２の導体膜の積層膜が埋め込まれた配線を形成する工程と、を有することを特徴とする。
【００１２】
この様な配線構造及び配線形成工程を用いると、第１の導体膜からなる下部配線のコンタクト部のみ第２の導体膜が形成された状態にすることができる。従って第２の導体膜を耐酸化性に優れた膜とすれば、コンタクトホール形成時の下部配線の酸化が防止され、低抵抗の配線コンタクトが得られる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１Ａ及び図１Ｂは、シリコン基板１１に形成されたシリコン酸化膜等の絶縁膜１２に、配線及びキャパシタ用の溝１３ａ，１３ｂを形成した状態の平面図とそのＩ−Ｉ’断面図である。配線領域の溝１３ａに比べて、キャパシタ領域の溝１３ｂは、幅が大きく且つ深い。従って、これらの溝形成には、２回のリソグラフィと異方性エッチングを行うことになる。
【００１４】
具体的に例えば、配線用の溝１３ａは、幅０．２μｍで、深さ０．４μｍとし、キャパシタ領域の溝１３ａは、必要とするキャパシタ容量により異なるが、幅数１０μｍ乃至１００μｍ程度であり、深さはキャパシタ全体に必要とされる値にする。なおキャパシタの下部電極からの引き出し配線部となる領域には、配線領域と同様の幅と深さの配線溝１３ｃを形成する。
【００１５】
この後、図２に示すように、第１の導体膜１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順次堆積する。第１の導体膜１４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜１４は、配線領域の溝１３ａを完全に埋めるに必要な厚さ、具体的には配線用溝１３ａの深さ以上の厚さとする。キャパシタ領域の溝１３ｂは、第１の導体膜１４では途中までしか埋まらない状態とする。
【００１６】
キャパシタ絶縁膜１５は、０．１μｍ程度のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程度のＴｉＮ膜である。これらはＣＶＤ法により堆積する。ここで必要な条件は、キャパシタ絶縁膜１５を堆積した段階でも、キャパシタ領域の溝１３ｂは深さ方向にまだ完全には埋まらないことである。
【００１７】
この後、平坦化処理を行う。即ち、第２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１４をＣＭＰにより、絶縁膜１２の表面が露出するまで研磨する。図３Ａ及び図３Ｂは、こうして得られた状態を示す平面図とそのＩ−Ｉ’断面図である。狭い溝１３ａには、第１の導体膜１４のみによる配線１４ａが平坦に埋め込まれる。キャパシタ領域に溝１３ｂには、第１の導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１６及び第２の導体膜１６による上部電極からなるキャパシタが平坦に埋め込まれる。キャパシタの下部電極１４ｂに接続される配線１４ｃは、配線１４ａと同様に第１の導体膜のみによる配線となる。
【００１８】
この後、図４に示すように層間絶縁膜１７を堆積し、これに配線溝１８とコンタクトホール１９ａ，１９ｂを異方性エッチングにより形成し、第３の導体膜２０を埋め込む。この第３の導体膜２０もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００１９】
この実施の形態によると、キャパシタと配線が共に平坦に埋め込まれるから、図４に示す層間絶縁膜１７は、平坦化処理を必要としない。従って、従来に比べて、平坦化工程が少なくなる。しかも、キャパシタが突出していないから、図４に示すコンタクトホール１９ａ，１９ｂは同じ深さになり、オーバーエッチングを生じることなく、コンタクトホール形成が可能になる。
【００２０】
［実施の形態２］
実施の形態１では、配線埋め込み用の溝とキャパシタ埋め込み用の溝の深さを異ならせたが、溝深さを同じにしても同様に構造を得ることができる。その様な実施の形態を図５〜図８を用いて説明する。なお、先の実施の形態と対応する部分には同じ符号を付してある。
【００２１】
図５に示すように、シリコン基板１１に形成された絶縁膜１２に、配線埋め込み用の溝１３ａとキャパシタ埋め込み用の溝１３ｂを形成する。配線用の溝１３ａの幅は例えば０．２μｍとし、キャパシタ用の溝１３ｂの幅はキャパシタ容量に必要な数１０μｍ乃至１００μｍ程度とする。また溝１３ａ，１３ｂの深さは、キャパシタ全体を埋め込むに必要な同じ深さ、例えば０．４μｍ程度とし、従って一回の異方性エッチングにより形成される。
【００２２】
この後、図６に示すように、第１の導体膜１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順次堆積する。第１の導体膜１４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜１４は、配線領域の溝１３ａを完全に埋めるようにする。配線領域の溝１３ａは幅が狭く且つ深いから、埋め込み性が悪い。そこで、メッキ液中に埋め込み促進剤を添加して、溝１３ａを完全に埋めるようにする。キャパシタ領域の溝１３ｂは、第１の導体膜１４では途中までしか埋まらない状態とする。
【００２３】
キャパシタ絶縁膜１５は、０．１μｍ程度のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程度のＴｉＮ膜である。これらはＣＶＤ法により堆積する。ここで必要な条件は、キャパシタ絶縁膜１５を堆積した段階でも、キャパシタ領域の溝１３ｂは深さ方向にまだ完全には埋まらないことである。
【００２４】
この後、平坦化処理を行う。即ち、第２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１４をＣＭＰにより、図７に示すように、絶縁膜１２の表面が露出するまで研磨する。これにより、狭い溝１３ａには、第１の導体膜１４のみによる配線１４ａが平坦に埋め込まれる。キャパシタ領域に溝１３ｂには、第１の導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１６及び第２の導体膜１６による上部電極からなるキャパシタが平坦に埋め込まれる。
【００２５】
この後、図８に示すように層間絶縁膜１７を堆積し、これに配線溝１８とコンタクトホール１９ａ，１９ｂを異方性エッチングにより形成し、第３の導体膜２０を埋め込む。この第３の導体膜２０もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００２６】
この実施の形態によっても、キャパシタと配線が共に平坦に埋め込まれるから、図８に示す層間絶縁膜１７は、平坦化処理を必要としない。従って、従来に比べて、平坦化工程が少なくなる。しかも、キャパシタが突出していないから、図８に示すコンタクトホール１９ａ，１９ｂは同じ深さになり、オーバーエッチングを生じることなく、コンタクトホール形成が可能になる。
【００２７】
［実施の形態３］
次に、Ｃｕダマシーン配線で問題になる配線コンタクト部の酸化防止を図った実施の形態を、図９Ａ〜図１２を参照して説明する。図９Ａは、配線溝形成時の平面図であり、図９ＢはそのＩ−Ｉ’及びII−II’断面図である。シリコン基板２１に形成された絶縁膜２２に、異方性エッチングによって、配線溝２３（２３ａ，２３ｂ）を形成する。配線部の溝２３ａに比べてコンタクト部の溝２３ｂは、幅広に形成する。
【００２８】
この後、図１０に示すように配線用の第１の導体膜２４を堆積し、更に耐酸化性に優れた第２の導体膜２５を堆積する。第１の導体膜２４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜２４は、配線部の溝２３ａを完全に埋め、コンタクト部の溝２３ｂは途中まで埋めるようにする。第２の導体膜２５はＣＶＤによるＴｉＮ膜である。
【００２９】
この後、平坦化処理を行う。即ち、第２の導体膜２５及び第１の導体膜２４をＣＭＰにより、図１１Ａ及び図１１Ｂに示すように、絶縁膜２２の表面が露出するまで研磨する。これにより、幅の狭い溝２３ａには、第１の導体膜２４のみによる配線が平坦に埋め込まれる。幅の広いコンタクト部の溝２３ｂには、第１の導体膜２４による配線の表面中央に第２の導体膜２５が選択的に残された状態が得られる。
【００３０】
この後、図１２に示すように層間絶縁膜２６を堆積し、これに配線溝２７とコンタクトホール２８を異方性エッチングにより形成し、第３の導体膜２９を埋め込む。この第３の導体膜２９もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００３１】
以上のようにこの実施の形態によると、Ｃｕ配線のコンタクト部のみに、耐酸化性に優れたＴｉＮ膜を形成することができる。この結果、コンタクトホール形成後のＣｕ配線の酸化を防止することができ、低抵抗の安定したコンタクトが可能になる。
【００３２】
なお、Ｃｕ埋め込み配線のコンタクト部の耐腐食性を改善するために、配線を積層構造とすることは、従来より提案されている。その方法は、配線溝にまずＣｕ膜を平坦に埋め込み、その後Ｃｕ膜に表面をウェットエッチングによりリセスする。そして、ＣＶＤ等によりＴｉＮ膜を成膜して平坦化する。しかしこの方法では、埋め込みＣｕ配線全体をリセスエッチングするために、配線全体のＣｕ膜が薄くなり、配線抵抗が高くなってしまう。この実施の形態の場合には、コンタクト部についてのみ、Ｃｕ埋め込み配線の中央部にＴｉＮ膜が残される状態になるので、配線抵抗が高くなることはなく、この点で優れている。
【００３３】
この実施の形態は、先の実施の形態１，２で説明したＭＩＭキャパシタを含む配線構造のなかで実施することも可能である。但しこの場合、配線コンタクト部にはキャパシタ絶縁膜が残らないようにすることが必要であり、キャパシタ絶縁膜のエッチング工程が入る。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、好ましいダマシーン配線構造を持つ半導体装置が得られる。
【図面の簡単な説明】
【図１Ａ】この発明の実施の形態による溝形成工程を示す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’断面図である。
【図２】同実施の形態の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図３Ａ】同実施の形態の平坦化工程を示す平面図である。
【図３Ｂ】図３ＡのＩ−Ｉ’断面図である。
【図４】同実施の形態の上部配線形成工程を示す断面図である。
【図５】他の実施の形態による溝形成工程を示す断面図である。
【図６】同実施の形態の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図７】同実施の形態の平坦化工程を示す平面図である。
【図８】同実施の形態の上部配線形成工程を示す断面図である。
【図９Ａ】他の実施の形態による溝形成工程を示す平面図である。
【図９Ｂ】図９ＡのＩ−Ｉ’及びII−II’断面図である。
【図１０】同実施の形態の導体膜積層工程を示す断面図である。
【図１１Ａ】同実施の形態の平坦化工程を示す平面図である。
【図１１Ｂ】同実施の形態の平坦化工程を示す断面図である。
【図１２】同実施の形態の上部配線形成工程を示す断面図である。
【図１３】従来例の配線溝形成工程を示す断面図である。
【図１４】同従来例の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図１５】同従来例のキャパシタ形成工程を示す断面図である。
【図１６】同従来例の上部配線形成工程を示す断面図である。
【符号の説明】
１１…シリコン基板、１２…絶縁膜、１３ａ，１３ｂ，１３ｃ…溝、１４…第１の導体膜、１５…キャパシタ絶縁膜、１６…第２の導体膜、１７…層間絶縁膜、１８…溝、１９ａ，１９ｂ…コンタクトホール、２０…第３の導体膜、２１…シリコン基板、２２…絶縁膜、２３ａ，２３ｂ…溝、２４…第１の導体膜、２５…第２の導体膜、２６…層間絶縁膜、２７…溝、２８…コンタクトホール、２９…第３の導体膜。
【発明の属する技術分野】
この発明は、半導体装置に係り、特に埋め込み配線構造を持つ半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の素子間接続を行うメタル配線は、従来一般的に、絶縁膜上に成膜したＡｌ等のメタル膜をリソグラフィと異方性エッチングによりパターニングして形成されている。しかし、素子の微細化に伴う配線のライン／スペースの微細化により、パターン形成された配線のスペースに絶縁膜を埋めることが困難になりつつある。そこで、従来のＡｌ配線の形成方法に代わって、絶縁膜に配線溝を加工して、この配線溝にメッキ法によってＣｕ等を埋め込むダマシーン法が用いられるようになっている。
【０００３】
また、集積回路内に大きな容量を必要とする場合、従来のシリコン／絶縁膜／シリコンによるキャパシタに代わって、絶縁膜上の配線領域内に、メタル（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からなるＭＩＭキャパシタを形成することも行われる。この場合、ＭＩＭキャパシタの電極を配線と同時に形成することが好ましい。
【０００４】
図１３〜図１６は、ダマシーン法によるＣｕ配線と同時にＭＩＭキャパシタを形成する工程例を示している。図１３に示すように、シリコン基板１上に形成された絶縁膜２に、異方性エッチングによって配線溝３ａと同時にキャパシタ領域に溝３ｂを形成する。そして、Ｃｕメッキ法により、図１４に示すように配線４ａと同時にキャパシタ下部電極４ｂをそれぞれ、溝３ａ，３ｂに埋め込み形成し、更にＳｉＮ等のキャパシタ絶縁膜５と、ＴｉＮ等の上部電極膜６を積層形成する。この上部電極膜６とキャパシタ絶縁膜５を順次エッチングすることにより、図１５に示すようにキャパシタを形成する。更に、図１６に示すように、層間絶縁膜７を堆積し、この上に再度ダマシーン法によって、必要なコンタクト部８ａ，８ｂと上部配線９を埋め込み形成する。
【０００５】
【発明が解決しようとする課題】
この様な従来のＣｕダマシーン法では、次のような問題がある。
▲１▼図１５に示すように、キャパシタは突出した状態に形成される。従って、図１６に示す層間絶縁膜７は、成膜後に平坦化する処理が必要になる。最初のＣｕダマシーン配線の埋め込みにも平坦化処理が必要であるから、少なくとも２回の平坦化工程が必要になる。これらの平坦化には具体的には、化学的機械的研磨（ＣＭＰ）処理が用いられる。
▲２▼図１６に示すように、上部配線９のコンタクト部８ａ，８ｂの深さが異なり、コンタクトホール形成時には、浅い方でオーバーエッチングが生じ、下地のエッチングを抑えるためには、絶縁膜とその下地の間で大きなエッチング選択比が必要になる。
▲３▼上部配線のコンタクトホールを異方性エッチングにより形成する際、コンタクトホールに露出するＣｕ配線４ａの表面が酸化され、抵抗が増加しやすい。
【０００６】
この発明は、好ましいダマシーン配線構造を持つ半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜に形成された第１の溝に表面が平坦になるように埋め込まれた配線と、前記絶縁膜に形成された前記第１の溝より幅の広い第２の溝に表面が前記配線の表面と同じ高さで平坦になるように埋め込まれた、前記配線の材料と同じ第１の導体膜とキャパシタ絶縁膜及び前記第１の導体膜よりも耐酸化性に優れた第２の導体膜の積層構造からなるキャパシタと、を有することを特徴とする。
【０００８】
この発明による半導体装置の製造方法は、半導体基板上の絶縁膜の配線領域に第１の溝を形成し、キャパシタ領域に第１の溝より幅が広い第２の溝を形成する工程と、前記第１及び第２の溝が形成された前記絶縁膜上に、前記第１の溝を完全に埋め込み、前記第２の溝を途中まで埋めるように第１の導体膜を堆積する工程と、前記導体膜上に前記第２の溝の途中まで埋めるようにキャパシタ絶縁膜を堆積する工程と、前記キャパシタ絶縁膜上に前記第２の溝を完全に埋めるように前記第１の導体膜よりも耐酸化性に優れた第２の導体膜を堆積する工程と、前記第２の導体膜、キャパシタ絶縁膜及び第１の導体膜の積層膜を、前記絶縁膜が露出するまで研磨して、前記第１の溝に前記第１の導体膜による配線を、前記第２の溝に前記第１の導体膜、キャパシタ絶縁膜及び第２の導体膜からなるキャパシタを、それぞれの表面が同じ高さとなるように埋め込む工程と、を有することを特徴とする。
【０００９】
この発明によると、配線とＭＩＭキャパシタを、これらを埋め込む溝の幅の違いを利用していずれも表面が平坦になるように埋め込む。この工程では平坦化処理が必要であるが、形成されたＭＩＭキャパシタは突出しないから、その後形成する層間絶縁膜については平坦化処理が必要ない。しかも、その層間絶縁膜上に形成する上部配線のコンタクトは、下部配線に対する部分とＭＩＭキャパシタに対する部分とで同じ深さになり、加工が容易になる。
【００１０】
この発明による半導体装置はまた、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜に形成されたコンタクト部を幅広とした配線溝に平坦に埋め込まれた配線とを有し、前記配線は、前記コンタクト部においては第１の導体膜とその上面の一部を覆う第２の導体膜の積層構造からなり、前記コンタクト部以外では前記第１の導体膜のみからなることを特徴とする。
【００１１】
この発明による半導体装置の製造方法はまた、半導体基板上の絶縁膜に幅の狭い配線部とこれに連続する幅の広いコンタクト部を有する溝を形成する工程と、前記溝が形成された前記絶縁膜上に、前記配線部を完全に埋め、前記コンタクト部を途中まで埋めるように第１の導体膜を堆積する工程と、前記第１の導体膜上に前記コンタクト部を完全に埋めるように第２の導体膜を堆積する工程と、前記第２の導体膜及び第１の導体膜を研磨して、前記配線部に第１の導体膜のみが埋め込まれ、前記コンタクト部に第１の導体膜と第２の導体膜の積層膜が埋め込まれた配線を形成する工程と、を有することを特徴とする。
【００１２】
この様な配線構造及び配線形成工程を用いると、第１の導体膜からなる下部配線のコンタクト部のみ第２の導体膜が形成された状態にすることができる。従って第２の導体膜を耐酸化性に優れた膜とすれば、コンタクトホール形成時の下部配線の酸化が防止され、低抵抗の配線コンタクトが得られる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１Ａ及び図１Ｂは、シリコン基板１１に形成されたシリコン酸化膜等の絶縁膜１２に、配線及びキャパシタ用の溝１３ａ，１３ｂを形成した状態の平面図とそのＩ−Ｉ’断面図である。配線領域の溝１３ａに比べて、キャパシタ領域の溝１３ｂは、幅が大きく且つ深い。従って、これらの溝形成には、２回のリソグラフィと異方性エッチングを行うことになる。
【００１４】
具体的に例えば、配線用の溝１３ａは、幅０．２μｍで、深さ０．４μｍとし、キャパシタ領域の溝１３ａは、必要とするキャパシタ容量により異なるが、幅数１０μｍ乃至１００μｍ程度であり、深さはキャパシタ全体に必要とされる値にする。なおキャパシタの下部電極からの引き出し配線部となる領域には、配線領域と同様の幅と深さの配線溝１３ｃを形成する。
【００１５】
この後、図２に示すように、第１の導体膜１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順次堆積する。第１の導体膜１４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜１４は、配線領域の溝１３ａを完全に埋めるに必要な厚さ、具体的には配線用溝１３ａの深さ以上の厚さとする。キャパシタ領域の溝１３ｂは、第１の導体膜１４では途中までしか埋まらない状態とする。
【００１６】
キャパシタ絶縁膜１５は、０．１μｍ程度のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程度のＴｉＮ膜である。これらはＣＶＤ法により堆積する。ここで必要な条件は、キャパシタ絶縁膜１５を堆積した段階でも、キャパシタ領域の溝１３ｂは深さ方向にまだ完全には埋まらないことである。
【００１７】
この後、平坦化処理を行う。即ち、第２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１４をＣＭＰにより、絶縁膜１２の表面が露出するまで研磨する。図３Ａ及び図３Ｂは、こうして得られた状態を示す平面図とそのＩ−Ｉ’断面図である。狭い溝１３ａには、第１の導体膜１４のみによる配線１４ａが平坦に埋め込まれる。キャパシタ領域に溝１３ｂには、第１の導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１６及び第２の導体膜１６による上部電極からなるキャパシタが平坦に埋め込まれる。キャパシタの下部電極１４ｂに接続される配線１４ｃは、配線１４ａと同様に第１の導体膜のみによる配線となる。
【００１８】
この後、図４に示すように層間絶縁膜１７を堆積し、これに配線溝１８とコンタクトホール１９ａ，１９ｂを異方性エッチングにより形成し、第３の導体膜２０を埋め込む。この第３の導体膜２０もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００１９】
この実施の形態によると、キャパシタと配線が共に平坦に埋め込まれるから、図４に示す層間絶縁膜１７は、平坦化処理を必要としない。従って、従来に比べて、平坦化工程が少なくなる。しかも、キャパシタが突出していないから、図４に示すコンタクトホール１９ａ，１９ｂは同じ深さになり、オーバーエッチングを生じることなく、コンタクトホール形成が可能になる。
【００２０】
［実施の形態２］
実施の形態１では、配線埋め込み用の溝とキャパシタ埋め込み用の溝の深さを異ならせたが、溝深さを同じにしても同様に構造を得ることができる。その様な実施の形態を図５〜図８を用いて説明する。なお、先の実施の形態と対応する部分には同じ符号を付してある。
【００２１】
図５に示すように、シリコン基板１１に形成された絶縁膜１２に、配線埋め込み用の溝１３ａとキャパシタ埋め込み用の溝１３ｂを形成する。配線用の溝１３ａの幅は例えば０．２μｍとし、キャパシタ用の溝１３ｂの幅はキャパシタ容量に必要な数１０μｍ乃至１００μｍ程度とする。また溝１３ａ，１３ｂの深さは、キャパシタ全体を埋め込むに必要な同じ深さ、例えば０．４μｍ程度とし、従って一回の異方性エッチングにより形成される。
【００２２】
この後、図６に示すように、第１の導体膜１４，キャパシタ絶縁膜１５及び第２の導体膜１６を順次堆積する。第１の導体膜１４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜１４は、配線領域の溝１３ａを完全に埋めるようにする。配線領域の溝１３ａは幅が狭く且つ深いから、埋め込み性が悪い。そこで、メッキ液中に埋め込み促進剤を添加して、溝１３ａを完全に埋めるようにする。キャパシタ領域の溝１３ｂは、第１の導体膜１４では途中までしか埋まらない状態とする。
【００２３】
キャパシタ絶縁膜１５は、０．１μｍ程度のＳｉＮ膜であり、第２の導体膜１６は０．１５μｍ程度のＴｉＮ膜である。これらはＣＶＤ法により堆積する。ここで必要な条件は、キャパシタ絶縁膜１５を堆積した段階でも、キャパシタ領域の溝１３ｂは深さ方向にまだ完全には埋まらないことである。
【００２４】
この後、平坦化処理を行う。即ち、第２の導体膜１６、キャパシタ絶縁膜１５及び第１の導体膜１４をＣＭＰにより、図７に示すように、絶縁膜１２の表面が露出するまで研磨する。これにより、狭い溝１３ａには、第１の導体膜１４のみによる配線１４ａが平坦に埋め込まれる。キャパシタ領域に溝１３ｂには、第１の導体膜１４による下部電極１４ｂ、キャパシタ絶縁膜１６及び第２の導体膜１６による上部電極からなるキャパシタが平坦に埋め込まれる。
【００２５】
この後、図８に示すように層間絶縁膜１７を堆積し、これに配線溝１８とコンタクトホール１９ａ，１９ｂを異方性エッチングにより形成し、第３の導体膜２０を埋め込む。この第３の導体膜２０もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００２６】
この実施の形態によっても、キャパシタと配線が共に平坦に埋め込まれるから、図８に示す層間絶縁膜１７は、平坦化処理を必要としない。従って、従来に比べて、平坦化工程が少なくなる。しかも、キャパシタが突出していないから、図８に示すコンタクトホール１９ａ，１９ｂは同じ深さになり、オーバーエッチングを生じることなく、コンタクトホール形成が可能になる。
【００２７】
［実施の形態３］
次に、Ｃｕダマシーン配線で問題になる配線コンタクト部の酸化防止を図った実施の形態を、図９Ａ〜図１２を参照して説明する。図９Ａは、配線溝形成時の平面図であり、図９ＢはそのＩ−Ｉ’及びII−II’断面図である。シリコン基板２１に形成された絶縁膜２２に、異方性エッチングによって、配線溝２３（２３ａ，２３ｂ）を形成する。配線部の溝２３ａに比べてコンタクト部の溝２３ｂは、幅広に形成する。
【００２８】
この後、図１０に示すように配線用の第１の導体膜２４を堆積し、更に耐酸化性に優れた第２の導体膜２５を堆積する。第１の導体膜２４は、メッキ法によるＣｕ膜である。具体的には、メッキ前に、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積して、これらを電極としてＣｕ膜をメッキする。この第１の導体膜２４は、配線部の溝２３ａを完全に埋め、コンタクト部の溝２３ｂは途中まで埋めるようにする。第２の導体膜２５はＣＶＤによるＴｉＮ膜である。
【００２９】
この後、平坦化処理を行う。即ち、第２の導体膜２５及び第１の導体膜２４をＣＭＰにより、図１１Ａ及び図１１Ｂに示すように、絶縁膜２２の表面が露出するまで研磨する。これにより、幅の狭い溝２３ａには、第１の導体膜２４のみによる配線が平坦に埋め込まれる。幅の広いコンタクト部の溝２３ｂには、第１の導体膜２４による配線の表面中央に第２の導体膜２５が選択的に残された状態が得られる。
【００３０】
この後、図１２に示すように層間絶縁膜２６を堆積し、これに配線溝２７とコンタクトホール２８を異方性エッチングにより形成し、第３の導体膜２９を埋め込む。この第３の導体膜２９もメッキ法によるＣｕ膜とする。具体的には、ＴａＮ膜とＣｕ膜をＰＶＤ法により堆積した後、これらを電極としてＣｕ膜をメッキする。
【００３１】
以上のようにこの実施の形態によると、Ｃｕ配線のコンタクト部のみに、耐酸化性に優れたＴｉＮ膜を形成することができる。この結果、コンタクトホール形成後のＣｕ配線の酸化を防止することができ、低抵抗の安定したコンタクトが可能になる。
【００３２】
なお、Ｃｕ埋め込み配線のコンタクト部の耐腐食性を改善するために、配線を積層構造とすることは、従来より提案されている。その方法は、配線溝にまずＣｕ膜を平坦に埋め込み、その後Ｃｕ膜に表面をウェットエッチングによりリセスする。そして、ＣＶＤ等によりＴｉＮ膜を成膜して平坦化する。しかしこの方法では、埋め込みＣｕ配線全体をリセスエッチングするために、配線全体のＣｕ膜が薄くなり、配線抵抗が高くなってしまう。この実施の形態の場合には、コンタクト部についてのみ、Ｃｕ埋め込み配線の中央部にＴｉＮ膜が残される状態になるので、配線抵抗が高くなることはなく、この点で優れている。
【００３３】
この実施の形態は、先の実施の形態１，２で説明したＭＩＭキャパシタを含む配線構造のなかで実施することも可能である。但しこの場合、配線コンタクト部にはキャパシタ絶縁膜が残らないようにすることが必要であり、キャパシタ絶縁膜のエッチング工程が入る。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、好ましいダマシーン配線構造を持つ半導体装置が得られる。
【図面の簡単な説明】
【図１Ａ】この発明の実施の形態による溝形成工程を示す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’断面図である。
【図２】同実施の形態の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図３Ａ】同実施の形態の平坦化工程を示す平面図である。
【図３Ｂ】図３ＡのＩ−Ｉ’断面図である。
【図４】同実施の形態の上部配線形成工程を示す断面図である。
【図５】他の実施の形態による溝形成工程を示す断面図である。
【図６】同実施の形態の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図７】同実施の形態の平坦化工程を示す平面図である。
【図８】同実施の形態の上部配線形成工程を示す断面図である。
【図９Ａ】他の実施の形態による溝形成工程を示す平面図である。
【図９Ｂ】図９ＡのＩ−Ｉ’及びII−II’断面図である。
【図１０】同実施の形態の導体膜積層工程を示す断面図である。
【図１１Ａ】同実施の形態の平坦化工程を示す平面図である。
【図１１Ｂ】同実施の形態の平坦化工程を示す断面図である。
【図１２】同実施の形態の上部配線形成工程を示す断面図である。
【図１３】従来例の配線溝形成工程を示す断面図である。
【図１４】同従来例の導体膜／キャパシタ絶縁膜／導体膜の積層工程を示す断面図である。
【図１５】同従来例のキャパシタ形成工程を示す断面図である。
【図１６】同従来例の上部配線形成工程を示す断面図である。
【符号の説明】
１１…シリコン基板、１２…絶縁膜、１３ａ，１３ｂ，１３ｃ…溝、１４…第１の導体膜、１５…キャパシタ絶縁膜、１６…第２の導体膜、１７…層間絶縁膜、１８…溝、１９ａ，１９ｂ…コンタクトホール、２０…第３の導体膜、２１…シリコン基板、２２…絶縁膜、２３ａ，２３ｂ…溝、２４…第１の導体膜、２５…第２の導体膜、２６…層間絶縁膜、２７…溝、２８…コンタクトホール、２９…第３の導体膜。
Claims (13)
- 半導体基板と、
この半導体基板上に形成された絶縁膜と、
この絶縁膜に形成された第１の溝に表面が平坦になるように埋め込まれた配線と、
前記絶縁膜に形成された前記第１の溝より幅の広い第２の溝に表面が前記配線の表面と同じ高さで平坦になるように埋め込まれた、前記配線の材料と同じ第１の導体膜とキャパシタ絶縁膜及び前記第１の導体膜よりも耐酸化性に優れた第２の導体膜の積層構造からなるキャパシタと、
を有することを特徴とする半導体装置。 - 前記第２の溝は、前記第１の溝より深く形成されている
ことを特徴とする請求項１記載の半導体装置。 - 前記第２の溝は、前記第１の溝と同じ深さに形成されていることを特徴とする請求項１記載の半導体装置。
- 半導体基板と、
この半導体基板上に形成された絶縁膜と、
この絶縁膜に形成されたコンタクト部を幅広とした配線溝に平坦に埋め込まれた配線とを有し、
前記配線は、前記コンタクト部においては第１の導体膜とその上面の一部を覆う第２の導体膜の積層構造からなり、前記コンタクト部以外では前記第１の導体膜のみからなる
ことを特徴とする半導体装置。 - 半導体基板上の絶縁膜の配線領域に第１の溝を形成し、キャパシタ領域に第１の溝より幅が広い第２の溝を形成する工程と、
前記第１及び第２の溝が形成された前記絶縁膜上に、前記第１の溝を完全に埋め込み、前記第２の溝を途中まで埋めるように第１の導体膜を堆積する工程と、
前記導体膜上に前記第２の溝の途中まで埋めるようにキャパシタ絶縁膜を堆積する工程と、
前記キャパシタ絶縁膜上に前記第２の溝を完全に埋めるように前記第１の導体膜よりも耐酸化性に優れた第２の導体膜を堆積する工程と、
前記第２の導体膜、キャパシタ絶縁膜及び第１の導体膜の積層膜を、前記絶縁膜が露出するまで研磨して、前記第１の溝に前記第１の導体膜による配線を、前記第２の溝に前記第１の導体膜、キャパシタ絶縁膜及び第２の導体膜からなるキャパシタを、それぞれの表面が同じ高さとなるように埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第２の溝は前記第１の溝より深く形成し、前記第１の導体膜は、前記第１の溝の深さ以上の厚さで堆積することにより前記第１の溝を埋め込む
ことを特徴とする請求項５記載の半導体装置の製造方法。 - 前記第１の溝と第２の溝は同じ深さに形成し、前記第１の導体膜は、埋め込み促進剤を含むメッキ液でメッキすることにより前記第１の溝を埋め込む
ことを特徴とする請求項５記載の半導体装置の製造方法。 - 前記第１の導体膜は、メッキ法によるＣｕ膜である
ことを特徴とする請求項５記載の半導体装置の製造方法。 - 前記第２の導体膜は、ＣＶＤ法によるＴｉＮ膜である
ことを特徴とする請求項８記載の半導体装置の製造方法。 - 前記配線及びキャパシタを覆う層間絶縁膜を堆積する工程と、
前記層間絶縁膜に、前記配線及びキャパシタに接続するための上部配線用及びコンタクト用溝を形成する工程と、
前記上部配線用及びコンタクト用溝に第３の導体膜を埋め込む工程と、
を更に備えたことを特徴とする請求項５記載の半導体装置の製造方法。 - 半導体基板上の絶縁膜に幅の狭い配線部とこれに連続する幅の広いコンタクト部を有する溝を形成する工程と、
前記溝が形成された前記絶縁膜上に、前記配線部を完全に埋め、前記コンタクト部を途中まで埋めるように第１の導体膜を堆積する工程と、
前記第１の導体膜上に前記コンタクト部を完全に埋めるように第２の導体膜を堆積する工程と、
前記第２の導体膜及び第１の導体膜を研磨して、前記配線部に第１の導体膜のみが埋め込まれ、前記コンタクト部に第１の導体膜と第２の導体膜の積層膜が埋め込まれた配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１の導体膜はメッキ法によるＣｕ膜であり、前記第２の導体膜はＣＶＤ法によるＴｉＮ膜である
ことを特徴とする請求項１１記載の半導体装置の製造方法。 - 前記配線を覆う層間絶縁膜を堆積する工程と、
前記層間絶縁膜に、前記配線に接続するための上部配線用及びコンタクト用溝を形成する工程と、
前記上部配線用及びコンタクト用溝に第３の導体膜を埋め込む工程と、
を更に備えたことを特徴とする請求項１１記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276987A JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
| TW91119886A TW575897B (en) | 2001-09-12 | 2002-08-30 | Semiconductor device and its manufacturing method |
| KR1020020054993A KR100591724B1 (ko) | 2001-09-12 | 2002-09-11 | 반도제장치 및 그 제조방법 |
| US10/238,694 US6888220B2 (en) | 2001-09-12 | 2002-09-11 | Semiconductor device having a buried wiring lead structure |
| CNB2005100732087A CN100416818C (zh) | 2001-09-12 | 2002-09-11 | 半导体器件及其制造方法 |
| CNB021316228A CN1242473C (zh) | 2001-09-12 | 2002-09-11 | 半导体器件及其制造方法 |
| US11/058,295 US20050145988A1 (en) | 2001-09-12 | 2005-02-16 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001276987A JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086695A JP2003086695A (ja) | 2003-03-20 |
| JP4309608B2 true JP4309608B2 (ja) | 2009-08-05 |
Family
ID=19101603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001276987A Expired - Fee Related JP4309608B2 (ja) | 2001-09-12 | 2001-09-12 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6888220B2 (ja) |
| JP (1) | JP4309608B2 (ja) |
| KR (1) | KR100591724B1 (ja) |
| CN (2) | CN1242473C (ja) |
| TW (1) | TW575897B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794262B2 (en) * | 2002-09-23 | 2004-09-21 | Infineon Technologies Ag | MIM capacitor structures and fabrication methods in dual-damascene structures |
| CN1241264C (zh) * | 2002-09-30 | 2006-02-08 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP4342854B2 (ja) | 2003-07-09 | 2009-10-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2005235860A (ja) | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| GB2416916A (en) * | 2004-07-30 | 2006-02-08 | Zetex Plc | A semiconductor device with a trench |
| DE102004039803B4 (de) * | 2004-08-17 | 2006-12-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung |
| KR100644525B1 (ko) * | 2004-12-27 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법 |
| JP5055768B2 (ja) | 2006-01-16 | 2012-10-24 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7964470B2 (en) | 2006-03-01 | 2011-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible processing method for metal-insulator-metal capacitor formation |
| US7439127B2 (en) * | 2006-04-20 | 2008-10-21 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor |
| JP4524680B2 (ja) * | 2006-05-11 | 2010-08-18 | セイコーエプソン株式会社 | 半導体装置の製造方法、電子機器の製造方法、半導体装置および電子機器 |
| KR100778865B1 (ko) * | 2006-05-25 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 엠아이엠 구조의 커패시터의 제조 방법 |
| US8693163B2 (en) * | 2010-09-01 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cylindrical embedded capacitors |
| JP6060669B2 (ja) * | 2012-12-19 | 2017-01-18 | 富士通株式会社 | 電子装置及びその製造方法 |
| JP6141159B2 (ja) * | 2013-09-24 | 2017-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN105590923B (zh) * | 2014-10-27 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | Mim电容及其形成方法 |
| US20170213885A1 (en) | 2016-01-21 | 2017-07-27 | Micron Technology, Inc. | Semiconductor structure and fabricating method thereof |
| KR20200093110A (ko) * | 2019-01-25 | 2020-08-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066012A (ja) * | 1992-06-16 | 1994-01-14 | Ebara Corp | 電気回路の被覆構造 |
| US5691219A (en) | 1994-09-17 | 1997-11-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device |
| KR100193100B1 (ko) * | 1995-02-02 | 1999-06-15 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| JP3309717B2 (ja) * | 1996-06-26 | 2002-07-29 | 三菱電機株式会社 | 集積回路の配線の製造方法 |
| US6025226A (en) * | 1998-01-15 | 2000-02-15 | International Business Machines Corporation | Method of forming a capacitor and a capacitor formed using the method |
| TW372365B (en) * | 1998-04-20 | 1999-10-21 | United Microelectronics Corp | Manufacturing method for capacitors of dynamic random access memory |
| US6346454B1 (en) * | 1999-01-12 | 2002-02-12 | Agere Systems Guardian Corp. | Method of making dual damascene interconnect structure and metal electrode capacitor |
| JP2001036010A (ja) | 1999-07-16 | 2001-02-09 | Toshiba Corp | 半導体装置の製造方法 |
| US6342733B1 (en) * | 1999-07-27 | 2002-01-29 | International Business Machines Corporation | Reduced electromigration and stressed induced migration of Cu wires by surface coating |
| JP3967544B2 (ja) | 1999-12-14 | 2007-08-29 | 株式会社東芝 | Ｍｉｍキャパシタ |
| FR2813145B1 (fr) * | 2000-08-18 | 2002-11-29 | St Microelectronics Sa | Procede de fabrication d'un condensateur au sein d'un circuit integre, et circuit integre correspondant |
-
2001
- 2001-09-12 JP JP2001276987A patent/JP4309608B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-30 TW TW91119886A patent/TW575897B/zh not_active IP Right Cessation
- 2002-09-11 US US10/238,694 patent/US6888220B2/en not_active Expired - Fee Related
- 2002-09-11 KR KR1020020054993A patent/KR100591724B1/ko not_active IP Right Cessation
- 2002-09-11 CN CNB021316228A patent/CN1242473C/zh not_active Expired - Fee Related
- 2002-09-11 CN CNB2005100732087A patent/CN100416818C/zh not_active Expired - Fee Related
-
2005
- 2005-02-16 US US11/058,295 patent/US20050145988A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030023530A (ko) | 2003-03-19 |
| US20050145988A1 (en) | 2005-07-07 |
| CN1405883A (zh) | 2003-03-26 |
| US20030057558A1 (en) | 2003-03-27 |
| CN1242473C (zh) | 2006-02-15 |
| CN1716588A (zh) | 2006-01-04 |
| US6888220B2 (en) | 2005-05-03 |
| CN100416818C (zh) | 2008-09-03 |
| TW575897B (en) | 2004-02-11 |
| KR100591724B1 (ko) | 2006-06-22 |
| JP2003086695A (ja) | 2003-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4309608B2 (ja) | 半導体装置及びその製造方法 | |
| KR100385227B1 (ko) | 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 | |
| JP3790469B2 (ja) | 半導体装置 | |
| JP3895126B2 (ja) | 半導体装置の製造方法 | |
| KR100413828B1 (ko) | 반도체 장치 및 그 형성방법 | |
| KR100773256B1 (ko) | 평행한 커패시터들에 대한 스택형 구조 및 제조 방법 | |
| TWI278062B (en) | Semiconductor device and manufacturing method thereof | |
| WO2010035481A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| TW200910431A (en) | Semiconductor device and method for manufacturing the same | |
| TWI229411B (en) | Method of manufacturing a semiconductor device | |
| JP2008300676A (ja) | 半導体装置およびその製造方法 | |
| TW200917368A (en) | Forming complementary metal features using conformal insulator layer | |
| JP2002100680A (ja) | 集積回路内部のキャパシタを製造するプロセス | |
| US20040195652A1 (en) | Semiconductor device having inductor | |
| US20080014742A1 (en) | Method of manufacturing a semiconductor device with through-chip vias | |
| JP2003243524A (ja) | 局部相互接続部を伴う指状ｍｉｍキャパシタ | |
| JP2007158169A (ja) | 多層配線構造及びその製造方法 | |
| JP3415081B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2004311537A (ja) | 半導体装置 | |
| JP2008124070A (ja) | 半導体装置 | |
| JP5016286B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004356315A (ja) | 半導体装置及びその製造方法 | |
| JP2006310894A (ja) | 半導体装置及びその製造方法 | |
| KR100586067B1 (ko) | 전기도금을 이용한 구리배선 형성방법 | |
| JP2006073635A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090414 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |