TW541665B - Method for fabricating semiconductor memory device - Google Patents

Method for fabricating semiconductor memory device Download PDF

Info

Publication number
TW541665B
TW541665B TW091110085A TW91110085A TW541665B TW 541665 B TW541665 B TW 541665B TW 091110085 A TW091110085 A TW 091110085A TW 91110085 A TW91110085 A TW 91110085A TW 541665 B TW541665 B TW 541665B
Authority
TW
Taiwan
Prior art keywords
layer
photoresist
semiconductor memory
patent application
region
Prior art date
Application number
TW091110085A
Other languages
English (en)
Inventor
Ji-Suk Hong
Chul-Chan Choi
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Application granted granted Critical
Publication of TW541665B publication Critical patent/TW541665B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/961—Ion beam source and generation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Element Separation (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

541665 — ---- 案號91110085_f丄年令月W 日 修庀 五、發明說^⑴ " " " ---- 【本發明所屬之技術領域】 省本發明為一關於製備半導體記憶元件之使用方法，對於 半導體元件之製造方法而言，其較特殊的部份為形成不同深 度之溝渠絕緣區域。 【先前技術】 反及（N A N D，N 〇 t - A N D )型快閃記憶體元件為於一般 之擴散層中具有以串聯方式連接多數的記憶體胞區，所以此 些記憶體胞區共同分配了一個輪入/輸出線（位元 觸窗孑L。 、、水」久较 、但反及型之快閃記憶體元件其具有多項缺點，其隨機讀 取速度比反或（NOR，Not-OR)型之快閃記憶體元件要慢一 些。且數據資料對於反及胞區排列而言，其為於包含有以串 :方式連接之多數記憶體胞區之單一單元中進行程式化及抹 除之動作。但無論如何，反及型之快閃記憶體元件亦有其優 點，為佔有較小的胞區面積，此可降低每一位元的生產成 0 最近，對於反及型之快閃記憶體元件中，有嘗試地想將 矽的蝕刻深度加深一些，對於淺溝渠隔離（STI)而言，欲 將其目標值加深到8 0 0 0埃，而此方法一般將其稱作為深溝渠 隔離（DTI )。 傳統習見於製備半導體記憶元件所使用之DT I法，於此 可参考如附圖所示第1 A圖到第1 d圖之流程。 蒼考第1A圖中，於1〇之半導體之基底材質上定義所謂的 STi生成區域及dti生成區域，於半導體之石夕基底材質上依次
541665
層1 2及已形成圖樣的光阻劑之第三絕緣層1 3，复 — 層11為-墊氧化層（pad oxide layer)，第”中弟一我絕緣 墊氮化層（pad oxide layer)，而第三絕緣層為一 式罩幕層。接著，並於1 3之第三絕緣層上再涂佑、、、氧化硬 (patterned)^第一光阻層14，並利用光阻層作為=成光圖罩案 ’先蝕f墊虱化層之第二絕緣層i 2，再藉由使用其餘的光阻 2與墊氮化層作為蝕刻光罩而蝕刻墊氧化層1 1與基底材質 一參考第1 β圖中，以1 4之光阻圖案層當作一蝕刻的罩 經餘刻之製程後將無受光阻保護的丨丨之第一絕緣層，1 2之第 二絕緣層，13之第三絕緣層以及1〇之半導體之基&材質選擇 性地蝕刻掉，僅留下有受光阻保護之部份，因此定義並形成 = 15a及15b之多個STI區域，此i5a及15b之STI區域其由1〇之 半導體之基底材質表面算起，其深度約介於25〇〇到3〇〇〇埃之 間。 、 參考第1C圖中’將已被定義出圖案的14之第一光阻層移 除，並接著塗佈1 6之第二光阻層，並經黃光微影製程之曝光 及顯影後，選擇性地定義出光阻圖案，並使欲形成DT I的區 域曝露出來，此1 6之第二光阻層之厚度約介於1到3微米之 間。 苓考第1D圖中，利用已被定義出圖案的16之第二光阻層 及1 3之第三絕緣層作為罩幕，經餘刻製程後將1 5 b之S T I區域 部份的1 0之半導體之基底材質蝕刻的更深一些，如此及形成 了 17之DTI區域，此17之DTI區域其由1〇之半導體之基底材質 表面算起，其深度約介於7 〇 〇 〇到8 〇 〇 〇埃之間。
541665 ----- 案號91110085_(?)年$月#日 修正 五、發明說明（3) 如上所述可知，傳統習見所形成DT I的製程較傳統習見 形成STI的製程需要增力^形成13之硬式罩幕及17之DTI區域的 步驟。於此，因光阻相對於矽之基底材質的蝕刻選擇率為不 足’其比率僅為〇 · 9比1，因此在石夕之基底材質進行餘刻製程 後，於形成1 7之DT I區域的同時，1 6之第二光阻層亦會被^触 ，掉，此將因此造成ST I區域的被損傷，其所得之結果將如 $ =中所示之掃描式電子顯微鏡（SEM)照片。此照片中之半 :ϊ ί件其動作效能將因該損傷而變差。為了避免此種問題 13之第三絕緣層於傳統習見之DTI製程中為利用其 木作為硬式罩幕的功能。 /、 …、时如何，13之第三絕緣層被額外地生成，而不顧豆 生ϊ ί ί的目的，此將使整個製備的程序複雜化，且增加其 八 、 1兄且介於1 3之第三絕緣層與1 4及1 6之光阻層間的 ^^不1^调將造成如第3圖中所示之圖案倒塌的現象發生 3科'^半夕之，光阻之厚度必須有一預定之值，其約介於1到 杆、以便1 7之DT I區域蝕刻製程的進行。因此，當進 y 、稜序時，其缺點為會降低製程之容許邊界。 L本發明之内容】 的為2 ^ 一本發明之提出將可解決上述之問題，其發明之目 有簡化；：Ϊ製備半導體記憶元件所使用的方法。此方法具 加iI^ /有不同深度溝渠隔離區域之製程能力，並可增 加罩幕形成程序之製程容許邊界。 憶元：以m五本發明提供了-種製備半導體記 隔離區域時，為错由在形成具有不同深度之溝渠 -1----g文¥ t ia 1性質，而使光阻蝕刻的選擇比
第7頁 541665
修正 本發明所包含的步驟如下：於 夕主逡卿、疋義了 STI區域及DTI區域 之+ ¥體之基底材質上沈積第一 $ #丄阳 H Mb η ^ ^ 久弟二、纟巴緣層，再精由選擇 I*生地蝕刻弟二，第一絕緣層以及 # + u ^ , 成了 ςτ τ f a w # 千導體之基底材質，如此形 成了 STI Q域，接著再形成—光阻層，# 使光阻的表面產生固化反應，再利，、0STI區域復| ,並 絕緣層作為罩幕來形成DTI區域。]用被固化的光阻以及第二 在發明中，光阻劑表面的固介 劑内，以高能量之氬離子對其進行；用;^ 是利用-電子束（e-beam)固化的：植：：：权：較佳的 植入濃度為介於1 0丨2到丨〇ls立方公分、私再者表此虱離子之 介於1〇到2_電子伏特（eV)，而恭=子植入的能量為 的電量為介於1 〇〇〇到2 0 0 0 #C/c ni之电間。束的固化程序所使用 【本發明之實施方式】 …如上=目的以及本發明之其他特徵和優點， 所述之細節中被提及，並輔以附圖加以說明之。、、面 第4A到第4D圖係為依據本發明之較 半導體記憶元件方法之橫向截面圖,‘具體例所使用製傷 參考第4A圖中’於100之半導體之基底材質上 STI形成區域及DTI形成區域，而後於1〇〇之半導體 質之表面上連續依次地沈積上丨01之第—絕緣層及丨&材 二絕緣層。一般而言，101之第一絕緣層所使用的材料
墊氧化層，而1 0 2之第二絕緣層所使用的材料可為墊y 馮 。接著於1 0 2之第二絕緣層上塗伟1 〇 3之第_光阻展，並⑪曰立 光微影製程之曝光及顯影後，選擇性地定義出光^圖案！貫 541665
參考第4B圖中，利用103之第一光阻層作為蝕刻的罩幕 ’先敍刻墊氮化層之第二絕緣層丨〇2，再藉由使用其餘的光 阻層與墊氮化層為蝕刻光罩而蝕刻墊氧化層之第一/絕緣層 101以及基底材質1〇〇，僅留下有受光阻保護之部份、，因丄定 義並形成了104a及104b之多個STI區域，此104aA1(Mb之STI 區域由100之半導體之基底材質表面算起，其深度約介於 2 5 0 0到3 0 0 〇埃之間。 、 夂老已被定義出圖案的103之第一光阻層移除，並 t:示，接著塗佈105a之第二光阻層，再經黃光 二之二广顯影後，選擇性地定義出光阻圖案，並使 = DTI的區域曝露出來。對此1〇5a之第二光阻層進行曝 所：用之光源之選定，可依所使用之光阻性質相對於 ^ ) 1等 ^ 奈米，ηΐΠ) ，KrF ( 248 奈米），ArF (193 不木）專波長的光源配合使用之。 進行2:二對於已定義出圖案之i〇5a之第二光阻層 面產生固化反庥衣耘，如此之程序將使1 〇5a之第二光阻層表 1 〇15/立方八八α。於此之氬離子的植入濃度為介於1012到 特（eVf t刀，而離子植入的能量為介於10到2〇〇κ電子伏 自於子植入到i〇5a之第二光阻層表面時，來 加了光阻的硬：J:使先阻的聚合物產生交連反應’藉此增 二二^:==;供能量給光阻。 電子束固化製程的：5 ”替氬離子植入製程。 -~； ----進仃為精由南能量電子通過l〇5a之第二光
第9頁 541665 _^號 9111〇〇ρ 日 修正 五、發明說明（6) 阻層的表面，於此使光阻内 、^ 故因此增加了 i 〇 5令狄^ 门刀于目Η間地產生父連反應， 電子束進行固化製、/日士一,/^且層對於餘刻進行時之阻力。以 //(：^1112&€^1+、私7所使用的電量為介於1 0 0 0到2 0 00 //C/C ΙΪ1的靶圍之間。但電子束固 其對於光阻的上方部份將會產生—此^仍有缺3= 相較於其對蝕刻所增加阻力;:丄相傷’仁此小抽傷若 a力丨且力的優點而言卻又不足為道了。 L4為l〇5a之苐二来阻厚的本& tMn, ^大^層的表面已經產生了固化反應，所 从J才II用此1 〇 5 a之已固仆的筮一企扣p &匕U化的弟一先阻層及102之第二絕緣層 作為触刻罩幕，將於丨0 〇之半導峰 ί七Κ @ Λ r m上 干等版之基底材質處之STI區域 (方；弟4 C圖中之1 〇 4 b )名虫刻的争、、裝 vl 夕ηττ π a ιλλ 鄉4的更冰一些，如此即形成了ioe 之DTI區域。1〇6之DTI區域由ion +、上、皆儿 ^ ^ ” ^堞由1〇〇之丰導體之基底材質表面算 I ’/、珠度約介於7 0 0 0到8 0 〇 〇埃之間。 ΐ所述可知甘根據本發明所使用的方法可有效地簡化 圖案的製程程序。 更式罩幕乳化層的沈積及定義出 士發明所使用的方法將可有效地避免介於硬式罩幕氧化 ::二阻間之介面：協調所造成之圖案倒塌的現象以及光阻 厚度減少的情形發生，如此將增加製程之容許邊界。 雖然於以上之詳細的文字說明與圖示中已揭 :之具體可行的典型實施例及其目的。雖然其中不乏引用專 :術語，但其僅止：-般性的描述’而非用於限定本發明之 申晴專利範圍；凡其他未脫離本發明所揭示之二& 之等效改變或修飾’均應包含在下述之申請專利範圍内：
第10頁 541665 _案號91110085_年3月>5"曰 修正_ 圖式簡單說明 第1 Α到第1 D圖係為傳統習見置備半導體記憶元件所使用 方法的橫向戴面圖。 第2圖係為利用傳統習見方法造成ST I損傷之掃描式電子 顯微鏡照片。 第3圖係為於傳統習見方法中圖案倒塌之掃描式電子顯 微鏡照片。 第4A到第4D圖係為依據本發明之較佳具體例所使用製備 半導體記憶元件方法之橫向截面圖。 圖式中元件名稱與符號對照 1 0 :半導體之基底材質 12 :第二絕緣層 14 :第一光阻層 15b : STI 區域 17 : DTI區域 1 0 1 :第一絕緣層 103 :第一光阻層 1 04b ·· STI 區域 106 : DTI 區域 11 0〇 1i 11 層層 緣緣 絕絕 一 三 第第 15a : STI 區域 16 :第二層光阻層 1 0 0 :半導體之基底材質 1 0 2 :第二絕緣層 104a : STI 區域 105a :第二光阻層
第11頁

Claims (1)

  1. 541665 _ 案號 91110085 修正 六、申請專利範圍 _ 1 · 一種製備半導體記憶元件的方法， 於定義了STI區域及DTI區域之半導娜/、包含的步驟有： 積墊氧化層之第一絕緣層及墊氮化層之=之矽基底材質上沈 二絕緣層上塗佈第一光阻層； 曰 卑二絕緣層，並於第 以第一光阻層作為蝕刻的罩幕，先 絕緣層，再藉由使用其餘的光阻f盥塾ί刻墊氮化層之第二 而姓刻塾氧化層之第一絕緣層以及半=化層作為姓刻光罩 形成了 ST I區域； 啦'之基底材質，如此 接著再形成一光阻層將STI區域覆蓄、 產生固化反應； 1 ’亚使光阻的表面 再利用被固化的光阻以一 DT I區域。 及第一、、、邑、、彖層作為罩幕來形成 ，其V二之製備半導趙記憶元件的方法 光阻中。 匕Y外為包含有將高能量的氬離子植入 3 ·如申請專利箣圚笙 ，苴中義離；十姑圍弟2項之製備半導體記憶元件的方法 八τ鼠句隹子之植入、:曾危 (cnr3、，品祕7 又為介於1 012到1 015/立方公分 、cm )，而離子植入 t旦 A , ^ ^ ^ 1®為介於1 0到2 0 0K電子伏特（ev) 〇 4 ·如申請專利節圖 ，i φ伞防主 祀圍弟1項之製備半導體記憶元件的方法 兵〒光阻表面的固仆 .,,^ ^ U化步驟可藉由電子束固化製程來達成。 13 ·如申凊專利筋圖$ ，豆φ 2 N弟4項之製備半導體記憶元件的方法 丹T U電子束固仆制 Γ , , _ 衣矛王所使用的電量為介於1 0 0 0到20 0 0 W c m的範圍之間。 6 ·如申請專利簕囹楚 '觀Ν乐1項之製備半導體記憶元件的方法
    苐12頁 541665 修正 案號 911 10085 六、申請專利範圍 ，其中光阻生成之製程中為包含有曝光之程序，其所使用之 光源之選定，可利用相對於光阻之適當的i -線（3 6 5奈米， nm ) ，KrF ( 248奈米），ArF ( 193奈米）等波長相配合。 7. 如申請專利範圍第1項之製備半導體記憶元件的方法 ，其中第一絕緣層為一墊氧化層。 8. 如申請專利範圍第1項之製備半導體記憶元件的方法 ，其中第二絕緣層為一墊氮化層。 9. 如申請專利範圍第1項之製備半導體記憶元件的方法 ，其中ST I區域由半導體之基底材質表面算起，其深度約介
    於2 5 0 0到3 0 0 0埃之間。 1 0.如申請專利範圍第1項之製備半導體記憶元件的方 法，其中DT I區域由半導體之基底材質表面算起，其深度約 介於7 0 0 0到8 0 0 0埃之間。
    第13頁 541665 h Α' 第2圖
    Μ 541665
    ►
TW091110085A 2001-08-30 2002-05-15 Method for fabricating semiconductor memory device TW541665B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0052867A KR100390918B1 (ko) 2001-08-30 2001-08-30 반도체 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
TW541665B true TW541665B (en) 2003-07-11

Family

ID=19713748

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091110085A TW541665B (en) 2001-08-30 2002-05-15 Method for fabricating semiconductor memory device

Country Status (4)

Country Link
US (1) US6815311B2 (zh)
JP (1) JP2003078002A (zh)
KR (1) KR100390918B1 (zh)
TW (1) TW541665B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615473B2 (en) * 2002-01-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Method of introducing ion and method of manufacturing semiconductor device
US6866986B2 (en) * 2002-07-10 2005-03-15 Cypress Semiconductor Corporation Method of 193 NM photoresist stabilization by the use of ion implantation
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
US7741696B2 (en) * 2004-05-13 2010-06-22 St-Ericsson Sa Semiconductor integrated circuit including metal mesh structure
JP4947931B2 (ja) * 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
CN100573870C (zh) * 2004-08-12 2009-12-23 株式会社瑞萨科技 双浅沟绝缘半导体装置及其制造方法
US7679130B2 (en) 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
US7880261B2 (en) * 2008-07-01 2011-02-01 National Semiconductor Corporation Isolation technique allowing both very high and low voltage circuits to be fabricated on the same chip
US9196547B2 (en) * 2009-04-03 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual shallow trench isolation and related applications
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
CN103295952A (zh) * 2013-05-23 2013-09-11 上海华力微电子有限公司 一种双深度浅沟道隔离槽的制备方法
JP6119432B2 (ja) * 2013-05-31 2017-04-26 ソニー株式会社 固体撮像素子、電子機器、および製造方法
CN103400796B (zh) * 2013-08-14 2015-07-08 上海华力微电子有限公司 双深度浅沟道隔离槽的刻蚀工艺
CN107968068A (zh) * 2017-11-23 2018-04-27 武汉新芯集成电路制造有限公司 一种改善深沟槽隔离焦深工艺窗口的方法
CN114530471A (zh) * 2022-04-24 2022-05-24 合肥晶合集成电路股份有限公司 沟槽隔离结构的形成方法以及图像传感器的形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62249448A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体装置の製造方法
JPH02177536A (ja) * 1988-12-28 1990-07-10 Sony Corp ドライエッチング方法
JPH02252233A (ja) * 1989-03-27 1990-10-11 Matsushita Electric Ind Co Ltd 微細パターン形成方法
US5192697A (en) * 1992-01-27 1993-03-09 Chartered Semiconductor Manufacturing Pte Ltd. SOG curing by ion implantation
US5738731A (en) 1993-11-19 1998-04-14 Mega Chips Corporation Photovoltaic device
JP2910536B2 (ja) * 1993-12-02 1999-06-23 日本電気株式会社 半導体装置の製造方法
US5747381A (en) * 1996-02-12 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Technique for the removal of residual spin-on-glass (SOG) after full SOG etchback
US5714037A (en) * 1996-05-17 1998-02-03 Microunity Systems Engineering, Inc. Method of improving adhesion between thin films
JPH1145874A (ja) * 1997-07-25 1999-02-16 Toshiba Corp 半導体装置の製造方法
JPH11195702A (ja) * 1997-12-29 1999-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH11224896A (ja) * 1998-02-06 1999-08-17 Matsushita Electron Corp 半導体装置およびその製造方法
US6162743A (en) * 1998-02-10 2000-12-19 Chu; Cheng-Jye Low dielectric constant film and method thereof
JP2000058786A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法およびそれに用いるレジストパターン形成方法
US6074915A (en) 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
KR20000030938A (ko) * 1998-10-19 2000-06-05 윤종용 상보형 모스 트랜지스터의 소자 분리방법
JP2000340542A (ja) * 1999-05-26 2000-12-08 Sony Corp 半導体装置の製造方法
US6271127B1 (en) * 1999-06-10 2001-08-07 Conexant Systems, Inc. Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials
US6207534B1 (en) * 1999-09-03 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Method to form narrow and wide shallow trench isolations with different trench depths to eliminate isolation oxide dishing
US6407399B1 (en) * 1999-09-30 2002-06-18 Electron Vision Corporation Uniformity correction for large area electron source
US6458430B1 (en) * 1999-12-22 2002-10-01 Axcelis Technologies, Inc. Pretreatment process for plasma immersion ion implantation
US6319837B1 (en) * 2000-06-29 2001-11-20 Agere Systems Guardian Corp. Technique for reducing dishing in Cu-based interconnects
KR100363700B1 (ko) * 2000-06-30 2002-12-05 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US6451685B1 (en) * 2001-02-05 2002-09-17 Micron Technology, Inc. Method for multilevel copper interconnects for ultra large scale integration
US6524973B2 (en) * 2001-03-13 2003-02-25 United Microelectronics Corp. Method for forming low dielectric constant layer
US6582879B2 (en) * 2001-03-27 2003-06-24 Korea Research Institute Of Chemical Technology Reactive photo acid-generating agent and heat-resistant photoresist composition with polyamide precursor
US6630288B2 (en) * 2001-03-28 2003-10-07 Advanced Micro Devices, Inc. Process for forming sub-lithographic photoresist features by modification of the photoresist surface
US6716571B2 (en) * 2001-03-28 2004-04-06 Advanced Micro Devices, Inc. Selective photoresist hardening to facilitate lateral trimming
US6861273B2 (en) * 2001-04-30 2005-03-01 Euv Llc Method of fabricating reflection-mode EUV diffusers
US6503840B2 (en) * 2001-05-02 2003-01-07 Lsi Logic Corporation Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning
US6541361B2 (en) * 2001-06-27 2003-04-01 Lam Research Corp. Plasma enhanced method for increasing silicon-containing photoresist selectivity
US7160671B2 (en) * 2001-06-27 2007-01-09 Lam Research Corporation Method for argon plasma induced ultraviolet light curing step for increasing silicon-containing photoresist selectivity

Also Published As

Publication number Publication date
US6815311B2 (en) 2004-11-09
JP2003078002A (ja) 2003-03-14
KR100390918B1 (ko) 2003-07-12
KR20030018639A (ko) 2003-03-06
US20030045071A1 (en) 2003-03-06

Similar Documents

Publication Publication Date Title
TW541665B (en) Method for fabricating semiconductor memory device
TWI360161B (en) Pitch multiplication using self-assembling materia
CN107112212B (zh) 使用接枝聚合物材料图案化基底
JP7219278B2 (ja) 極紫外線（ｅｕｖ）リソグラフィにおいて感度を向上させるための金属含有トップ・コートを用いるパターニング材料積層膜
US8114573B2 (en) Topography based patterning
CN100594434C (zh) 制具有纳米尺度的大面积由金属膜覆盖的金属结构的方法
TWI374515B (en) Method of forming integrated circuit structure
TW200845124A (en) Methods using block copolymer self-assembly for sub-lithographic patterning
TW200525604A (en) A novel method of trimming technology
TW567575B (en) Fabrication method of semiconductor device and semiconductor device
TW200809921A (en) Method of lithography patterning
TWI263252B (en) Method for forming STI structures with controlled step height
TW202210939A (zh) 建置3d功能性光學材料堆疊結構的方法
JP5333978B2 (ja) パターンを形成する方法
TWI373828B (en) Flash memory cell with a flare gate
TW200919092A (en) Process for forming pattern
TW201030835A (en) Conformal etch material and process
TW514981B (en) Method of manufacturing semiconductor device
TW541591B (en) Method for etching a surface and for etching a substrate for semiconductor devices
TW200403534A (en) Method of manufacturing semiconductor device and method of forming pattern
TW511234B (en) Method of manufacturing a semiconductor device, and embedding material for use therewith
CN107102511B (zh) 相移式光掩模及其制造方法
TWI226108B (en) Method of controlling implantation dosages during coding of read-only memory devices
TWI298514B (en) Method for photolithography in semiconductor manufacturing
TW536738B (en) Multi-layer photoresist lithography and method for forming dual damascene openings by the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees