JP2003078002A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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Abstract
(57)【要約】
【課題】浅いトレンチ分離(ＳＴＩ)領域及び深いトレン
チ分離(ＤＴＩ)領域を有し、これらのトレンチ分離領域
を形成する工程を簡素化した、製造コストが安く、ＳＴ
Ｉ絶縁膜領域の電気的特性に優れた素子を得ることがで
きる半導体メモリ素子の製造方法を提供すること。 【解決手段】ＳＴＩ領域及びＤＴＩ領域が画定された半
導体基板100に、第１の絶縁膜101と第２の絶縁膜102を
順に形成し、第２の絶縁膜102と第１の絶縁膜101と半導
体基板100を選択的にエッチングして、ＳＴＩ領域用ト
レンチ104a、及びＤＴＩ領域用トレンチ106を形成する
ためのＳＴＩ領域形トレンチを形成し、ＳＴＩ領域用ト
レンチの形成域を覆うフォトレジスト膜105aを形成した
後、フォトレジスト膜105aの表層部を硬化させ、硬化さ
せたフォトレジスト膜105aと第２の絶縁膜102をマスク
として、ＤＴＩ領域用トレンチ106を形成する処理を含
む。
チ分離(ＤＴＩ)領域を有し、これらのトレンチ分離領域
を形成する工程を簡素化した、製造コストが安く、ＳＴ
Ｉ絶縁膜領域の電気的特性に優れた素子を得ることがで
きる半導体メモリ素子の製造方法を提供すること。 【解決手段】ＳＴＩ領域及びＤＴＩ領域が画定された半
導体基板100に、第１の絶縁膜101と第２の絶縁膜102を
順に形成し、第２の絶縁膜102と第１の絶縁膜101と半導
体基板100を選択的にエッチングして、ＳＴＩ領域用ト
レンチ104a、及びＤＴＩ領域用トレンチ106を形成する
ためのＳＴＩ領域形トレンチを形成し、ＳＴＩ領域用ト
レンチの形成域を覆うフォトレジスト膜105aを形成した
後、フォトレジスト膜105aの表層部を硬化させ、硬化さ
せたフォトレジスト膜105aと第２の絶縁膜102をマスク
として、ＤＴＩ領域用トレンチ106を形成する処理を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の製造方法に関し、より詳細には、１つの半導体基板に
ＳＴＩ領域用トレンチ及びＤＴＩ領域用トレンチを有す
る半導体メモリ素子の製造方法に関する。
の製造方法に関し、より詳細には、１つの半導体基板に
ＳＴＩ領域用トレンチ及びＤＴＩ領域用トレンチを有す
る半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】ＮＡＮＤタイプのフラッシュメモリ素子
は、一つの拡散層を共有する複数のメモリセルが直列に
接続された構造を有し、これらの複数個のメモリセル
は、入出力線（ビット線）とコンタクトを共用してい
る。
は、一つの拡散層を共有する複数のメモリセルが直列に
接続された構造を有し、これらの複数個のメモリセル
は、入出力線（ビット線）とコンタクトを共用してい
る。
【０００３】ＮＡＮＤタイプフラッシュメモリ素子は、
ランダムリード速度がＮＯＲタイプフラッシュメモリ素
子に比べて遅く、ＮＡＮＤセルアレイに直列に接続され
た複数個のセルを一つの集団として、データの書込み及
び消去をしなければならない。しかしながら、ＮＡＮＤ
タイプフラッシュメモリ素子は、セル面積を小さくする
ことができるので、ビット当たりの製造コストが安いと
いう利点を有する。
ランダムリード速度がＮＯＲタイプフラッシュメモリ素
子に比べて遅く、ＮＡＮＤセルアレイに直列に接続され
た複数個のセルを一つの集団として、データの書込み及
び消去をしなければならない。しかしながら、ＮＡＮＤ
タイプフラッシュメモリ素子は、セル面積を小さくする
ことができるので、ビット当たりの製造コストが安いと
いう利点を有する。
【０００４】従来、上記のＮＡＮＤタイプフラッシュメ
モリ素子では、素子の分離に浅いトレンチ分離(Shallow
Trench Isolation、以下、STIと記す)方式が採用され
ていた。しかし、最近、ＳＴＩ方式と、ＳＴＩよりトレ
ンチの深さが深い、８０００Å以上という深さの「深い
トレンチ分離(Deep Trench Isolation、以下、DTIと記
す)方式」とを併用する試みが進められている。
モリ素子では、素子の分離に浅いトレンチ分離(Shallow
Trench Isolation、以下、STIと記す)方式が採用され
ていた。しかし、最近、ＳＴＩ方式と、ＳＴＩよりトレ
ンチの深さが深い、８０００Å以上という深さの「深い
トレンチ分離(Deep Trench Isolation、以下、DTIと記
す)方式」とを併用する試みが進められている。
【０００５】以下、図１を参照して、従来の技術に係る
ＳＴＩとＤＴＩ併用方式による半導体メモリ素子の製造
方法、特にＤＴＩ領域用のトレンチの形成方法について
説明する。
ＳＴＩとＤＴＩ併用方式による半導体メモリ素子の製造
方法、特にＤＴＩ領域用のトレンチの形成方法について
説明する。
【０００６】図１は、半導体メモリ素子の製造過程にお
けるトレンチの形成方法を説明するための図であり、各
ステップにおける素子の断面構造を示す図である。
けるトレンチの形成方法を説明するための図であり、各
ステップにおける素子の断面構造を示す図である。
【０００７】ここで、図１(ａ)は、半導体基板にＳＴＩ
形成領域とＤＴＩ形成領域を画定した後、半導体基板の
表面に、第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及
びパターニングされた第１のフォトレジスト膜を順に形
成した状態を示す図、同図（ｂ）は、第１のフォトレジ
スト膜をマスクとしてエッチングを行い、ＳＴＩ領域用
トレンチ及びＤＴＩ領域用トレンチを形成するためのＳ
ＴＩ領域形トレンチを形成した状態を示す図、同図
（ｃ）は、第１のフォトレジスト膜を除去し、ＤＴＩ領
域用トレンチの形成域を除く領域を覆う第２のフォトレ
ジスト膜を形成した状態を示す図、同図（ｄ）は、エッ
チングによりＤＴＩ領域用トレンチを形成した状態を示
す図である。
形成領域とＤＴＩ形成領域を画定した後、半導体基板の
表面に、第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及
びパターニングされた第１のフォトレジスト膜を順に形
成した状態を示す図、同図（ｂ）は、第１のフォトレジ
スト膜をマスクとしてエッチングを行い、ＳＴＩ領域用
トレンチ及びＤＴＩ領域用トレンチを形成するためのＳ
ＴＩ領域形トレンチを形成した状態を示す図、同図
（ｃ）は、第１のフォトレジスト膜を除去し、ＤＴＩ領
域用トレンチの形成域を除く領域を覆う第２のフォトレ
ジスト膜を形成した状態を示す図、同図（ｄ）は、エッ
チングによりＤＴＩ領域用トレンチを形成した状態を示
す図である。
【０００８】図１(ａ)に示したように、まず半導体基板
１０にＳＴＩを形成する領域及びＤＴＩを形成する領域
を画定した後、半導体基板１０の全面に第１の絶縁膜１
１、第２の絶縁膜１２、第３の絶縁膜１３を順に蒸着す
る。第１の絶縁膜１１はパッド酸化膜であり、第２の絶
縁膜１２はパッド窒化膜であり、第３の絶縁膜１３はハ
ードマスクとして使われる酸化膜である。次いで、第３
の絶縁膜１３上にフォトレジストを塗布し、さらに露光
及び現像処理を行って選択的にパターニングすることに
より、エッチング用のマスクとして用いる第１のフォト
レジスト膜１４を形成する。
１０にＳＴＩを形成する領域及びＤＴＩを形成する領域
を画定した後、半導体基板１０の全面に第１の絶縁膜１
１、第２の絶縁膜１２、第３の絶縁膜１３を順に蒸着す
る。第１の絶縁膜１１はパッド酸化膜であり、第２の絶
縁膜１２はパッド窒化膜であり、第３の絶縁膜１３はハ
ードマスクとして使われる酸化膜である。次いで、第３
の絶縁膜１３上にフォトレジストを塗布し、さらに露光
及び現像処理を行って選択的にパターニングすることに
より、エッチング用のマスクとして用いる第１のフォト
レジスト膜１４を形成する。
【０００９】続いて、図１(ｂ)に示したように、パター
ニングされた第１のフォトレジスト膜１４をマスクとし
て用いて、第１の絶縁膜１１、第２の絶縁膜１２、第３
の絶縁膜１３と半導体基板１０を選択的にエッチングし
て除去し、それぞれ複数個のＳＴＩ領域用トレンチ１５
ａ、ＳＴＩ領域形トレンチ１５ｂを形成する。ここで、
ＳＴＩ領域形トレンチとは、断面形状がＳＴＩ領域用ト
レンチと同じで、後の工程でＤＴＩ領域用トレンチを形
成するためのトレンチを意味する。また、これらのＳＴ
Ｉ領域用トレンチ１５ａ及びＳＴＩ領域形トレンチ１５
ｂの深さは、通常、半導体基板１０の表面から２５００
〜３０００Åである。
ニングされた第１のフォトレジスト膜１４をマスクとし
て用いて、第１の絶縁膜１１、第２の絶縁膜１２、第３
の絶縁膜１３と半導体基板１０を選択的にエッチングし
て除去し、それぞれ複数個のＳＴＩ領域用トレンチ１５
ａ、ＳＴＩ領域形トレンチ１５ｂを形成する。ここで、
ＳＴＩ領域形トレンチとは、断面形状がＳＴＩ領域用ト
レンチと同じで、後の工程でＤＴＩ領域用トレンチを形
成するためのトレンチを意味する。また、これらのＳＴ
Ｉ領域用トレンチ１５ａ及びＳＴＩ領域形トレンチ１５
ｂの深さは、通常、半導体基板１０の表面から２５００
〜３０００Åである。
【００１０】次いで、マスクとして用いた第１のフォト
レジスト膜１４を除去する。その後、図１(ｃ)に示した
ように、フォトレジストを全面に塗布した後、露光及び
現像処理を行い、ＳＴＩ領域形トレンチ１５ｂを含むＤ
ＴＩ領域用トレンチ形成域が露出するようにパターニン
グされた第２のフォトレジスト膜１６を形成する。第２
のフォトレジスト膜１６の厚さは、通常、１〜３μｍで
ある。
レジスト膜１４を除去する。その後、図１(ｃ)に示した
ように、フォトレジストを全面に塗布した後、露光及び
現像処理を行い、ＳＴＩ領域形トレンチ１５ｂを含むＤ
ＴＩ領域用トレンチ形成域が露出するようにパターニン
グされた第２のフォトレジスト膜１６を形成する。第２
のフォトレジスト膜１６の厚さは、通常、１〜３μｍで
ある。
【００１１】次に、図１(ｄ)に示したように、パターニ
ングされた第２のフォトレジスト膜１６と第３の絶縁膜
１３をマスクとして用いて、ＳＴＩ領域形トレンチ１５
ｂをより深くエッチングし、ＤＴＩ領域用トレンチ１７
を形成する。ＤＴＩ領域用トレンチ１７の深さは、通
常、半導体基板１０の表面から７０００〜８０００Åで
ある。
ングされた第２のフォトレジスト膜１６と第３の絶縁膜
１３をマスクとして用いて、ＳＴＩ領域形トレンチ１５
ｂをより深くエッチングし、ＤＴＩ領域用トレンチ１７
を形成する。ＤＴＩ領域用トレンチ１７の深さは、通
常、半導体基板１０の表面から７０００〜８０００Åで
ある。
【００１２】上述のように、従来のＤＴＩ領域用のトレ
ンチの形成工程は、既存のＳＴＩ領域用トレンチ形成工
程に、ハードマスク１３の形成工程とＤＴＩ領域用トレ
ンチ１７の形成工程が追加されたものである。このよう
な工程で用いられているフォトレジストは、シリコンに
比べてエッチング選択比が充分に小さいとは言えない
（０．９：１）。したがって、ＤＴＩ領域用トレンチ１
７を形成するためのシリコン基板のエッチング工程で、
第２のフォトレジスト膜１６が、エッチングに十分に耐
えることができずに、ＳＴＩ領域用トレンチ１５ａもエ
ッチングされる。
ンチの形成工程は、既存のＳＴＩ領域用トレンチ形成工
程に、ハードマスク１３の形成工程とＤＴＩ領域用トレ
ンチ１７の形成工程が追加されたものである。このよう
な工程で用いられているフォトレジストは、シリコンに
比べてエッチング選択比が充分に小さいとは言えない
（０．９：１）。したがって、ＤＴＩ領域用トレンチ１
７を形成するためのシリコン基板のエッチング工程で、
第２のフォトレジスト膜１６が、エッチングに十分に耐
えることができずに、ＳＴＩ領域用トレンチ１５ａもエ
ッチングされる。
【００１３】図２は、ＳＴＩ領域用トレンチ部が損傷し
た状態を示す図であり、ＳＴＩ領域用トレンチ（１段目
までの孔の部分）の底部に、さらに径の小さいトレンチ
が形成されていることが分かる。このような損傷を受け
ると、半導体メモリ素子としての動作不良を招く。この
損傷を防止するために、従来のＤＴＩ領域用トレンチの
形成方法では、前述のように、ハードマスクとして第３
の絶縁膜１３を用いている。
た状態を示す図であり、ＳＴＩ領域用トレンチ（１段目
までの孔の部分）の底部に、さらに径の小さいトレンチ
が形成されていることが分かる。このような損傷を受け
ると、半導体メモリ素子としての動作不良を招く。この
損傷を防止するために、従来のＤＴＩ領域用トレンチの
形成方法では、前述のように、ハードマスクとして第３
の絶縁膜１３を用いている。
【００１４】しかしながら、第３の絶縁膜１３は、半導
体メモリ素子の製造上では、ＳＴＩ領域用トレンチの損
傷を防止する目的にのみ用いられるものであり、半導体
メモリ素子の構成要素として必要なものではない。した
がって、製造工程を複雑にし、かつ、製造コストを高く
するという原因になっている。また、第３の絶縁膜１３
と第１のフォトレジスト膜１４及び第２のフォトレジス
ト膜１６との間の界面には不整合が生じるので、パター
ン崩壊現象が発生しやすい。
体メモリ素子の製造上では、ＳＴＩ領域用トレンチの損
傷を防止する目的にのみ用いられるものであり、半導体
メモリ素子の構成要素として必要なものではない。した
がって、製造工程を複雑にし、かつ、製造コストを高く
するという原因になっている。また、第３の絶縁膜１３
と第１のフォトレジスト膜１４及び第２のフォトレジス
ト膜１６との間の界面には不整合が生じるので、パター
ン崩壊現象が発生しやすい。
【００１５】また、ＤＴＩ領域用トレンチ１７を形成す
るためには、フォトレジストの厚さを一定の厚さ（１〜
３μｍ）以上としなければならないので、マスキング工
程の進行と共に工程マージンが減少するという問題点が
ある。
るためには、フォトレジストの厚さを一定の厚さ（１〜
３μｍ）以上としなければならないので、マスキング工
程の進行と共に工程マージンが減少するという問題点が
ある。
【００１６】
【発明が解決しようとする課題】本発明は、前記の従来
の技術における問題点を解決するためになされたもの
で、本発明の目的は、１つの基板にＳＴＩ絶縁膜及びＤ
ＴＩ絶縁膜を有し、これらのトレンチ分離領域を形成す
る工程を簡素化した、製造コストが安く、ＳＴＩ絶縁膜
領域の電気的特性に優れた素子を得ることができる半導
体メモリ素子の製造方法を提供することにある。
の技術における問題点を解決するためになされたもの
で、本発明の目的は、１つの基板にＳＴＩ絶縁膜及びＤ
ＴＩ絶縁膜を有し、これらのトレンチ分離領域を形成す
る工程を簡素化した、製造コストが安く、ＳＴＩ絶縁膜
領域の電気的特性に優れた素子を得ることができる半導
体メモリ素子の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体メモリ素子の製造方法は、深さ
の浅い素子分離（ＳＴＩ）領域用トレンチ形成した後、
深さが深い素子分離（ＤＴＩ）領域用トレンチを形成す
る際に、フォトレジストの耐エッチング性を向上させる
手段を講じることにより、前述の課題を解決することを
特徴としている。
に、本発明に係る半導体メモリ素子の製造方法は、深さ
の浅い素子分離（ＳＴＩ）領域用トレンチ形成した後、
深さが深い素子分離（ＤＴＩ）領域用トレンチを形成す
る際に、フォトレジストの耐エッチング性を向上させる
手段を講じることにより、前述の課題を解決することを
特徴としている。
【００１８】具体的には、本発明に係る半導体メモリ素
子の製造方法は、浅いトレンチ分離（ＳＴＩ）領域及び
深いトレンチ分離（ＤＴＩ）領域を有する半導体メモリ
素子の製造方法において、前記ＳＴＩ領域及びＤＴＩ領
域が画定された半導体基板に、第１の絶縁膜と第２の絶
縁膜を順に形成するステップと、前記第２の絶縁膜と第
１の絶縁膜と半導体基板とを選択的にエッチングし、Ｓ
ＴＩ領域用トレンチ、及びＤＴＩ領域用トレンチを形成
するためのＳＴＩ領域形トレンチを形成するステップ
と、前記ＳＴＩ領域用トレンチの形成域を覆うようにフ
ォトレジスト膜を形成した後、該フォトレジスト膜の表
層部を硬化させるステップと、該硬化させたフォトレジ
スト膜と前記第２の絶縁膜とをマスクとして、マスクさ
れていない前記ＳＴＩ領域形トレンチのエッチングを行
うことにより、前記ＤＴＩ領域用トレンチを形成するス
テップとを含むことを特徴としている。
子の製造方法は、浅いトレンチ分離（ＳＴＩ）領域及び
深いトレンチ分離（ＤＴＩ）領域を有する半導体メモリ
素子の製造方法において、前記ＳＴＩ領域及びＤＴＩ領
域が画定された半導体基板に、第１の絶縁膜と第２の絶
縁膜を順に形成するステップと、前記第２の絶縁膜と第
１の絶縁膜と半導体基板とを選択的にエッチングし、Ｓ
ＴＩ領域用トレンチ、及びＤＴＩ領域用トレンチを形成
するためのＳＴＩ領域形トレンチを形成するステップ
と、前記ＳＴＩ領域用トレンチの形成域を覆うようにフ
ォトレジスト膜を形成した後、該フォトレジスト膜の表
層部を硬化させるステップと、該硬化させたフォトレジ
スト膜と前記第２の絶縁膜とをマスクとして、マスクさ
れていない前記ＳＴＩ領域形トレンチのエッチングを行
うことにより、前記ＤＴＩ領域用トレンチを形成するス
テップとを含むことを特徴としている。
【００１９】上記の本発明に係る半導体メモリ素子の製
造方法において、フォトレジスト膜の表層部を硬化させ
る処理は、前記フォトレジスト膜に高いエネルギーを有
するアルゴンイオンを注入する処理を含むことが望まし
い。また、フォトレジストの表層部を硬化させる処理
を、電子ビームの照射によって行うこともできる。上記
のフォトレジストの硬化処理において、アルゴンイオン
の注入は、イオンの注入量：１０12〜１０15ｉｏｎｓ／
ｃｍ2、イオンの注入エネルギー：１０〜２００ＫｅＶ
の範囲で行うことが望ましい。一方、電子ビームの照射
は、電子ビームのエネルギー：１０００〜２０００μＣ
／ｃｍ2の範囲で行うことが望ましい。
造方法において、フォトレジスト膜の表層部を硬化させ
る処理は、前記フォトレジスト膜に高いエネルギーを有
するアルゴンイオンを注入する処理を含むことが望まし
い。また、フォトレジストの表層部を硬化させる処理
を、電子ビームの照射によって行うこともできる。上記
のフォトレジストの硬化処理において、アルゴンイオン
の注入は、イオンの注入量：１０12〜１０15ｉｏｎｓ／
ｃｍ2、イオンの注入エネルギー：１０〜２００ＫｅＶ
の範囲で行うことが望ましい。一方、電子ビームの照射
は、電子ビームのエネルギー：１０００〜２０００μＣ
／ｃｍ2の範囲で行うことが望ましい。
【００２０】なお、上記のＳＴＩ領域用トレンチ、ＤＴ
Ｉ領域用トレンチとは、後の工程でトレンチ内に絶縁膜
を埋め込み、それぞれＳＴＩ領域、ＤＴＩ領域を形成す
るために用いられるトレンチを意味し、ＳＴＩ領域形ト
レンチとは、トレンチの形状がＳＴＩ領域用トレンチと
ほぼ同様で、後の工程でＤＴＩ領域用トレンチの形成に
用いられるトレンチを意味する。
Ｉ領域用トレンチとは、後の工程でトレンチ内に絶縁膜
を埋め込み、それぞれＳＴＩ領域、ＤＴＩ領域を形成す
るために用いられるトレンチを意味し、ＳＴＩ領域形ト
レンチとは、トレンチの形状がＳＴＩ領域用トレンチと
ほぼ同様で、後の工程でＤＴＩ領域用トレンチの形成に
用いられるトレンチを意味する。
【００２１】
【発明の実施の形態】以下、添付する図面を参照し、本
発明の好ましい実施の形態に係る半導体メモリ素子の製
造方法を詳細に説明する。
発明の好ましい実施の形態に係る半導体メモリ素子の製
造方法を詳細に説明する。
【００２２】図３は、本発明の実施の形態に係る半導体
メモリ素子の製造方法を説明するための図であり、図３
（ａ）〜図３（ｄ）は、製造過程の各段階における素子
の断面構造を示す図である。
メモリ素子の製造方法を説明するための図であり、図３
（ａ）〜図３（ｄ）は、製造過程の各段階における素子
の断面構造を示す図である。
【００２３】ここで、図３(ａ)は、半導体基板にＳＴＩ
領域とＤＴＩ領域を画定した後、半導体基板の表面に、
第１の絶縁膜、第２の絶縁膜、パターニングされた第１
のフォトレジスト膜を順に形成した状態を示す図、同図
（ｂ）は、第１のフォトレジスト膜をマスクとしてエッ
チングを行い、ＳＴＩ領域用トレンチ及びＳＴＩ領域形
トレンチを形成した状態を示す図、同図（ｃ）は、第１
のフォトレジスト膜を除去し、ＳＴＩ領域用トレンチ形
成域に第２のフォトレジスト膜を形成した状態を示す
図、同図（ｄ）は、エッチングによりＤＴＩ領域用トレ
ンチを形成した状態を示す図である。
領域とＤＴＩ領域を画定した後、半導体基板の表面に、
第１の絶縁膜、第２の絶縁膜、パターニングされた第１
のフォトレジスト膜を順に形成した状態を示す図、同図
（ｂ）は、第１のフォトレジスト膜をマスクとしてエッ
チングを行い、ＳＴＩ領域用トレンチ及びＳＴＩ領域形
トレンチを形成した状態を示す図、同図（ｃ）は、第１
のフォトレジスト膜を除去し、ＳＴＩ領域用トレンチ形
成域に第２のフォトレジスト膜を形成した状態を示す
図、同図（ｄ）は、エッチングによりＤＴＩ領域用トレ
ンチを形成した状態を示す図である。
【００２４】はじめに、図３（ａ）に示したように、半
導体基板１００に、ＳＴＩ領域とＤＴＩ領域を画定した
後、半導体基板１００の全面に第１の絶縁膜１０１と第
２の絶縁膜１０２を順に蒸着法、スパッタリング法等に
より形成する。ここで、例えば、第１の絶縁膜１０１は
パッド酸化膜であり、第２の絶縁膜１０２はパッド窒化
膜である。
導体基板１００に、ＳＴＩ領域とＤＴＩ領域を画定した
後、半導体基板１００の全面に第１の絶縁膜１０１と第
２の絶縁膜１０２を順に蒸着法、スパッタリング法等に
より形成する。ここで、例えば、第１の絶縁膜１０１は
パッド酸化膜であり、第２の絶縁膜１０２はパッド窒化
膜である。
【００２５】次いで、第２の絶縁膜１０２上にフォトレ
ジストを塗布し、露光及び現像処理により選択的にパタ
ーニングされた第１のフォトレジスト膜１０３を形成す
る。
ジストを塗布し、露光及び現像処理により選択的にパタ
ーニングされた第１のフォトレジスト膜１０３を形成す
る。
【００２６】その後、図３(ｂ)に示したように、パター
ニングされた第１のフォトレジスト膜１０３をマスクと
して用いて、第１の絶縁膜１０１、第２の絶縁膜１０２
と半導体基板１００を選択的にエッチングし、それぞれ
その一部を例示する、複数個のＳＴＩ領域用トレンチ１
０４ａ及びＳＴＩ領域形トレンチ１０４ｂを形成する。
ＳＴＩ領域用トレンチ１０４ａ、ＳＴＩ領域形トレンチ
１０４ｂの深さは、半導体基板１００の表面から２５０
０〜３０００Åの範囲とすることが望ましい。
ニングされた第１のフォトレジスト膜１０３をマスクと
して用いて、第１の絶縁膜１０１、第２の絶縁膜１０２
と半導体基板１００を選択的にエッチングし、それぞれ
その一部を例示する、複数個のＳＴＩ領域用トレンチ１
０４ａ及びＳＴＩ領域形トレンチ１０４ｂを形成する。
ＳＴＩ領域用トレンチ１０４ａ、ＳＴＩ領域形トレンチ
１０４ｂの深さは、半導体基板１００の表面から２５０
０〜３０００Åの範囲とすることが望ましい。
【００２７】次いで、第１のフォトレジスト膜１０３を
除去した後、新たにフォトレジストを塗布し、露光及び
現像処理を行い、図３(ｃ)に示したように、ＳＴＩ領域
用トレンチの形成域を覆い、ＤＴＩ領域用トレンチ形成
域を露出させるようにパターニングされた第２のフォト
レジスト膜１０５ａを形成する。
除去した後、新たにフォトレジストを塗布し、露光及び
現像処理を行い、図３(ｃ)に示したように、ＳＴＩ領域
用トレンチの形成域を覆い、ＤＴＩ領域用トレンチ形成
域を露出させるようにパターニングされた第２のフォト
レジスト膜１０５ａを形成する。
【００２８】なお、ＳＴＩ領域用トレンチの形成域と
は、ＤＴＩ領域用トレンチ部を除く領域であり、少なく
ともＳＴＩ領域用トレンチ部を意味し、ＳＴＩ領域用ト
レンチ部とその周囲の領域を含んでもよい。また、第２
のフォトレジスト膜１０５ａをパターニングする際の露
光には、水銀ランプのｉ線（３６５ｎｍ）、ＫｒＦエキ
シマレーザ（２４８ｎｍ）、ＡｒＦエキシマレーザ（１
９３ｎｍ）の光源のうちいずれか一つを用いる。この場
合、フォトレジストは、こららの光源に対応するタイプ
を使用するようにする。
は、ＤＴＩ領域用トレンチ部を除く領域であり、少なく
ともＳＴＩ領域用トレンチ部を意味し、ＳＴＩ領域用ト
レンチ部とその周囲の領域を含んでもよい。また、第２
のフォトレジスト膜１０５ａをパターニングする際の露
光には、水銀ランプのｉ線（３６５ｎｍ）、ＫｒＦエキ
シマレーザ（２４８ｎｍ）、ＡｒＦエキシマレーザ（１
９３ｎｍ）の光源のうちいずれか一つを用いる。この場
合、フォトレジストは、こららの光源に対応するタイプ
を使用するようにする。
【００２９】次に、パターニングされた第２のフォトレ
ジスト膜１０５ａにアルゴン（Ａｒ）イオンを注入し、
第２のフォトレジスト膜１０５ａの表層部を硬化させ
る。アルゴンイオンの注入は、イオンの注入量：１０12
〜１０15ｉｏｎｓ／ｃｍ2、イオンの注入エネルギー：
１０〜２００ＫｅＶの範囲とする。注入エネルギーの上
限を制限するのは、第２のフォトレジスト膜１０５ａの
表面へのアルゴンイオンの注入エネルギーが高すぎる
と、このエネルギーによりフォトレジスト重合体が交差
結合を起こし、フォトレジストの硬さが硬くなりすぎる
からである。ただし、アルゴン自体は、不活性であるの
で、フォトレジストにエネルギーを加える作用だけを持
ち、また原子価が大きいので、高いエネルギーを供給こ
とができる。
ジスト膜１０５ａにアルゴン（Ａｒ）イオンを注入し、
第２のフォトレジスト膜１０５ａの表層部を硬化させ
る。アルゴンイオンの注入は、イオンの注入量：１０12
〜１０15ｉｏｎｓ／ｃｍ2、イオンの注入エネルギー：
１０〜２００ＫｅＶの範囲とする。注入エネルギーの上
限を制限するのは、第２のフォトレジスト膜１０５ａの
表面へのアルゴンイオンの注入エネルギーが高すぎる
と、このエネルギーによりフォトレジスト重合体が交差
結合を起こし、フォトレジストの硬さが硬くなりすぎる
からである。ただし、アルゴン自体は、不活性であるの
で、フォトレジストにエネルギーを加える作用だけを持
ち、また原子価が大きいので、高いエネルギーを供給こ
とができる。
【００３０】一方、アルゴンイオンの注入処理の代り
に、電子ビーム照射による硬化処理を利用してもよい。
電子ビーム照射による硬化処理の場合には、第２のフォ
トレジスト膜１０５ａの表面に高いエネルギーを有する
電子流を照射することにより、フォトレジスト重合体の
交差結合を瞬間的に起こさせることができる。、そのた
め、短時間に第２のフォトレジスト膜１０５ａの耐エッ
チング性を向上させることができる。電子ビーム照射の
際の照射エネルギーは、１０００〜２０００μＣ／ｃｍ
2の範囲とする。
に、電子ビーム照射による硬化処理を利用してもよい。
電子ビーム照射による硬化処理の場合には、第２のフォ
トレジスト膜１０５ａの表面に高いエネルギーを有する
電子流を照射することにより、フォトレジスト重合体の
交差結合を瞬間的に起こさせることができる。、そのた
め、短時間に第２のフォトレジスト膜１０５ａの耐エッ
チング性を向上させることができる。電子ビーム照射の
際の照射エネルギーは、１０００〜２０００μＣ／ｃｍ
2の範囲とする。
【００３１】上記の電子ビーム照射による硬化処理の場
合、フォトレジストの表面近傍で若干の損耗が発生し、
フォトレジストの損耗というマイナスの作用がある。し
かし、そのマイナスの作用に比べて、耐エッチング性の
向上というプラスの効果の方が著しく大きい。
合、フォトレジストの表面近傍で若干の損耗が発生し、
フォトレジストの損耗というマイナスの作用がある。し
かし、そのマイナスの作用に比べて、耐エッチング性の
向上というプラスの効果の方が著しく大きい。
【００３２】第２のフォトレジスト膜１０５ａの表層部
を硬化させた後、図３(ｄ)に示したように、硬化した第
２のフォトレジスト膜１０５ａと第２の絶縁膜１０２を
マスクとして用いて、ＳＴＩ領域形トレンチ（図３(ｃ)
における１０４ｂ）をより深くエッチングし、ＤＴＩ領
域用トレンチ１０６を形成する。この際、ＤＴＩ領域用
トレンチ１０６の深さは、半導体基板１００の表面か
ら、７０００〜８０００Åの範囲とする。
を硬化させた後、図３(ｄ)に示したように、硬化した第
２のフォトレジスト膜１０５ａと第２の絶縁膜１０２を
マスクとして用いて、ＳＴＩ領域形トレンチ（図３(ｃ)
における１０４ｂ）をより深くエッチングし、ＤＴＩ領
域用トレンチ１０６を形成する。この際、ＤＴＩ領域用
トレンチ１０６の深さは、半導体基板１００の表面か
ら、７０００〜８０００Åの範囲とする。
【００３３】その後、第２のフォトレジスト膜１０５ａ
を除去することにより、１つの半導体基板１００に、Ｓ
ＴＩ領域用トレンチ及びＤＴＩ領域用トレンチの両者が
形成された基板が得られる。
を除去することにより、１つの半導体基板１００に、Ｓ
ＴＩ領域用トレンチ及びＤＴＩ領域用トレンチの両者が
形成された基板が得られる。
【００３４】上述のようなトレンチの形成に引き続い
て、通常工業的に採用されている半導体メモリ素子の製
造方法を適用することにより、１つの基板にＳＴＩ絶縁
膜及びＤＴＩ絶縁膜を有し、製造コストが安く、ＳＴＩ
絶縁膜領域の電気的特性に優れた半導体メモリ素子を得
ることができる。
て、通常工業的に採用されている半導体メモリ素子の製
造方法を適用することにより、１つの基板にＳＴＩ絶縁
膜及びＤＴＩ絶縁膜を有し、製造コストが安く、ＳＴＩ
絶縁膜領域の電気的特性に優れた半導体メモリ素子を得
ることができる。
【００３５】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ素子の製造方法によれば、深さが異なるトレン
チを形成する際に、従来用いられていたハードマスク用
酸化膜を形成しパターニングする工程を減らすことがで
きるので、工程を簡素化することができる。
体メモリ素子の製造方法によれば、深さが異なるトレン
チを形成する際に、従来用いられていたハードマスク用
酸化膜を形成しパターニングする工程を減らすことがで
きるので、工程を簡素化することができる。
【００３６】また、本発明に係る製造方法では、ハード
マスク用酸化膜を用いないので、従来の方法では問題と
なるハードマスク用酸化膜とフォトレジスト膜との界面
における不整合に起因するパターンの崩壊という問題が
ない。そのため、フォトレジスト膜の厚みを薄くするこ
とができるので、マスク工程マージンを増加させること
ができ、製造過程における管理が容易になるという利点
がある。
マスク用酸化膜を用いないので、従来の方法では問題と
なるハードマスク用酸化膜とフォトレジスト膜との界面
における不整合に起因するパターンの崩壊という問題が
ない。そのため、フォトレジスト膜の厚みを薄くするこ
とができるので、マスク工程マージンを増加させること
ができ、製造過程における管理が容易になるという利点
がある。
【図１】 従来の技術に係る半導体メモリ素子の製造方
法を説明するための図であり、図１（ａ）〜図１（ｄ）
は、製造過程の各段階における素子の断面構造を示す図
である。ここで、(ａ)は、半導体基板にＳＴＩ形成領域
とＤＴＩ形成領域を画定した後、半導体基板の表面に、
第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及びパター
ニングされた第１のフォトレジスト膜を順に形成した状
態を示す図、（ｂ）は、第１のフォトレジスト膜をマス
クとしてエッチングを行い、ＳＴＩ領域用トレンチ、及
びＤＴＩ領域用トレンチを形成するためのＳＴＩ領域形
トレンチを形成した状態を示す図、（ｃ）は、第１のフ
ォトレジスト膜を除去し、ＤＴＩ領域用トレンチの形成
域を除く領域を覆う第２のフォトレジスト膜を形成した
状態を示す図、（ｄ）は、エッチングによりＤＴＩ領域
用トレンチを形成した状態を示す図である。
法を説明するための図であり、図１（ａ）〜図１（ｄ）
は、製造過程の各段階における素子の断面構造を示す図
である。ここで、(ａ)は、半導体基板にＳＴＩ形成領域
とＤＴＩ形成領域を画定した後、半導体基板の表面に、
第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及びパター
ニングされた第１のフォトレジスト膜を順に形成した状
態を示す図、（ｂ）は、第１のフォトレジスト膜をマス
クとしてエッチングを行い、ＳＴＩ領域用トレンチ、及
びＤＴＩ領域用トレンチを形成するためのＳＴＩ領域形
トレンチを形成した状態を示す図、（ｃ）は、第１のフ
ォトレジスト膜を除去し、ＤＴＩ領域用トレンチの形成
域を除く領域を覆う第２のフォトレジスト膜を形成した
状態を示す図、（ｄ）は、エッチングによりＤＴＩ領域
用トレンチを形成した状態を示す図である。
【図２】 従来の技術によりＤＴＩ領域用トレンチを形
成する際に、ＳＴＩ領域用トレンチが受ける損傷を示す
写真である。
成する際に、ＳＴＩ領域用トレンチが受ける損傷を示す
写真である。
【図３】 本発明の実施の形態に係る半導体メモリ素子
の製造方法を説明するための図であり、図３（ａ）〜図
３（ｄ）は、製造過程の各段階における素子の断面構造
を示す図である。ここで、(ａ)は、半導体基板にＳＴＩ
形成領域とＤＴＩ形成領域を画定した後、半導体基板の
表面に、第１の絶縁膜、第２の絶縁膜、パターニングさ
れた第１のフォトレジスト膜を順に形成した状態を示す
図、（ｂ）は、第１のフォトレジスト膜をマスクとして
エッチングを行い、ＳＴＩ領域用トレンチ、及びＤＴＩ
領域用トレンチを形成するためのＳＴＩ領域形トレンチ
を形成した状態を示す図、（ｃ）は、第１のフォトレジ
スト膜を除去し、ＳＴＩ領域用トレンチ形成域に第２の
フォトレジスト膜を形成した状態を示す図、（ｄ）は、
エッチングによりＤＴＩ領域用トレンチを形成した状態
を示す図である。
の製造方法を説明するための図であり、図３（ａ）〜図
３（ｄ）は、製造過程の各段階における素子の断面構造
を示す図である。ここで、(ａ)は、半導体基板にＳＴＩ
形成領域とＤＴＩ形成領域を画定した後、半導体基板の
表面に、第１の絶縁膜、第２の絶縁膜、パターニングさ
れた第１のフォトレジスト膜を順に形成した状態を示す
図、（ｂ）は、第１のフォトレジスト膜をマスクとして
エッチングを行い、ＳＴＩ領域用トレンチ、及びＤＴＩ
領域用トレンチを形成するためのＳＴＩ領域形トレンチ
を形成した状態を示す図、（ｃ）は、第１のフォトレジ
スト膜を除去し、ＳＴＩ領域用トレンチ形成域に第２の
フォトレジスト膜を形成した状態を示す図、（ｄ）は、
エッチングによりＤＴＩ領域用トレンチを形成した状態
を示す図である。
１００ 半導体基板
１０１ 第１の絶縁膜
１０２ 第２の絶縁膜
１０３ 第１のフォトレジスト膜
１０４ａ ＳＴＩ領域用トレンチ
１０４ｂ ＳＴＩ領域形トレンチ
１０５ａ 第２のフォトレジスト膜
１０６ ＤＴＩ領域用トレンチ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H096 AA25 HA07 HA11 JA01 KA02
KA30
5F032 AA35 AA67 DA28 DA60
5F046 LA18
5F083 EP76 NA01 PR01 PR03 PR36
Claims (10)
- 【請求項１】浅いトレンチ分離（ＳＴＩ）領域及び深い
トレンチ分離（ＤＴＩ）領域を有する半導体メモリ素子
の製造方法において、 前記ＳＴＩ領域及びＤＴＩ領域が画定された半導体基板
に、第１の絶縁膜と第２の絶縁膜を順に形成するステッ
プと、 前記第２の絶縁膜と前記第１の絶縁膜と前記半導体基板
とを選択的にエッチングし、ＳＴＩ領域用トレンチ、及
びＤＴＩ領域用トレンチを形成するためのＳＴＩ領域形
トレンチを形成するステップと、 前記ＳＴＩ領域用トレンチの形成域を覆うようにフォト
レジスト膜を形成した後、該フォトレジスト膜の表層部
を硬化させるステップと、 該硬化させたフォトレジスト膜と前記第２の絶縁膜とを
マスクとして、マスクされていない前記ＳＴＩ領域形ト
レンチのエッチングを行うことにより、前記ＤＴＩ領域
用トレンチを形成するステップとを含むことを特徴とす
る半導体メモリ素子の製造方法。 - 【請求項２】前記フォトレジスト膜の表層部を硬化させ
る処理が、前記フォトレジスト膜に高いエネルギーを有
するアルゴンイオンを注入する処理を含むことを特徴と
する請求項１に記載の半導体メモリ素子の製造方法。 - 【請求項３】前記アルゴンイオンの注入を、イオンの注
入量：１０12〜１０15ｉｏｎｓ／ｃｍ2、イオンの注入
エネルギー：１０〜２００ＫｅＶの範囲で行うことを特
徴とする請求項２に記載の半導体メモリ素子の製造方
法。 - 【請求項４】前記フォトレジストの表層部を硬化させる
処理を、電子ビームの照射によって行うことを特徴とす
る請求項１に記載の半導体メモリ素子の製造方法。 - 【請求項５】前記電子ビームの照射を、電子ビームのエ
ネルギー：１０００〜２０００μＣ／ｃｍ2の範囲で行
うことを特徴とする請求項４に記載の半導体メモリ素子
の製造方法。 - 【請求項６】前記フォトレジスト膜の形成処理が、水銀
ランプのｉ線（３６５ｎｍ）、エキシマレーザのＫｒＦ
（２４８ｎｍ）及びエキシマレーザのＡｒＦ（１９３ｎ
ｍ）光源のうちのいずれか一つを露光する処理を含むこ
とを特徴とする請求項１に記載の半導体メモリ素子の製
造方法。 - 【請求項７】前記第１の絶縁膜が、パッド酸化膜である
ことを特徴とする請求項１に記載の半導体メモリ素子の
製造方法。 - 【請求項８】前記第２の絶縁膜が、パッド窒化膜である
ことを特徴とする請求項１に記載の半導体メモリ素子の
製造方法。 - 【請求項９】前記ＳＴＩ領域用トレンチ及びＳＴＩ領域
形トレンチの深さが、前記半導体基板の表面から２５０
０〜３０００Åの範囲であることを特徴とする請求項１
に記載の半導体メモリ素子の製造方法。 - 【請求項１０】前記ＤＴＩ領域用トレンチの深さが、前
記半導体基板の表面から７０００〜８０００Åの範囲で
あることを特徴とする請求項１に記載の半導体メモリ素
子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-052867 | 2001-08-30 | ||
| KR10-2001-0052867A KR100390918B1 (ko) | 2001-08-30 | 2001-08-30 | 반도체 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003078002A true JP2003078002A (ja) | 2003-03-14 |
Family
ID=19713748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002041152A Pending JP2003078002A (ja) | 2001-08-30 | 2002-02-19 | 半導体メモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6815311B2 (ja) |
| JP (1) | JP2003078002A (ja) |
| KR (1) | KR100390918B1 (ja) |
| TW (1) | TW541665B (ja) |
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