JP2000340542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000340542A JP2000340542A JP11145816A JP14581699A JP2000340542A JP 2000340542 A JP2000340542 A JP 2000340542A JP 11145816 A JP11145816 A JP 11145816A JP 14581699 A JP14581699 A JP 14581699A JP 2000340542 A JP2000340542 A JP 2000340542A
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Abstract
(57)【要約】
【課題】 スパッタエッチングと成膜との同時競合反応
を用いたＣＶＤ法では、溝のアスペクト比が大きくなる
ほど堆積膜の埋め込み膜厚が厚くなることによる、その
後のＣＭＰにおける堆積膜の研磨残りの発生、面積比率
の小さい孤立パターンの過剰研磨の発生等の問題の解決
を図る。 【解決手段】 基体１１に形成されたアスペクト比の異
なる複数の凹部１６のうち、所定値以上のアスペクト比
を有する凹部１６をさらに深く追加エッチングしてか
ら、スパッタエッチングと成膜との同時競合反応により
各凹部１６を埋め込む堆積膜（シリコン酸化膜）１９を
形成し、その後、堆積膜１９のうち各凹部１６内に埋め
込まれた堆積膜１９を除く他の堆積膜１９を除去する製
造方法であり、堆積膜１９を形成する前に、追加エッチ
ングで用いたエッチングマスクのレジスト膜１７を用い
て基体１１に不純物をドーピングする製造方法である。
を用いたＣＶＤ法では、溝のアスペクト比が大きくなる
ほど堆積膜の埋め込み膜厚が厚くなることによる、その
後のＣＭＰにおける堆積膜の研磨残りの発生、面積比率
の小さい孤立パターンの過剰研磨の発生等の問題の解決
を図る。 【解決手段】 基体１１に形成されたアスペクト比の異
なる複数の凹部１６のうち、所定値以上のアスペクト比
を有する凹部１６をさらに深く追加エッチングしてか
ら、スパッタエッチングと成膜との同時競合反応により
各凹部１６を埋め込む堆積膜（シリコン酸化膜）１９を
形成し、その後、堆積膜１９のうち各凹部１６内に埋め
込まれた堆積膜１９を除く他の堆積膜１９を除去する製
造方法であり、堆積膜１９を形成する前に、追加エッチ
ングで用いたエッチングマスクのレジスト膜１７を用い
て基体１１に不純物をドーピングする製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは、トレンチ素子分離を用いた高集
積度半導体装置、特には、ＤＲＡＭ等のメモリとロジッ
クとを混載した半導体装置の製造方法に関する。
方法に関し、詳しくは、トレンチ素子分離を用いた高集
積度半導体装置、特には、ＤＲＡＭ等のメモリとロジッ
クとを混載した半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化、高集積化が進
むにつれてアクティブ領域を確保しつつ素子分離能力も
確保する素子分離の形成技術が重要となってきている。
特にシリコン基体に溝を形成し、そこにシリコン酸化膜
を埋め込んだ後、溝内のシリコン酸化膜のみ残すことに
より素子分離を形成するシャロートレンチアイソレーシ
ョン（以下ＳＴＩという）は従来から用いられてきたＬ
ＯＣＯＳ法のようなバーズビークが形成されないため、
アクティブ領域の確保と素子分離能力の確保の両立が容
易に行える。
むにつれてアクティブ領域を確保しつつ素子分離能力も
確保する素子分離の形成技術が重要となってきている。
特にシリコン基体に溝を形成し、そこにシリコン酸化膜
を埋め込んだ後、溝内のシリコン酸化膜のみ残すことに
より素子分離を形成するシャロートレンチアイソレーシ
ョン（以下ＳＴＩという）は従来から用いられてきたＬ
ＯＣＯＳ法のようなバーズビークが形成されないため、
アクティブ領域の確保と素子分離能力の確保の両立が容
易に行える。
【０００３】ＳＴＩを形成する方法としては、例えばシ
リコン基体にシリコン酸化膜を形成し、次にシリコン窒
化膜を形成する。その後リソグラフィー技術によってレ
ジストパターニングを行い、そのパターニングしたレジ
スト膜をエッチングマスクに用いて、上記シリコン窒化
膜とシリコン酸化膜からなるパッド酸化膜とをドライエ
ッチングにより異方性加工する。次いでシリコン基体の
エッチングを行って溝を形成した後、レジスト膜を除去
する。
リコン基体にシリコン酸化膜を形成し、次にシリコン窒
化膜を形成する。その後リソグラフィー技術によってレ
ジストパターニングを行い、そのパターニングしたレジ
スト膜をエッチングマスクに用いて、上記シリコン窒化
膜とシリコン酸化膜からなるパッド酸化膜とをドライエ
ッチングにより異方性加工する。次いでシリコン基体の
エッチングを行って溝を形成した後、レジスト膜を除去
する。
【０００４】次いで、溝の内壁を酸化する。さらに化学
的気相成長（以下、ＣＶＤという、ＣＶＤはChemical V
apor Deposition の略）法によってシリコン酸化膜を堆
積した後、化学的機械研磨（以下ＣＭＰという、ＣＭＰ
はChemical Mechanical Polishing の略）によって、溝
に埋め込まれた以外の余分なシリコン酸化膜を研磨して
除去する。次いで等方性エッチングによりシリコン窒化
膜を除去する。さらにフッ酸水溶液を用いたウエットエ
ッチングにより、パッド酸化膜を除去した後、熱酸化法
によって、再度シリコン基体の表面にシリコン酸化膜を
形成する。その後、リソグラフィー技術によりレジスト
パターニングを行ってイオン注入用マスクを形成し、そ
のマスクを用いたイオン注入法によりウエルを形成した
後、イオン注入用マスクを除去する。この一連のプロセ
スを、ｎウエルの形成およびｐウエルの形成に対して行
う。
的気相成長（以下、ＣＶＤという、ＣＶＤはChemical V
apor Deposition の略）法によってシリコン酸化膜を堆
積した後、化学的機械研磨（以下ＣＭＰという、ＣＭＰ
はChemical Mechanical Polishing の略）によって、溝
に埋め込まれた以外の余分なシリコン酸化膜を研磨して
除去する。次いで等方性エッチングによりシリコン窒化
膜を除去する。さらにフッ酸水溶液を用いたウエットエ
ッチングにより、パッド酸化膜を除去した後、熱酸化法
によって、再度シリコン基体の表面にシリコン酸化膜を
形成する。その後、リソグラフィー技術によりレジスト
パターニングを行ってイオン注入用マスクを形成し、そ
のマスクを用いたイオン注入法によりウエルを形成した
後、イオン注入用マスクを除去する。この一連のプロセ
スを、ｎウエルの形成およびｐウエルの形成に対して行
う。
【０００５】そして、犠牲酸化を行った後、その犠牲酸
化膜を除去し、その後ゲート酸化膜の形成、ゲート電極
の形成を行うという方法がある。
化膜を除去し、その後ゲート酸化膜の形成、ゲート電極
の形成を行うという方法がある。
【０００６】特に、溝内にシリコン酸化膜を埋め込む方
法には、スパッタエッチングと成膜との同時競合反応を
用いたＣＶＤ法が用いられている。このＣＶＤ法は高ア
スペクト比の溝にボイドを発生することなく無くシリコ
ン酸化膜を埋め込むことができ、かつフッ酸水溶液に対
するエッチング速度が小さい膜を形成することができ
る。このＣＶＤ法として、バイアスＥＣＲ−ＣＶＤ法や
高密度プラズマＣＶＤ（以下、ＨＤＰ−ＣＶＤという）
法等がある。なお、ＥＣＲはElectron CycrotronResona
nceの略であり電子サイクロトロン共鳴のことである。
法には、スパッタエッチングと成膜との同時競合反応を
用いたＣＶＤ法が用いられている。このＣＶＤ法は高ア
スペクト比の溝にボイドを発生することなく無くシリコ
ン酸化膜を埋め込むことができ、かつフッ酸水溶液に対
するエッチング速度が小さい膜を形成することができ
る。このＣＶＤ法として、バイアスＥＣＲ−ＣＶＤ法や
高密度プラズマＣＶＤ（以下、ＨＤＰ−ＣＶＤという）
法等がある。なお、ＥＣＲはElectron CycrotronResona
nceの略であり電子サイクロトロン共鳴のことである。
【０００７】
【発明が解決しようとする課題】しかしながら、スパッ
タエッチングと成膜との同時競合反応を用いたＣＶＤ法
では、埋め込む溝のアスペクト比が大きくなるほど埋め
込み膜厚が厚くなるという現象が生じる。特に、ＤＲＡ
Ｍ等のメモリデバイスとロジックデバイスとを混載した
半導体装置では、図３に示すように、ＤＲＡＭ領域１１
１はロジック領域１２１より微細パターンとなってお
り、ＤＲＡＭ領域１１１の溝（トレンチ）１１２のアス
ペクト比はロジック領域１２１の溝（トレンチ）１２２
のアスペクト比よりも大きい。そのため、ＣＶＤ法によ
り埋め込んだシリコン酸化膜１４１に膜厚差Ｄを生じ
る。このＤＲＡＭ領域１１１上とロジック領域１２１上
におけるシリコン酸化膜１４１の膜厚差Ｄは、後のＣＭ
Ｐ工程による溝１１２、１２２以外のシリコン酸化膜１
４１の除去を困難にする原因となる。
タエッチングと成膜との同時競合反応を用いたＣＶＤ法
では、埋め込む溝のアスペクト比が大きくなるほど埋め
込み膜厚が厚くなるという現象が生じる。特に、ＤＲＡ
Ｍ等のメモリデバイスとロジックデバイスとを混載した
半導体装置では、図３に示すように、ＤＲＡＭ領域１１
１はロジック領域１２１より微細パターンとなってお
り、ＤＲＡＭ領域１１１の溝（トレンチ）１１２のアス
ペクト比はロジック領域１２１の溝（トレンチ）１２２
のアスペクト比よりも大きい。そのため、ＣＶＤ法によ
り埋め込んだシリコン酸化膜１４１に膜厚差Ｄを生じ
る。このＤＲＡＭ領域１１１上とロジック領域１２１上
におけるシリコン酸化膜１４１の膜厚差Ｄは、後のＣＭ
Ｐ工程による溝１１２、１２２以外のシリコン酸化膜１
４１の除去を困難にする原因となる。
【０００８】図４の（１）に示すように、シリコン酸化
膜１４１のＣＭＰはシリコン窒化膜１３１に対して選択
性を持って行うことができるが、その選択比は２〜３程
度であり、特にシリコン窒化膜１３１の面積比率の小さ
い部分では、ほとんど選択比はとれず、過剰にＣＭＰす
るとシリコン基体１３０Ｓ（１３０）までもが研磨され
ることになる。例えば、ＤＲＡＭ領域１１１とロジック
領域１２１に形成したシリコン酸化膜１４１に膜厚差Ｄ
が生じると、これを除去するための過剰な研磨が必要に
なる。過剰研磨を行ってＤＲＡＭ領域１１１のシリコン
酸化膜１４１をシリコン窒化膜１３１が表出するように
除去しようとすると、特に面積比率の小さい孤立アクテ
ィブ部１３０Ｓが研磨されてしまう。
膜１４１のＣＭＰはシリコン窒化膜１３１に対して選択
性を持って行うことができるが、その選択比は２〜３程
度であり、特にシリコン窒化膜１３１の面積比率の小さ
い部分では、ほとんど選択比はとれず、過剰にＣＭＰす
るとシリコン基体１３０Ｓ（１３０）までもが研磨され
ることになる。例えば、ＤＲＡＭ領域１１１とロジック
領域１２１に形成したシリコン酸化膜１４１に膜厚差Ｄ
が生じると、これを除去するための過剰な研磨が必要に
なる。過剰研磨を行ってＤＲＡＭ領域１１１のシリコン
酸化膜１４１をシリコン窒化膜１３１が表出するように
除去しようとすると、特に面積比率の小さい孤立アクテ
ィブ部１３０Ｓが研磨されてしまう。
【０００９】一方、図４の（２）に示すように、孤立ア
クティブ部１３０Ｓ（１３０）が削れない程度の研磨量
でＣＭＰを停止した場合には、ＤＲＡＭ領域１１１では
シリコン窒化膜１３１上のシリコン酸化膜１４１が残
る。そのため、後のシリコン窒化膜１３１の除去工程に
おいて、シリコン酸化膜１４１がマスクになって、ＤＲ
ＡＭ領域１１１のシリコン窒化膜１３１の除去が行え
ず、このＤＲＡＭ領域１１１のアクティブ領域１３０Ａ
を表出することができなくなるという問題が生じる。
クティブ部１３０Ｓ（１３０）が削れない程度の研磨量
でＣＭＰを停止した場合には、ＤＲＡＭ領域１１１では
シリコン窒化膜１３１上のシリコン酸化膜１４１が残
る。そのため、後のシリコン窒化膜１３１の除去工程に
おいて、シリコン酸化膜１４１がマスクになって、ＤＲ
ＡＭ領域１１１のシリコン窒化膜１３１の除去が行え
ず、このＤＲＡＭ領域１１１のアクティブ領域１３０Ａ
を表出することができなくなるという問題が生じる。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、基
体に形成されたアスペクト比の異なる複数の凹部に、ス
パッタエッチングと成膜との同時競合反応により物質を
堆積して各凹部を埋め込む堆積膜を形成する工程と、堆
積膜のうち各凹部内に埋め込まれた堆積膜を除く他の堆
積膜を除去する工程とを備えた半導体装置の製造方法に
おいて、堆積膜を形成する前に、各凹部のうち所定値以
上のアスペクト比を有する凹部をさらに深くエッチング
することを特徴としている。上記アスペクト比は、一般
的なアスペクト比の定義と同様に、上記凹部の縦断面に
おける〔幅〕／〔深さ〕で定義される。
決するためになされた半導体装置の製造方法であり、基
体に形成されたアスペクト比の異なる複数の凹部に、ス
パッタエッチングと成膜との同時競合反応により物質を
堆積して各凹部を埋め込む堆積膜を形成する工程と、堆
積膜のうち各凹部内に埋め込まれた堆積膜を除く他の堆
積膜を除去する工程とを備えた半導体装置の製造方法に
おいて、堆積膜を形成する前に、各凹部のうち所定値以
上のアスペクト比を有する凹部をさらに深くエッチング
することを特徴としている。上記アスペクト比は、一般
的なアスペクト比の定義と同様に、上記凹部の縦断面に
おける〔幅〕／〔深さ〕で定義される。
【００１１】また各凹部のうち所定値以上のアスペクト
比を有する凹部をさらに深くエッチングする際に、基体
上に、エッチングを行う凹部が存在する領域上に開口部
を形成したマスクを形成して、そのマスクをエッチング
マスクに用いて、開口部内に在る所定値以上のアスペク
ト比を有する凹部をさらに深くするエッチングを行い、
各凹部を埋め込む堆積膜を形成する前に、上記マスクを
イオン注入マスクに用いて開口部より基体に不純物をド
ーピングすることを特徴としている。
比を有する凹部をさらに深くエッチングする際に、基体
上に、エッチングを行う凹部が存在する領域上に開口部
を形成したマスクを形成して、そのマスクをエッチング
マスクに用いて、開口部内に在る所定値以上のアスペク
ト比を有する凹部をさらに深くするエッチングを行い、
各凹部を埋め込む堆積膜を形成する前に、上記マスクを
イオン注入マスクに用いて開口部より基体に不純物をド
ーピングすることを特徴としている。
【００１２】上記半導体装置の製造方法では、各凹部を
埋め込む堆積膜を形成する前に、各凹部のうち所定値以
上のアスペクト比を有する凹部をさらに深くエッチング
することから、各凹部に堆積膜を埋め込んだ場合、所定
値以上のアスペクト比を有する凹部とそれ以外の凹部と
に埋め込まれた堆積膜の高さをほぼ一定の高さにするこ
とが可能になる。そのため、ＣＭＰにより堆積膜を研磨
した場合、凹部のアスペクト比に依存することなく、各
凹部に埋め込まれた堆積膜の高さをほぼ同等の高さにす
るように研磨することが可能になる。
埋め込む堆積膜を形成する前に、各凹部のうち所定値以
上のアスペクト比を有する凹部をさらに深くエッチング
することから、各凹部に堆積膜を埋め込んだ場合、所定
値以上のアスペクト比を有する凹部とそれ以外の凹部と
に埋め込まれた堆積膜の高さをほぼ一定の高さにするこ
とが可能になる。そのため、ＣＭＰにより堆積膜を研磨
した場合、凹部のアスペクト比に依存することなく、各
凹部に埋め込まれた堆積膜の高さをほぼ同等の高さにす
るように研磨することが可能になる。
【００１３】アスペクト比の大きい領域の凹部の深さを
深くするエッチング（以下、追加エッチングという）の
エッチング量を、追加エッチングを行った凹部上に堆積
される堆積膜の表面高さが、追加エッチングを行わない
領域の凹部上に堆積される堆積膜の表面高さとほぼ同等
の高さとなるように、決定する。このようにエッチング
量を決定して、堆積膜を形成することにより、従来のよ
うなアスペクト比に依存して発生していた埋め込み膜厚
差は生じなくなる。そのため、ＣＭＰ時の過剰研磨が不
要となるので孤立パターンの領域の過剰研磨が起こらな
くなり、さらに深くエッチングした凹部内およびその周
辺領域に形成された堆積膜がＣＭＰ後にその凹部周辺の
基体上に残らなくなる。
深くするエッチング（以下、追加エッチングという）の
エッチング量を、追加エッチングを行った凹部上に堆積
される堆積膜の表面高さが、追加エッチングを行わない
領域の凹部上に堆積される堆積膜の表面高さとほぼ同等
の高さとなるように、決定する。このようにエッチング
量を決定して、堆積膜を形成することにより、従来のよ
うなアスペクト比に依存して発生していた埋め込み膜厚
差は生じなくなる。そのため、ＣＭＰ時の過剰研磨が不
要となるので孤立パターンの領域の過剰研磨が起こらな
くなり、さらに深くエッチングした凹部内およびその周
辺領域に形成された堆積膜がＣＭＰ後にその凹部周辺の
基体上に残らなくなる。
【００１４】
【発明の実施の形態】本発明に係わる実施の形態の一例
を、図１および図２の製造工程図によって説明する。
を、図１および図２の製造工程図によって説明する。
【００１５】図１の（１）に示すように、例えば熱酸化
法によって、基体（例えばシリコン基板）１１の表面に
シリコン酸化膜１２を形成する。次いでＣＶＤ法によ
り、上記シリコン酸化膜１２上にシリコン窒化膜１３を
形成する。このシリコン窒化膜１３の成膜条件は、一例
として、減圧ＣＶＤ装置を用い、プロセスガスにジクロ
ロシラン（ＳｉＨ2 Ｃｌ2 ）（供給流量は例えば５０ｓ
ｃｃｍ）とアンモニア（供給流量は例えばＮＨ3 ）（２
００ｓｃｃｍ）と窒素（Ｎ2 ）（供給流量は例えば２０
０ｓｃｃｍ）とを用い、成膜雰囲気の圧力を７０Ｐａ、
基板温度を７６０℃に設定した。
法によって、基体（例えばシリコン基板）１１の表面に
シリコン酸化膜１２を形成する。次いでＣＶＤ法によ
り、上記シリコン酸化膜１２上にシリコン窒化膜１３を
形成する。このシリコン窒化膜１３の成膜条件は、一例
として、減圧ＣＶＤ装置を用い、プロセスガスにジクロ
ロシラン（ＳｉＨ2 Ｃｌ2 ）（供給流量は例えば５０ｓ
ｃｃｍ）とアンモニア（供給流量は例えばＮＨ3 ）（２
００ｓｃｃｍ）と窒素（Ｎ2 ）（供給流量は例えば２０
０ｓｃｃｍ）とを用い、成膜雰囲気の圧力を７０Ｐａ、
基板温度を７６０℃に設定した。
【００１６】次いで、通常のレジスト塗布技術により上
記シリコン窒化膜１３上にレジスト膜１４を形成した
後、通常のリソグラフィー技術により、上記レジスト膜
１４をパターニングして、素子分離を形成する領域上の
レジスト膜１４に開口部１５を形成する。その後、上記
レジスト膜１３をエッチングマスクに用いて、シリコン
窒化膜１３、シリコン酸化膜１２および基体１１をエッ
チングして凹部（例えば溝）１６を形成する。この凹部
１６は、後の工程でフィールド酸化膜となるシリコン酸
化膜が形成される部分となる。
記シリコン窒化膜１３上にレジスト膜１４を形成した
後、通常のリソグラフィー技術により、上記レジスト膜
１４をパターニングして、素子分離を形成する領域上の
レジスト膜１４に開口部１５を形成する。その後、上記
レジスト膜１３をエッチングマスクに用いて、シリコン
窒化膜１３、シリコン酸化膜１２および基体１１をエッ
チングして凹部（例えば溝）１６を形成する。この凹部
１６は、後の工程でフィールド酸化膜となるシリコン酸
化膜が形成される部分となる。
【００１７】上記シリコン窒化膜１３とシリコン酸化膜
１２のエッチング条件の一例としては、平行平板型プラ
ズマエッチング装置を用い、エッチングガスにテトラフ
ルオロメタン（ＣＦ4 ）（供給流量は例えば７５ｓｃｃ
ｍ）とアルゴン（Ａｒ）（供給流量は例えば２５ｓｃｃ
ｍ）とを用い、エッチング雰囲気の圧力を５．３Ｐａ、
ＲＦ出力を６００Ｗに設定した。また上記基体１１のエ
ッチング条件の一例としては、高密度プラズマエッチン
グ装置を用い、エッチングガスに塩素（Ｃｌ2）（供給
流量は例えば６０ｓｃｃｍ）と酸素（Ｏ2 ）（供給流量
は例えば１０ｓｃｃｍ）とを用い、エッチング雰囲気の
圧力を１．３Ｐａ、マイクロ波電力を８５０Ｗ、ＲＦ出
力を１５０Ｗに設定した。なお、基体１１のエッチング
では、レジスト膜１４を除去してシリコン窒化膜１３を
エッチングマスクに用いてもよい。
１２のエッチング条件の一例としては、平行平板型プラ
ズマエッチング装置を用い、エッチングガスにテトラフ
ルオロメタン（ＣＦ4 ）（供給流量は例えば７５ｓｃｃ
ｍ）とアルゴン（Ａｒ）（供給流量は例えば２５ｓｃｃ
ｍ）とを用い、エッチング雰囲気の圧力を５．３Ｐａ、
ＲＦ出力を６００Ｗに設定した。また上記基体１１のエ
ッチング条件の一例としては、高密度プラズマエッチン
グ装置を用い、エッチングガスに塩素（Ｃｌ2）（供給
流量は例えば６０ｓｃｃｍ）と酸素（Ｏ2 ）（供給流量
は例えば１０ｓｃｃｍ）とを用い、エッチング雰囲気の
圧力を１．３Ｐａ、マイクロ波電力を８５０Ｗ、ＲＦ出
力を１５０Ｗに設定した。なお、基体１１のエッチング
では、レジスト膜１４を除去してシリコン窒化膜１３を
エッチングマスクに用いてもよい。
【００１８】その後、上記レジスト膜１４を例えばアッ
シング処理により除去する。
シング処理により除去する。
【００１９】次いで図１の（２）示すように、通常のレ
ジスト塗布技術により上記基体１１上にレジスト膜１７
を形成した後、通常のリソグラフィー技術により、上記
レジスト膜１７をパターニングして、アスペクト比が所
定値以上の凹部１６Ａ（１６）が形成されている領域、
例えばＤＲＡＭの形成領域１上に開口部１８を形成す
る。ここでは、アスペクト比が例えば１．５以上の凹部
１６Ｂ（１６）の領域をレジスト膜１７で被覆した。そ
の結果、ロジックの形成領域２上が上記レジスト膜１７
で覆われた。
ジスト塗布技術により上記基体１１上にレジスト膜１７
を形成した後、通常のリソグラフィー技術により、上記
レジスト膜１７をパターニングして、アスペクト比が所
定値以上の凹部１６Ａ（１６）が形成されている領域、
例えばＤＲＡＭの形成領域１上に開口部１８を形成す
る。ここでは、アスペクト比が例えば１．５以上の凹部
１６Ｂ（１６）の領域をレジスト膜１７で被覆した。そ
の結果、ロジックの形成領域２上が上記レジスト膜１７
で覆われた。
【００２０】その後、上記レジスト膜１７をエッチング
マスクに用いて上記基体１１をエッチングして各凹部１
６Ａをさらに深く形成する。このエッチングでは、上記
レジスト膜１７とともにシリコン窒化膜１３がエッチン
グマスクとして機能する。また、このエッチング条件
は、エッチング時間を除いて上記基体１１のエッチング
条件と同様の条件とし、エッチング時間によりエッチン
グ量を制御し、そのエッチング量は、凹部１６Ａ上に堆
積される堆積膜の表面高さが、追加エッチングを行わな
い領域の凹部１６Ｂ上に堆積される堆積膜の表面高さと
ほぼ同等の高さとなるように、決定する。
マスクに用いて上記基体１１をエッチングして各凹部１
６Ａをさらに深く形成する。このエッチングでは、上記
レジスト膜１７とともにシリコン窒化膜１３がエッチン
グマスクとして機能する。また、このエッチング条件
は、エッチング時間を除いて上記基体１１のエッチング
条件と同様の条件とし、エッチング時間によりエッチン
グ量を制御し、そのエッチング量は、凹部１６Ａ上に堆
積される堆積膜の表面高さが、追加エッチングを行わな
い領域の凹部１６Ｂ上に堆積される堆積膜の表面高さと
ほぼ同等の高さとなるように、決定する。
【００２１】次いで、図１の（３）に示すように、上記
レジスト膜１７をイオン注入マスクに用いて上記基体１
１にイオン注入法により不純物をドーピングする。この
イオン注入は、一例としては、注入イオンにホウ素を用
い、１回の打ち込みエネルギーを２５ｋｅＶ、１回のド
ーズ量を７×１０11／ｃｍ2 に設定して、基体１１の表
面に対して３０°の打ち込み角度で、基体１１を４５°
ずつ回転させて、各回転角度につき１回、合計で８回の
イオン注入を行った。このようにイオン注入を行うこと
によって、凹部１６Ａの側壁にホウ素がイオン注入され
る。
レジスト膜１７をイオン注入マスクに用いて上記基体１
１にイオン注入法により不純物をドーピングする。この
イオン注入は、一例としては、注入イオンにホウ素を用
い、１回の打ち込みエネルギーを２５ｋｅＶ、１回のド
ーズ量を７×１０11／ｃｍ2 に設定して、基体１１の表
面に対して３０°の打ち込み角度で、基体１１を４５°
ずつ回転させて、各回転角度につき１回、合計で８回の
イオン注入を行った。このようにイオン注入を行うこと
によって、凹部１６Ａの側壁にホウ素がイオン注入され
る。
【００２２】その後、例えばアッシング処理によりレジ
スト膜１７を除去する。
スト膜１７を除去する。
【００２３】次いで、図示はしないが、熱酸化法によっ
て、各凹部１６の内面にシリコン酸化膜を形成する。続
いて図１の（４）に示すように、スパッタエッチングと
成膜との同時競合反応によりシリコン酸化物を堆積して
各凹部１６を埋め込む。具体的には、例えば高密度プラ
ズマＣＶＤ法によって、基体１１に形成された所定値以
上のアスペクト比を有する凹部１６Ａ（１６）内とそれ
以外の凹部１６Ｂ（１６）内およびシリコン窒化膜１３
上にシリコン酸化物を堆積して堆積膜１９をシリコン酸
化膜で形成する。以下、堆積膜をシリコン酸化膜として
説明する。この成膜条件の一例としては、プロセスガス
に、モノシラン（ＳｉＨ4 ）（供給流量は例えば３００
ｓｃｃｍ）と酸素（Ｏ2 ）（供給流量は例えば７００ｓ
ｃｃｍ）とアルゴン（Ａｒ）（供給流量は例えば３００
ｓｃｃ）とを用い、成膜雰囲気の圧力を０．１Ｐａ、マ
イクロ波電力を３．０ｋＷ、ＲＦ電力を２．０ｋＷに設
定した。
て、各凹部１６の内面にシリコン酸化膜を形成する。続
いて図１の（４）に示すように、スパッタエッチングと
成膜との同時競合反応によりシリコン酸化物を堆積して
各凹部１６を埋め込む。具体的には、例えば高密度プラ
ズマＣＶＤ法によって、基体１１に形成された所定値以
上のアスペクト比を有する凹部１６Ａ（１６）内とそれ
以外の凹部１６Ｂ（１６）内およびシリコン窒化膜１３
上にシリコン酸化物を堆積して堆積膜１９をシリコン酸
化膜で形成する。以下、堆積膜をシリコン酸化膜として
説明する。この成膜条件の一例としては、プロセスガス
に、モノシラン（ＳｉＨ4 ）（供給流量は例えば３００
ｓｃｃｍ）と酸素（Ｏ2 ）（供給流量は例えば７００ｓ
ｃｃｍ）とアルゴン（Ａｒ）（供給流量は例えば３００
ｓｃｃ）とを用い、成膜雰囲気の圧力を０．１Ｐａ、マ
イクロ波電力を３．０ｋＷ、ＲＦ電力を２．０ｋＷに設
定した。
【００２４】次いで図２の（５）に示すように、通常の
レジスト塗布技術により上記シリコン酸化膜１９上にレ
ジスト膜２０を形成した後、通常のリソグラフィー技術
により、上記レジスト膜２０をパターニングして、所定
の広さ以上のアクティブ領域１１Ａ（１１）上に開口部
２１を形成する。
レジスト塗布技術により上記シリコン酸化膜１９上にレ
ジスト膜２０を形成した後、通常のリソグラフィー技術
により、上記レジスト膜２０をパターニングして、所定
の広さ以上のアクティブ領域１１Ａ（１１）上に開口部
２１を形成する。
【００２５】次いで、上記レジスト膜２０をエッチング
マスクに用いて上記シリコン酸化膜１９をエッチングす
る。このエッチング条件の一例としては、マグネトロン
方式のエッチング装置を用い、エッチングガスにオクタ
フルオロブテン（Ｃ4 Ｆ8 ）（供給流量は例えば１２ｓ
ｃｃｍ）と一酸化炭素（ＣＯ）（供給流量は例えば２４
０ｓｃｃｍ）とアルゴン（Ａｒ）（供給流量は例えば３
２０ｓｃｃｍ）とを用い、エッチング雰囲気の圧力を
６．８Ｐａ、マイクロ波電力を１．５ｋＷ、基板温度を
２０℃に設定した。
マスクに用いて上記シリコン酸化膜１９をエッチングす
る。このエッチング条件の一例としては、マグネトロン
方式のエッチング装置を用い、エッチングガスにオクタ
フルオロブテン（Ｃ4 Ｆ8 ）（供給流量は例えば１２ｓ
ｃｃｍ）と一酸化炭素（ＣＯ）（供給流量は例えば２４
０ｓｃｃｍ）とアルゴン（Ａｒ）（供給流量は例えば３
２０ｓｃｃｍ）とを用い、エッチング雰囲気の圧力を
６．８Ｐａ、マイクロ波電力を１．５ｋＷ、基板温度を
２０℃に設定した。
【００２６】その後、例えばアッシング処理によってレ
ジスト膜２０を除去する。
ジスト膜２０を除去する。
【００２７】次いで図２の（６）に示すように、例えば
ＣＭＰによって、上記シリコン窒化膜１４が露出するま
で上記シリコン酸化膜１９を研磨して平坦化する。この
ＣＭＰ条件の一例としては、研磨液にシリカ粒子を１４
ｗｔ％含んだ水酸化カリウム水溶液を用い、研磨プレー
トの回転数を２０ｒｐｍ、基板の回転数を２０ｒｐｍ、
研磨圧力を５００ｇｆ／ｃｍ2 に設定した。
ＣＭＰによって、上記シリコン窒化膜１４が露出するま
で上記シリコン酸化膜１９を研磨して平坦化する。この
ＣＭＰ条件の一例としては、研磨液にシリカ粒子を１４
ｗｔ％含んだ水酸化カリウム水溶液を用い、研磨プレー
トの回転数を２０ｒｐｍ、基板の回転数を２０ｒｐｍ、
研磨圧力を５００ｇｆ／ｃｍ2 に設定した。
【００２８】さらに、熱リン酸溶液を用いたウエットエ
ッチングによって、上記シリコン窒化膜１４を除去し、
さらにフッ酸水溶液を用いたウエットエッチングにより
上記シリコン酸化膜１３を除去する。その際、各凹部１
６に埋め込んだシリコン酸化膜１９の表面もエッチング
される。その結果、図２の（７）に示すように、基体１
１に形成した各凹部１６の内部にシリコン酸化膜１９が
埋め込まれた状態が完成する。よって、シリコン酸化膜
１９を素子分離領域とし、基体１１の凸部１１Ｂをアク
ティブ領域としてトランジスタ等の半導体素子を形成す
ることができる。
ッチングによって、上記シリコン窒化膜１４を除去し、
さらにフッ酸水溶液を用いたウエットエッチングにより
上記シリコン酸化膜１３を除去する。その際、各凹部１
６に埋め込んだシリコン酸化膜１９の表面もエッチング
される。その結果、図２の（７）に示すように、基体１
１に形成した各凹部１６の内部にシリコン酸化膜１９が
埋め込まれた状態が完成する。よって、シリコン酸化膜
１９を素子分離領域とし、基体１１の凸部１１Ｂをアク
ティブ領域としてトランジスタ等の半導体素子を形成す
ることができる。
【００２９】その後、図示はしないが、基体１１の表面
を再酸化して犠牲酸化膜（図示せず）を形成した後、通
常のレジスト塗布によるレジスト膜の形成工程、リソグ
ラフィー技術によるレジスト膜のパターニング工程、イ
オン注入工程、レジスト膜の除去工程を繰り返すことに
より、ＮウエルおよびＰウエルを形成する。さらにイオ
ン注入によりチャネルストップ領域の形成、トランジス
タのしきい値電圧の調整用のイオン注入工程を行った
後、上記犠牲酸化膜を例えばフッ酸水溶液を用いたウエ
ットエッチングにより除去する。その後、通常のトラン
ジスタプロセスを行い、ゲート絶縁膜、ゲート電極、ソ
ース・ドレイン領域等の形成を行って、トランジスタを
完成させる。
を再酸化して犠牲酸化膜（図示せず）を形成した後、通
常のレジスト塗布によるレジスト膜の形成工程、リソグ
ラフィー技術によるレジスト膜のパターニング工程、イ
オン注入工程、レジスト膜の除去工程を繰り返すことに
より、ＮウエルおよびＰウエルを形成する。さらにイオ
ン注入によりチャネルストップ領域の形成、トランジス
タのしきい値電圧の調整用のイオン注入工程を行った
後、上記犠牲酸化膜を例えばフッ酸水溶液を用いたウエ
ットエッチングにより除去する。その後、通常のトラン
ジスタプロセスを行い、ゲート絶縁膜、ゲート電極、ソ
ース・ドレイン領域等の形成を行って、トランジスタを
完成させる。
【００３０】上記半導体装置の製造方法では、各凹部１
６にシリコン酸化膜１９を埋め込む前に、各凹部１６の
うち所定値以上のアスペクト比を有する凹部１６Ａをさ
らに深くエッチングすることから、各凹部１６にシリコ
ン酸化膜１９を埋め込んだ場合、所定値以上のアスペク
ト比を有する凹部１６Ａとそれ以外の凹部１６Ｂとに埋
め込まれたシリコン酸化膜１９の高さをほぼ一定の高さ
にすることが可能になる。そのため、ＣＭＰにより凹部
１６に埋め込まれたシリコン酸化膜１９以外のシリコン
酸化膜１９を研磨した場合、凹部１６のアスペクト比に
依存することなく、ほぼ同等の高さに研磨することが可
能になる。
６にシリコン酸化膜１９を埋め込む前に、各凹部１６の
うち所定値以上のアスペクト比を有する凹部１６Ａをさ
らに深くエッチングすることから、各凹部１６にシリコ
ン酸化膜１９を埋め込んだ場合、所定値以上のアスペク
ト比を有する凹部１６Ａとそれ以外の凹部１６Ｂとに埋
め込まれたシリコン酸化膜１９の高さをほぼ一定の高さ
にすることが可能になる。そのため、ＣＭＰにより凹部
１６に埋め込まれたシリコン酸化膜１９以外のシリコン
酸化膜１９を研磨した場合、凹部１６のアスペクト比に
依存することなく、ほぼ同等の高さに研磨することが可
能になる。
【００３１】アスペクト比の大きい領域の凹部１６Ａの
深さを深くするエッチング（以下、追加エッチングとい
う）のエッチング量を、追加エッチングを行った凹部１
６Ａ上に堆積されるシリコン酸化膜１９の表面高さが、
追加エッチングを行わない領域の凹部１６Ｂ（１６）上
に堆積されるシリコン酸化膜１９の表面高さとほぼ同等
の高さとなるように、決定する。このようにエッチング
量を決定して、シリコン酸化膜１９を形成することによ
り、従来のようなアスペクト比に依存して発生していた
埋め込み膜厚差は生じなくなる。そのため、ＣＭＰ時の
過剰研磨が不要となるので孤立アクティブ領域の過剰研
磨が起こらなくなり、さらに深くエッチングした凹部１
６およびその周辺領域に堆積されたシリコン酸化膜１９
がＣＭＰ後にその凹部１６の周辺の基体１１上に残らな
くなる。
深さを深くするエッチング（以下、追加エッチングとい
う）のエッチング量を、追加エッチングを行った凹部１
６Ａ上に堆積されるシリコン酸化膜１９の表面高さが、
追加エッチングを行わない領域の凹部１６Ｂ（１６）上
に堆積されるシリコン酸化膜１９の表面高さとほぼ同等
の高さとなるように、決定する。このようにエッチング
量を決定して、シリコン酸化膜１９を形成することによ
り、従来のようなアスペクト比に依存して発生していた
埋め込み膜厚差は生じなくなる。そのため、ＣＭＰ時の
過剰研磨が不要となるので孤立アクティブ領域の過剰研
磨が起こらなくなり、さらに深くエッチングした凹部１
６およびその周辺領域に堆積されたシリコン酸化膜１９
がＣＭＰ後にその凹部１６の周辺の基体１１上に残らな
くなる。
【００３２】また、エッチングに用いたマスク、すなわ
ちレジスト膜１７を用いてその開口部１８より基体に不
純物をドーピングすることから、例えば素子分離を形成
する凹部１６の側壁にイオン注入を行うことにより、そ
の素子分離により分離される基体１１にＤＲＡＭのメモ
リセルを形成した場合、ＤＲＡＭのトランジスタ特性を
改善することが可能になる。すなわち、ＤＲＡＭのトラ
ンジスタはバックバイアスが印加されるためキンクが発
生し易い特性を有しているが、素子分離が形成される凹
部１６の側壁にイオン注入を行うことで、キンクを抑制
することができる。
ちレジスト膜１７を用いてその開口部１８より基体に不
純物をドーピングすることから、例えば素子分離を形成
する凹部１６の側壁にイオン注入を行うことにより、そ
の素子分離により分離される基体１１にＤＲＡＭのメモ
リセルを形成した場合、ＤＲＡＭのトランジスタ特性を
改善することが可能になる。すなわち、ＤＲＡＭのトラ
ンジスタはバックバイアスが印加されるためキンクが発
生し易い特性を有しているが、素子分離が形成される凹
部１６の側壁にイオン注入を行うことで、キンクを抑制
することができる。
【００３３】なお、上記実施の形態では凹部１６の一例
として溝で説明したが、凹部１６は、溝に限定されるこ
とはなく、例えば、広い面積を持った窪みであってもよ
く、また穴状の狭い面積を持った窪みであってもよい。
として溝で説明したが、凹部１６は、溝に限定されるこ
とはなく、例えば、広い面積を持った窪みであってもよ
く、また穴状の狭い面積を持った窪みであってもよい。
【００３４】
【発明の効果】以上、説明したように本発明によれば、
各凹部を埋め込む堆積膜を形成する前に、所定値以上の
アスペクト比を有する凹部をさらに深くエッチングする
ので、所定値以上のアスペクト比を有する凹部とそれ以
外の凹部とに埋め込まれた堆積膜の高さをほぼ一定の高
さにすることができる。そのため、ＣＭＰにより堆積膜
を研磨した場合、凹部のアスペクト比に依存することな
く、各凹部に埋め込まれた堆積膜の高さをほぼ同等の高
さにするように研磨することが可能になる。
各凹部を埋め込む堆積膜を形成する前に、所定値以上の
アスペクト比を有する凹部をさらに深くエッチングする
ので、所定値以上のアスペクト比を有する凹部とそれ以
外の凹部とに埋め込まれた堆積膜の高さをほぼ一定の高
さにすることができる。そのため、ＣＭＰにより堆積膜
を研磨した場合、凹部のアスペクト比に依存することな
く、各凹部に埋め込まれた堆積膜の高さをほぼ同等の高
さにするように研磨することが可能になる。
【００３５】また、追加エッチングを行った凹部上に堆
積される堆積膜の表面高さが、追加エッチングを行わな
い領域の凹部上に堆積される堆積膜の表面高さとほぼ同
等の高さとなるように、アスペクト比の大きい領域の凹
部の深さを深くする追加エッチングのエッチング量を決
定して堆積膜を形成するので、従来のようなアスペクト
比に依存して発生していた埋め込み膜厚差は生じなくな
る。そのため、ＣＭＰ時の過剰研磨が不要となるので孤
立パターンが過剰研磨されることがなくなり、さらに追
加エッチングした凹部内およびその周辺領域に形成され
た堆積膜がＣＭＰ後にその凹部周辺の基体上に残らなく
なる。よって、堆積膜の研磨残りや基体の過剰研磨を起
こすことなく、アスペクト比の異なる凹部のみに堆積膜
を埋め込むことが可能になる。
積される堆積膜の表面高さが、追加エッチングを行わな
い領域の凹部上に堆積される堆積膜の表面高さとほぼ同
等の高さとなるように、アスペクト比の大きい領域の凹
部の深さを深くする追加エッチングのエッチング量を決
定して堆積膜を形成するので、従来のようなアスペクト
比に依存して発生していた埋め込み膜厚差は生じなくな
る。そのため、ＣＭＰ時の過剰研磨が不要となるので孤
立パターンが過剰研磨されることがなくなり、さらに追
加エッチングした凹部内およびその周辺領域に形成され
た堆積膜がＣＭＰ後にその凹部周辺の基体上に残らなく
なる。よって、堆積膜の研磨残りや基体の過剰研磨を起
こすことなく、アスペクト比の異なる凹部のみに堆積膜
を埋め込むことが可能になる。
【図１】本発明に係わる実施の形態の一例を説明する製
造工程図である。
造工程図である。
【図２】本発明に係わる実施の形態の一例を説明する製
造工程図（続き）である。
造工程図（続き）である。
【図３】課題の説明図である。
【図４】課題の説明図である。
１１…基体、１６，１６Ａ，１６Ｂ…凹部、１９…堆積
膜（シリコン酸化膜）
膜（シリコン酸化膜）
フロントページの続き Ｆターム(参考） 5F004 AA01 AA11 BA13 CA09 DA00 DA01 DA04 DA23 DA26 DB01 DB03 DB07 EA06 EA07 EA28 EB04 EB05 5F032 AA34 AA44 AA45 AA67 AC01 BA02 BA03 CA03 CA17 CA20 DA03 DA04 DA23 DA24 DA25 DA33 DA44 DA53 DA77 DA78 5F083 GA27 GA30 NA01 PR03 PR05 PR21 PR40 ZA03
Claims (4)
- 【請求項１】 基体に形成されたアスペクト比の異なる
複数の凹部に、スパッタエッチングと成膜との同時競合
反応により物質を堆積して前記各凹部を埋め込む堆積膜
を形成する工程と、 前記堆積膜のうち前記各凹部内に埋め込まれた堆積膜を
除く他の堆積膜を除去する工程とを備えた半導体装置の
製造方法において、 前記堆積膜を形成する前に、前記各凹部のうち所定値以
上のアスペクト比を有する凹部をさらに深くエッチング
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記各凹部のうち所定値以上のアスペク
ト比を有する凹部をさらに深くエッチングする方法は、 前記基体上に前記エッチングを行う凹部が存在する領域
上に開口部を形成したマスクを形成する工程と、 前記マスクを用いて前記開口部内に在る所定値以上のア
スペクト比を有する凹部をさらに深くエッチングする工
程とを備え、 前記各凹部を埋め込む前記堆積膜を形成する前に、前記
マスクを用いて前記開口部より前記基体に不純物をドー
ピングすることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記堆積膜のうち前記各凹部内に埋め込
まれた堆積膜を除く他の堆積膜を除去する工程を行った
後に、 前記深さをさらに深くするエッチングを行った凹部で分
離された領域の前記基体にメモリセルを形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記堆積膜のうち前記各凹部内に埋め込
まれた堆積膜を除く他の堆積膜を除去する工程を行った
後に、 前記深さをさらに深くするエッチングを行った凹部で分
離された領域の前記基体にメモリセルを形成することを
特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11145816A JP2000340542A (ja) | 1999-05-26 | 1999-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11145816A JP2000340542A (ja) | 1999-05-26 | 1999-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340542A true JP2000340542A (ja) | 2000-12-08 |
Family
ID=15393812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11145816A Pending JP2000340542A (ja) | 1999-05-26 | 1999-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390918B1 (ko) * | 2001-08-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| US7657983B2 (en) * | 2002-01-11 | 2010-02-09 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method of producing a topology-optimized electrode for a resonator in thin-film technology |
| CN111066129A (zh) * | 2018-06-04 | 2020-04-24 | 东京毅力科创株式会社 | 蚀刻处理方法和蚀刻处理装置 |
-
1999
- 1999-05-26 JP JP11145816A patent/JP2000340542A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390918B1 (ko) * | 2001-08-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| US7657983B2 (en) * | 2002-01-11 | 2010-02-09 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method of producing a topology-optimized electrode for a resonator in thin-film technology |
| CN111066129A (zh) * | 2018-06-04 | 2020-04-24 | 东京毅力科创株式会社 | 蚀刻处理方法和蚀刻处理装置 |
| CN111066129B (zh) * | 2018-06-04 | 2024-04-05 | 东京毅力科创株式会社 | 蚀刻处理方法和蚀刻处理装置 |
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