JPS6273171A - 論理波形生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、論理回路試験装置に用いる論理波形生成回路
に関する。

〔発明の背景〕

論理回路の試験では、各種の論理波形を論理波形生成回
路で生成し、これを被試験論理回路に与え、その出力信
号で被試験論理回路を診断している。近年、入出力信号
が複雑な論理回路デバイスが作成されてきており、論理
波形生成回路としても、これ等のデバイスを高速に試験
するのに好適なものが望まれてさている。しかるに、従
来の論理波形生成回路では１例えば。

出力応答の遅いデバイスの試験を高速に行なうことがで
きないという不具合がある。これは。

従来の論理波形生成回路が、生成波形のタイミングを与
えるクロックの設定を複数の基本周期に亘って広範囲に
行なえる機能を有していない為である。

尚、従来の論理波形生成回路を開示するものとして１例
えば、特開昭５７−１１１４７０号公報がある。

〔発明の目的〕

本発明の目的は、生成する論理波形のタイミングを与え
るタイミングクロックが、複数の基本周期にわたって設
定可能な論理波形生成回路を提供することにある。

〔発明の概要〕

上記目的を達成する為、本発明の論理波形生成回路では
、論理波形の生成に用いサイクル毎に供給される論理デ
ータを、タイミングクロックの設定されろサイクルまで
保持し、タイミングクロックが入力される毎に順次、論
理データを出力し、タイミングクロックの入力順序に対
応した論理波形生成を行なう。

〔発明の実施例〕

以下１本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例を適用した論理波形生成回路
のブロック構成図で、第２図は第１図に示したクロック
制（財）回路の詳細構成図である。また、第６図は第１
図、第２図に示す回路の各部の信号タイムチャートであ
る。

論理波形生成回路はデータ供給回路１００と波形生成回
路１０３とから成り、データ供給回路１００から必要な
データを適切なタイミングで供給される波形生成回路１
０５は、入力端子１１４〜１１６から入力されるタイミ
ングクロックＤと、データ供給回路１００から入力され
る論理データＪを用いて、論理回路試験に必要な論理波
形Ｆを生成する。

データ供給口路１００は、クロック制＠回路１０１と先
入れ先出しく　ＦＩＦＯ−Ｆｉｒｒｔ　Ｉｎ　Ｆｉｒｓ
ｔＯｕｔ　）メモリ１０２で構成されている。

クロック制御回路１０１は、端子１１１及び端子１１３
から夫々第１基本周期クロックＡ及びクロック設定サイ
クル指示信号Ｇが入力される。このクロック設定サイク
ル指示信号Ｇは、タイミングクロックの設定サイクル数
に対応した論理値をとる。第３図の例では、第Ｎ番目、
第Ｎ＋１番目、第Ｎ＋２番目のクロックＤは、夫々基本
同期クロック、４に対して１サイクル、３サイクル、４
サイクル後に設定されている。本実施例では、設定サイ
クル数を最長４サイクルにしである。この為−クロック
設定サイクル指示信号Ｇを２ビツト（本）構成にしてあ
５（ｍ−２，Ｌ各ビット信号は、１〜４サイクルの設定
サイクルに応じて第４図に例示する如く割り当てである
。またークロック設定サイクル指示信号Ｇは例えば第１
基本周期クロックＡの設定周期とタイミングクロックＤ
の設定時間ｔとを比較すれば得られる。

クロック制御回路１０１ば、これ等の入力信号Ａ、Ｇを
用いてメモリ読出しクロックＨを生成し、これをメモリ
１０２に出力する。メモリ１０２は、メモリ書込みクロ
ックとして第１基本周期クロックＡを用いて論理データ
Ｃを記憶保持し読出クロックＨな用いて保持している論
理データを書込み順序と同一の順序で読み出し、設定さ
れたタイミングクロックＤに対応した論理データＪを波
形生成回路１０３に供給する。

クロック制御回路１０１は、第２図に示す実施例では、
デコーダ２０１．デマルチプレクサ２０２゜ゲート２０
３〜２０６及び２１２〜２４４−２ビットカウンタ２０
７−４ビツトシフトレジスタ２０８〜２１１により構成
される。

デコーダ２０１には、基本周期毎に供給されるクロック
設定サイクル指示信号Ｇが入力され。

クロックＤの設定サイクル数に対応して１例えば第４図
に示す様なシフトレジスタ用データ２１５をデマルチプ
レクサ２０２に出力する。このシフトレジスタ用データ
２１５は、デマルチプレクサ２０２を介して、カウンタ
２０７からの選択信号２３１及び２３３により、４つの
シフトレジスタ２０８〜２１１へ順次供給される。選択
信号２３１及ヒ２５３は、２ビツトカウンタ２０７の正
極性出力であυ、第１基本周期クロックパルスＡの入力
毎にカウント・アップする。従って、シフトレジスタ用
データ２１５は、シフトレジスタ２０８からシフトレジ
スタ２１１まで周期毎に１１次供給される。

シフトレジスタ２０８〜２１１は、第１基本周期クロッ
クＡを遅延回路２２０で遅延させた第２基本周期クロッ
クＢにより駆動されるシフトレジスタであり一対応する
ゲート２０５〜２０６から出力される動作選択信号に１
〜に４が１°のときデータロード、”０”のときデータ
シフトを行なうものである。

上記動作選択信号に１〜に４は、カウンタ２０７の正、
負出力２３１〜２３４をゲート２０３〜２０６でデコー
ドすることにより得られ、正出力２３１゜２３３がＦｏ
ｏｌ　、　ｌ’−ｏｌ」、　「１叶、「１Ｊのとき、夫
夫シフトレジスタ２０８．２０９．２１０．２１１をデ
ータロード状態とし、第２基本周期クロックＢによシデ
ータのロードを行なう。従って、シフトレジスタ２０８
〜２１１は４周期毎にデータを１回ロード出力し、ロー
ド後３周期はデータをシフト出力して、夫々、シフトレ
ジスタ出力信号Ｌ１〜Ｌ４を得る。これ等のシフトレジ
スタ出力信号Ｌ１〜Ｌ４はゲート２１２により論理和Ｍ
がとられ、さらにゲート２１３，２１４により、第１基
本周期クロックＡと前記論理和出力Ｍとから所望のメモ
リ読出クロックＨが作られる。

このように１本実施例によれば１例えば第Ｎ＋１番目の
タイミングクロックの様に、５基本周期にわたってタイ
ミングクロックが設定される場合にも、第Ｎ＋１番目の
タイミングクロックに対応した第Ｎ＋１周期の波形生成
のための論理データを、タイミング、クロックと同様に
６基本周期にわたって供給可能である。

以上の説明では、タイミングクロックが最長４基本周期
にわたって設定される場合について述べたが、任意の！
基本周期内でタイミングクロック設定を行なう場合には
、クロック制御回路内のシフトレジスタのビット数及び
個数を７個に拡張し、これに応じてクロック設定サイク
ル指示信号のビット数、カウンタのビット数等を適切な
値に変更すればよい。

〔発明の効果〕

本発明によれば、基本周期毎に供給され、論理波形生成
の際に使用する論理データを、複数の基本周期にわたシ
保持し、入力されるタイミングクロックの順序に応じて
出力することができるので、タイミングクロックの設定
を１基本周期内だけでなく、任意の複数基本周期にわた
って行なうことが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る論理波形生成回路のブ
ロック構成図、第２図は第１図に示すクロック制御回路
の詳細構成図、第３図は第１図、第２図に示す回路の各
部の信号タイムチャート、第４図はサイクル指示信号作
成説明図である。 １００・・・・・・・・・・データ供給回路１０１・・
・・・・・・・・・・クロック制御回路１０２・・・・
・・・・・・・・メモリ１０５・・・・・・・・・・・
・波形生成回路２０１・・・・・・・・・・・・デコー
ダ２０２・・・・・・・・・・・・デマルチプレクサ２
０３〜２０６　、２１２〜２１４・・・・・−・・ゲー
ト２０７・・・・・・・・・・・・カウンタ゛＼

Claims (1)

【特許請求の範囲】
1. 被試験論理回路へ供給する論理波形を生成する論理波形
   生成回路において、タイミングクロックがどの基本周期
   内に設定されるかを指示する信号が入力したとき、タイ
   ミングクロックが設定されない基本周期では、前記指示
   信号に基づいて基本周期クロックの出力を禁止するクロ
   ック制御回路と、基本周期クロックにより論理波形生成
   のための論理データを読み込み、前記クロック制御回路
   の出力クロックにより、前記論理データを読み込んだ順
   に読み出す先入れ先出しメモリと、該メモリが出力する
   論理データと前記タイミングクロックを用いて所望の論
   理波形を作成する波形生成回路とを具備することを特徴
   とする論理波形生成回路。