JPS6273171A - 論理波形生成回路 - Google Patents
論理波形生成回路Info
- Publication number
- JPS6273171A JPS6273171A JP60212402A JP21240285A JPS6273171A JP S6273171 A JPS6273171 A JP S6273171A JP 60212402 A JP60212402 A JP 60212402A JP 21240285 A JP21240285 A JP 21240285A JP S6273171 A JPS6273171 A JP S6273171A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- data
- logic
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路試験装置に用いる論理波形生成回路
に関する。
に関する。
論理回路の試験では、各種の論理波形を論理波形生成回
路で生成し、これを被試験論理回路に与え、その出力信
号で被試験論理回路を診断している。近年、入出力信号
が複雑な論理回路デバイスが作成されてきており、論理
波形生成回路としても、これ等のデバイスを高速に試験
するのに好適なものが望まれてさている。しかるに、従
来の論理波形生成回路では1例えば。
路で生成し、これを被試験論理回路に与え、その出力信
号で被試験論理回路を診断している。近年、入出力信号
が複雑な論理回路デバイスが作成されてきており、論理
波形生成回路としても、これ等のデバイスを高速に試験
するのに好適なものが望まれてさている。しかるに、従
来の論理波形生成回路では1例えば。
出力応答の遅いデバイスの試験を高速に行なうことがで
きないという不具合がある。これは。
きないという不具合がある。これは。
従来の論理波形生成回路が、生成波形のタイミングを与
えるクロックの設定を複数の基本周期に亘って広範囲に
行なえる機能を有していない為である。
えるクロックの設定を複数の基本周期に亘って広範囲に
行なえる機能を有していない為である。
尚、従来の論理波形生成回路を開示するものとして1例
えば、特開昭57−111470号公報がある。
えば、特開昭57−111470号公報がある。
本発明の目的は、生成する論理波形のタイミングを与え
るタイミングクロックが、複数の基本周期にわたって設
定可能な論理波形生成回路を提供することにある。
るタイミングクロックが、複数の基本周期にわたって設
定可能な論理波形生成回路を提供することにある。
上記目的を達成する為、本発明の論理波形生成回路では
、論理波形の生成に用いサイクル毎に供給される論理デ
ータを、タイミングクロックの設定されろサイクルまで
保持し、タイミングクロックが入力される毎に順次、論
理データを出力し、タイミングクロックの入力順序に対
応した論理波形生成を行なう。
、論理波形の生成に用いサイクル毎に供給される論理デ
ータを、タイミングクロックの設定されろサイクルまで
保持し、タイミングクロックが入力される毎に順次、論
理データを出力し、タイミングクロックの入力順序に対
応した論理波形生成を行なう。
以下1本発明の一実施例を図面を参照して説明する。
第1図は本発明の一実施例を適用した論理波形生成回路
のブロック構成図で、第2図は第1図に示したクロック
制(財)回路の詳細構成図である。また、第6図は第1
図、第2図に示す回路の各部の信号タイムチャートであ
る。
のブロック構成図で、第2図は第1図に示したクロック
制(財)回路の詳細構成図である。また、第6図は第1
図、第2図に示す回路の各部の信号タイムチャートであ
る。
論理波形生成回路はデータ供給回路100と波形生成回
路103とから成り、データ供給回路100から必要な
データを適切なタイミングで供給される波形生成回路1
05は、入力端子114〜116から入力されるタイミ
ングクロックDと、データ供給回路100から入力され
る論理データJを用いて、論理回路試験に必要な論理波
形Fを生成する。
路103とから成り、データ供給回路100から必要な
データを適切なタイミングで供給される波形生成回路1
05は、入力端子114〜116から入力されるタイミ
ングクロックDと、データ供給回路100から入力され
る論理データJを用いて、論理回路試験に必要な論理波
形Fを生成する。
データ供給口路100は、クロック制@回路101と先
入れ先出しく FIFO−Firrt In Firs
tOut )メモリ102で構成されている。
入れ先出しく FIFO−Firrt In Firs
tOut )メモリ102で構成されている。
クロック制御回路101は、端子111及び端子113
から夫々第1基本周期クロックA及びクロック設定サイ
クル指示信号Gが入力される。このクロック設定サイク
ル指示信号Gは、タイミングクロックの設定サイクル数
に対応した論理値をとる。第3図の例では、第N番目、
第N+1番目、第N+2番目のクロックDは、夫々基本
同期クロック、4に対して1サイクル、3サイクル、4
サイクル後に設定されている。本実施例では、設定サイ
クル数を最長4サイクルにしである。この為−クロック
設定サイクル指示信号Gを2ビツト(本)構成にしてあ
5(m−2,L各ビット信号は、1〜4サイクルの設定
サイクルに応じて第4図に例示する如く割り当てである
。またークロック設定サイクル指示信号Gは例えば第1
基本周期クロックAの設定周期とタイミングクロックD
の設定時間tとを比較すれば得られる。
から夫々第1基本周期クロックA及びクロック設定サイ
クル指示信号Gが入力される。このクロック設定サイク
ル指示信号Gは、タイミングクロックの設定サイクル数
に対応した論理値をとる。第3図の例では、第N番目、
第N+1番目、第N+2番目のクロックDは、夫々基本
同期クロック、4に対して1サイクル、3サイクル、4
サイクル後に設定されている。本実施例では、設定サイ
クル数を最長4サイクルにしである。この為−クロック
設定サイクル指示信号Gを2ビツト(本)構成にしてあ
5(m−2,L各ビット信号は、1〜4サイクルの設定
サイクルに応じて第4図に例示する如く割り当てである
。またークロック設定サイクル指示信号Gは例えば第1
基本周期クロックAの設定周期とタイミングクロックD
の設定時間tとを比較すれば得られる。
クロック制御回路101ば、これ等の入力信号A、Gを
用いてメモリ読出しクロックHを生成し、これをメモリ
102に出力する。メモリ102は、メモリ書込みクロ
ックとして第1基本周期クロックAを用いて論理データ
Cを記憶保持し読出クロックHな用いて保持している論
理データを書込み順序と同一の順序で読み出し、設定さ
れたタイミングクロックDに対応した論理データJを波
形生成回路103に供給する。
用いてメモリ読出しクロックHを生成し、これをメモリ
102に出力する。メモリ102は、メモリ書込みクロ
ックとして第1基本周期クロックAを用いて論理データ
Cを記憶保持し読出クロックHな用いて保持している論
理データを書込み順序と同一の順序で読み出し、設定さ
れたタイミングクロックDに対応した論理データJを波
形生成回路103に供給する。
クロック制御回路101は、第2図に示す実施例では、
デコーダ201.デマルチプレクサ202゜ゲート20
3〜206及び212〜244−2ビットカウンタ20
7−4ビツトシフトレジスタ208〜211により構成
される。
デコーダ201.デマルチプレクサ202゜ゲート20
3〜206及び212〜244−2ビットカウンタ20
7−4ビツトシフトレジスタ208〜211により構成
される。
デコーダ201には、基本周期毎に供給されるクロック
設定サイクル指示信号Gが入力され。
設定サイクル指示信号Gが入力され。
クロックDの設定サイクル数に対応して1例えば第4図
に示す様なシフトレジスタ用データ215をデマルチプ
レクサ202に出力する。このシフトレジスタ用データ
215は、デマルチプレクサ202を介して、カウンタ
207からの選択信号231及び233により、4つの
シフトレジスタ208〜211へ順次供給される。選択
信号231及ヒ253は、2ビツトカウンタ207の正
極性出力であυ、第1基本周期クロックパルスAの入力
毎にカウント・アップする。従って、シフトレジスタ用
データ215は、シフトレジスタ208からシフトレジ
スタ211まで周期毎に11次供給される。
に示す様なシフトレジスタ用データ215をデマルチプ
レクサ202に出力する。このシフトレジスタ用データ
215は、デマルチプレクサ202を介して、カウンタ
207からの選択信号231及び233により、4つの
シフトレジスタ208〜211へ順次供給される。選択
信号231及ヒ253は、2ビツトカウンタ207の正
極性出力であυ、第1基本周期クロックパルスAの入力
毎にカウント・アップする。従って、シフトレジスタ用
データ215は、シフトレジスタ208からシフトレジ
スタ211まで周期毎に11次供給される。
シフトレジスタ208〜211は、第1基本周期クロッ
クAを遅延回路220で遅延させた第2基本周期クロッ
クBにより駆動されるシフトレジスタであり一対応する
ゲート205〜206から出力される動作選択信号に1
〜に4が1°のときデータロード、”0”のときデータ
シフトを行なうものである。
クAを遅延回路220で遅延させた第2基本周期クロッ
クBにより駆動されるシフトレジスタであり一対応する
ゲート205〜206から出力される動作選択信号に1
〜に4が1°のときデータロード、”0”のときデータ
シフトを行なうものである。
上記動作選択信号に1〜に4は、カウンタ207の正、
負出力231〜234をゲート203〜206でデコー
ドすることにより得られ、正出力231゜233がFo
ol 、 l’−ol」、 「1叶、「1Jのとき、夫
夫シフトレジスタ208.209.210.211をデ
ータロード状態とし、第2基本周期クロックBによシデ
ータのロードを行なう。従って、シフトレジスタ208
〜211は4周期毎にデータを1回ロード出力し、ロー
ド後3周期はデータをシフト出力して、夫々、シフトレ
ジスタ出力信号L1〜L4を得る。これ等のシフトレジ
スタ出力信号L1〜L4はゲート212により論理和M
がとられ、さらにゲート213,214により、第1基
本周期クロックAと前記論理和出力Mとから所望のメモ
リ読出クロックHが作られる。
負出力231〜234をゲート203〜206でデコー
ドすることにより得られ、正出力231゜233がFo
ol 、 l’−ol」、 「1叶、「1Jのとき、夫
夫シフトレジスタ208.209.210.211をデ
ータロード状態とし、第2基本周期クロックBによシデ
ータのロードを行なう。従って、シフトレジスタ208
〜211は4周期毎にデータを1回ロード出力し、ロー
ド後3周期はデータをシフト出力して、夫々、シフトレ
ジスタ出力信号L1〜L4を得る。これ等のシフトレジ
スタ出力信号L1〜L4はゲート212により論理和M
がとられ、さらにゲート213,214により、第1基
本周期クロックAと前記論理和出力Mとから所望のメモ
リ読出クロックHが作られる。
このように1本実施例によれば1例えば第N+1番目の
タイミングクロックの様に、5基本周期にわたってタイ
ミングクロックが設定される場合にも、第N+1番目の
タイミングクロックに対応した第N+1周期の波形生成
のための論理データを、タイミング、クロックと同様に
6基本周期にわたって供給可能である。
タイミングクロックの様に、5基本周期にわたってタイ
ミングクロックが設定される場合にも、第N+1番目の
タイミングクロックに対応した第N+1周期の波形生成
のための論理データを、タイミング、クロックと同様に
6基本周期にわたって供給可能である。
以上の説明では、タイミングクロックが最長4基本周期
にわたって設定される場合について述べたが、任意の!
基本周期内でタイミングクロック設定を行なう場合には
、クロック制御回路内のシフトレジスタのビット数及び
個数を7個に拡張し、これに応じてクロック設定サイク
ル指示信号のビット数、カウンタのビット数等を適切な
値に変更すればよい。
にわたって設定される場合について述べたが、任意の!
基本周期内でタイミングクロック設定を行なう場合には
、クロック制御回路内のシフトレジスタのビット数及び
個数を7個に拡張し、これに応じてクロック設定サイク
ル指示信号のビット数、カウンタのビット数等を適切な
値に変更すればよい。
本発明によれば、基本周期毎に供給され、論理波形生成
の際に使用する論理データを、複数の基本周期にわたシ
保持し、入力されるタイミングクロックの順序に応じて
出力することができるので、タイミングクロックの設定
を1基本周期内だけでなく、任意の複数基本周期にわた
って行なうことが可能である。
の際に使用する論理データを、複数の基本周期にわたシ
保持し、入力されるタイミングクロックの順序に応じて
出力することができるので、タイミングクロックの設定
を1基本周期内だけでなく、任意の複数基本周期にわた
って行なうことが可能である。
第1図は本発明の一実施例に係る論理波形生成回路のブ
ロック構成図、第2図は第1図に示すクロック制御回路
の詳細構成図、第3図は第1図、第2図に示す回路の各
部の信号タイムチャート、第4図はサイクル指示信号作
成説明図である。 100・・・・・・・・・・データ供給回路101・・
・・・・・・・・・・クロック制御回路102・・・・
・・・・・・・・メモリ105・・・・・・・・・・・
・波形生成回路201・・・・・・・・・・・・デコー
ダ202・・・・・・・・・・・・デマルチプレクサ2
03〜206 、212〜214・・・・・−・・ゲー
ト207・・・・・・・・・・・・カウンタ゛\
ロック構成図、第2図は第1図に示すクロック制御回路
の詳細構成図、第3図は第1図、第2図に示す回路の各
部の信号タイムチャート、第4図はサイクル指示信号作
成説明図である。 100・・・・・・・・・・データ供給回路101・・
・・・・・・・・・・クロック制御回路102・・・・
・・・・・・・・メモリ105・・・・・・・・・・・
・波形生成回路201・・・・・・・・・・・・デコー
ダ202・・・・・・・・・・・・デマルチプレクサ2
03〜206 、212〜214・・・・・−・・ゲー
ト207・・・・・・・・・・・・カウンタ゛\
Claims (1)
- 被試験論理回路へ供給する論理波形を生成する論理波形
生成回路において、タイミングクロックがどの基本周期
内に設定されるかを指示する信号が入力したとき、タイ
ミングクロックが設定されない基本周期では、前記指示
信号に基づいて基本周期クロックの出力を禁止するクロ
ック制御回路と、基本周期クロックにより論理波形生成
のための論理データを読み込み、前記クロック制御回路
の出力クロックにより、前記論理データを読み込んだ順
に読み出す先入れ先出しメモリと、該メモリが出力する
論理データと前記タイミングクロックを用いて所望の論
理波形を作成する波形生成回路とを具備することを特徴
とする論理波形生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60212402A JPS6273171A (ja) | 1985-09-27 | 1985-09-27 | 論理波形生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60212402A JPS6273171A (ja) | 1985-09-27 | 1985-09-27 | 論理波形生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273171A true JPS6273171A (ja) | 1987-04-03 |
Family
ID=16621989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60212402A Pending JPS6273171A (ja) | 1985-09-27 | 1985-09-27 | 論理波形生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273171A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05142303A (ja) * | 1990-08-03 | 1993-06-08 | Siemens Ag | デジタル論理回路の動的な検査方法 |
US6510869B1 (en) | 1998-07-10 | 2003-01-28 | Ebara Corporation | Ball check valve |
-
1985
- 1985-09-27 JP JP60212402A patent/JPS6273171A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05142303A (ja) * | 1990-08-03 | 1993-06-08 | Siemens Ag | デジタル論理回路の動的な検査方法 |
US6510869B1 (en) | 1998-07-10 | 2003-01-28 | Ebara Corporation | Ball check valve |
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