TW498496B - Semiconductor device having definite size of input/output blocks and its designing method - Google Patents

Semiconductor device having definite size of input/output blocks and its designing method Download PDF

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Description

498496 五、發明説明（1 ) 發明背暑 發明領域 * 本發明係有關一種半導體裝置及其設計方法，且更特別 的是有關一種輸入/輸出（I / 〇 )區段之改良式線路圖。 相關技術說明 於第一習知半導體裝置中，係包含：內部電路，係提供 於內部電路面積內；I/O區段，係提供於圍繞該內部電路 面積之I/O面積內，每一個I/O區段皆係藉由第一導電層 而連接於該內部電路上；以及襯墊，係提供於該I/O面積 之外部面積內，每一個襯墊皆係藉由第二導電層而連接於 該I/O區段之一上，各I/O區段係依序配置於某一列內。 稍後吾人將會對這種半導體裝置作詳細地解釋。 不過於上述第一習知半導體裝置中，由於係將各I/O區 段配置於該I / 0面積之某一列內，故各襯墊之節距與各 I / 0區段之節距是相同的。因此，當改變襯墊數目以改 變各襯墊之節距時，必須改變每一個I/O區段之結構，這 會使半導體裝置的設計變得更複雜。如是，若改變各襯 墊之節距，則必須施行各I/O區段的重新設計，這會增加 製造成本。 於第—習知半導體裝置（參見□本專利申請案第]?-八-4 - 1 27 5 56號文件之第3圖）中，係於I/O面積內提供了兩個 由I/O區段構成的列。因此，能夠在不改變某些半導體裝 置之結構下使用各I/O區段。稍後吾人也會對這種半導體 裝置作詳細地解釋。 498496 五、發明説明（2) 不過於上述第二習知半導體裝置中，能夠將相同的I /〇 區段應用在有限種類的半導體裝置上，這仍舊’會使半導 體裝置的設計變得更複雜◦ 發明之扼要說明 本發明的目的是簡化半導體裝置的I / 〇區段設計。 根據本發明之半導體裝置，係包含：內部電路，係提供 於內部電路面積內；I/O區段，係提供於圍繞該內部電路 面積之I/O面積內，每一個I/O區段皆係藉由第一導電層 而連接於該內部電路上；以及襯墊，係提供於該I/O面積 之外部面積內，每一個襯墊皆係藉由第二導電層而連接 於該I/O區段之一上，無論各襯墊之節距爲何每一個I/O 區段的結構都是確定的，且該I/O面積內由I/O區段構成 之列的數目係根據各襯墊之節距而改變。 圖式之簡單詳述 本發明將會因爲以下參照各附圖較之習知設計的詳細說 明而獲致更淸楚的了解。 第1A和1B圖係用以顯示第一習知半導體裝置的平面圖 不 ° 第2 A和2B圖係用以顯示第1 A和1 B圖中各I / 0區段實 例的電路圖。 第3圖係用以顯示第二習知半導體裝置的平面圖示。 第4、5、6、7、8、和9圖分別係用以顯示根據本發明第 一、第二、第三、第四、第五、及第六實施例之半導體裝 置的平面圖示。 -4- 498496 五、發明説明（3) 第 10A 和 10B 圖 係用以顯示第9圖之半導體裝置之修正 型式的平面圖 示 〇 較 佳 實施例的 詳 細 說明 在 說明各較 佳 施例之前，吾人將參 照第 1A、IB、2Α、 2B 及3圖解 釋 各 習知設計之半導體裝 置。 於 第1A和 1B 圖 中，顯示的是第一習 知半導體裝置，該 半 導 體裝置係 由 下列元件建構而成的： 內部電路面積1 0 1， 其 內 提供有內 部 電 路；四個輸入/輸出（ I /〇）面積102，係 配 置 於該內部 電 路 面積1 0 1的周緣內； 以及襯墊103，係 配 置 於該I/O 面 積 1 0 2之外部面積內。 每 一個 I/O 面 積 102皆係由許多相互 間依序作緊密配置 之 輸 入/輸出（ I/O) 區段102a或102b構 成的。如第2 A和2 B 圖 所示，吾人 應 該 注意的是於每一個I/O區段102a或102b 內 提 供有輸入 緩 衝 器或輸出緩衝器。 每 一個 I/O Tm 段 102a或102b皆係藉 由導電層105連接 於內 部電路面 積 1 0 1上，同時係藉由導 電層106連接於各 襯 墊 103 之一 上 〇 不 過於第1 A和 1 B圖中，由於係將各 I /〇區段102a( l〇2b) 配 置 於各I/O 面 積 102之內的某一列上 ，故各襯墊1 0 3之 節 距 與各T/0 區 段 1 0 2 a ( 1 0 2 b )之節距是 相同的。因此，當 改 變 襯墊103 之 數 目以改變各襯墊103 之節距時，必須改 變 每 一個 I/O 丨品 段 l〇2a( 102b)之結構， 這會使半導體裝置 的 設 計變得更 複 雜 。例如於第1A圖中， 由於各襯墊103 之 節 距是相當 大的 ，故各I/O區段102ε -5 - L都是大槪呈方形 498496 五、發明説明（4) 的；而於第1 B圖中，由於各襯墊1 03之節距是相當小的 ’故各I / 0區段1 〇 2 b都是呈矩形的。如是，若改變各襯墊 1 〇 3之節距，則必須施行各I / 〇區段；[〇 2 a ( 1 〇 2 b )的重新設 計，這會增加製造成本。 於第3圖中，顯示的是第二習知半導體裝置（參見日本 專利申請案第J P - A - 4 - 1 2 7 5 5 6號文件之第3圖），其中係 在增加各襯墊103之節距時，於各I/O面積1〇2內提供了 兩個由I/O區段l〇2a構成的列。因此，能夠在不改變某些 半導體裝置之結構下使用各I/O區段102a。 於第3圖之半導體裝置中，能夠將相同的I / 〇區段1 〇 2 a 應用在有限種類的半導體裝置上，這仍舊會使半導體裝置 的設計變得更複雜。另外，由於在各I / 0區段1 0 2 a之間提 供有導電層105和106，故增加了各半導體裝置的尺寸。 此外，由於在各I / 0區段1 〇 2 a的中間提供有導電層1 〇 5和 106，故無法於各I/O面積102內提供三個或更多個由I/O 區段102a構成的列，這會使吾人無法增加襯墊103之數 目。 於本發明中，無論其上電路及各襯墊之節距爲何各I/O 區段的結構都是確定的。 於第4圖中·顯示的是本發明的第一實施例，該半導體 裝置係由下列元件建構而成的：內部電路面積1 ;四個輸 入/輸出（I/O)面積2 ’係配置於該內部電路面積1的周緣 內；以及襯墊3 ’係配置於該I / 〇面積2之外部面積內。 每一個I /0面積2皆係由許多相互間依序作緊密配置之 498496 五、發明説明（5) 輸入/輸出（I /0)區段2a構成的，且每一個I /0區段2a皆 係藉由導電層5連接於內部電路面積1上，同時係藉由導 電層6連接於各襯墊3之一上。同時，該導電層5係配置 成與該導電層6呈連線，且該導電層5和6係配置於各I /〇 區段2 a的某一側邊上，這會增加襯墊3之數目。 於第4圖中，各I /0區段2a之尺寸是確定的。例如，各 I/O區段2a之寬度及長度分別是120微米和50微米。因此 ，該I/O區段2a之節距爲120微米。另一方面，各襯墊3 之節距也是120微米。如是，由於該I/O區段2a之節距對 各襯墊3之節距的比例爲1，故該I / 0面積2內由各I / 0區 段2 a構成之列的數目爲1。 於第5圖中，顯示的是本發明的第二實施例，每一個 I /〇面積2皆係由許多相互間依序緊密地配置於某一列內 之I/O區段2a形成的。吾人應該注意的是各I/O區段2a 之尺寸與第4圖中各I /0區段2a之尺寸係相同的。此例 中，雖該I/O區段2a之寬度爲120微米，然而各襯墊3 之節距則爲60微米。如是，由於該I /0區段2a之寬度對 各襯墊3之節距的比例爲2，故該I /〇面積2內由各I /〇區 段2a構成之列的數目爲2。此例中，係使由各I /0區段2a 構成約兩個列相互間平移了 60微米。 另外於第5圖中，係將導電層5和6部分地配置於各I /〇 區段2a上，這會減小第5圖中半導體裝置的尺寸。 於第6圖中，顯示的是本發明的第三實施例，每一個I /〇 面積2皆係由許多相互間依序緊密地配置於三個列內之 -7- 498496 五、發明説明（6) I/O區段2a形成的◦吾人應該注意的是各I/O區段2a之尺 寸與第4和5圖中各I / 0區段2 a之尺寸係相同的。此例 中，雖該I/O區段2a之寬度爲120微米，然而各襯墊3 之節距則爲40微米。如是，由於該I/O區段2a之寬度對 各襯墊3之節距的比例爲3，故該I / 0面積2內由各I / 0區 段2a構成之列的數目爲3。此例中，係使由各I /〇區段2a 構成的三個列相互間平移了 40微米。 另外於第6圖中，係將導電層5和6部分地配置於各I /0 區段2a上，這也會減小第6圖中半導體裝置的尺寸。 於第7圖中，顯示的是本發明的第四實施例，每一個I /〇 面積2皆係由許多相互間依序緊密地配置於四個列內之 I/O區段2a形成的。吾人應該注意的是各I/O區段2a之尺 寸與第4、5、和6圖中各I /0區段2a之尺寸係相同的。此 例中，雖該I/O區段2a之寬度爲120微米，然而各襯墊3 之節距則爲30微米。如是，由於該I/O區段2a之寬度對 各襯墊3之節距的比例爲4，故該I / 0面積2內由各I / 0區 段2a構成之列的數目爲4。此例中，係使由各I/O區段2a 構成的四個列相互間平移了 30微米。 另外於第7圖中，係將導電層5和6部分地配置於各I /〇 區段2a h，這也會減小第7圖中半導體裝置的尺寸。 一般而言於本發明中，若該I / 0區段2a之寬度對各襯墊 3之節距的比例爲N，則該I / 0面積2內由各I / 0區段2 a 構成之列的數目爲N。另一方面，若該I/O區段2a之寬度 對各襯墊3之節距的比例爲N+ α ( N = 0 , 1 , 2 ,...，且0 < α 498496 五、發明説明（7) < 1)，則該I/O面積2內由各I/O區段2a構成之列的數目 爲 N+1 〇 ' 於第8圖中，顯示的是本發明的第五實施例，每一個 I /〇面積2皆係由許多相互間依序緊密地配置於兩個列內之 I /〇區段2 a形成的。吾人應該注意的是各I / 〇區段2 a之尺 寸與第4、5、6、和7圖中各I / 0區段2 a之尺寸係相同的 。此例中，雖該I/O區段2a之寬度爲120微米，然而各襯 墊3之節距則爲80微米。如是，由於該I/O區段2a之寬 度對各襯墊3之節距的比例爲1 . 5，故該I /0面積2內由各 I /〇區段2a構成之列的數目爲2。此例中，係使由各I /〇 區段2a構成的兩個列相互間平移了 80微米。 另外於第8圖中，係將導電層5和6部分地配置於各I /0 區段2a上，這也會減小第8圖中半導體裝置的尺寸。 於第9圖中，顯示的是本發明的第六實施例，每一個 I /〇面積2皆係由許多相互間依序緊密地配置於四個列內 之I/O區段2a以及配置於兩個列內之I/O區段2b形成 的◦吾人應該注意的是各I/O區段2a之尺寸與第4、5、 6、7、和8圖中各I / 0區段2 a之尺寸係相同的。此例中’ 雖則該I/O區段2a之寬度爲120微米，然而各襯墊3之節 距於第一部分內爲30微米而於第二部分內爲60微米。如 是，該I/O面積2內由各I/O區段2a構成之第一部分及第 二部分內之列的數目爲4。此例中，係使由各I /0區段2a 構成的四個列相互間平移了 30微米。 另外於第9圖中’係將導電層5和6部分地配置於各I / 0 -9- 498496 五、發明説明（8) 區段2a上，這也會減小第9圖中半導體裝置的尺寸。 吾人#夠將上述各實施例應用於覆晶片封裝之半導體 裝置上。例如，將第9圖之半導體裝置修正爲如第1 〇A和 1 0B圖所示之半導體裝置，其中係將第9圖之各襯墊3取代 爲焊料凸塊；r。於第10B圖中，係使由I /〇區段2a構成之 各列間隔開以便確實防止各焊料凸塊3 ’形成短路。 如上所述根據本發明，由於無論其上電路及各襯墊（或 各焊料凸塊）之節距爲何各I /0區段的結構都是確定的’ 故能夠簡化各半導體裝置之設計，這會減少其製造成本。 符號之說明 1，1 0 1 ....內部電路面積 2,102——輸入/輸出面積 2a，2b, 102 a, 102b____輸入/輸出區段 3,103____襯墊 3 ’ ..。.焊料凸塊 5,6,1 05,1 06 .....導電層 -10-

Claims (1)

  1. 498496 六、申請專利範圍 1 . 一種半導體裝置，係包括： 內部電路，係提供於內部電路面積（1 )內’； 輸入/輸出區段（2a )，係提供於圍繞該內部電路面積 (1 )之輸入/輸出面積（2 )內，每一個輸入/輸出區段（2 a ) 皆係藉由第一導電層（5 )而連接於該內部電路上；以及 襯墊（3 )，係提供於該輸入/輸出面積（1 )之外部面積 內，每一個襯墊（3 )皆係藉由第二導電層（6 )而連接於 該輸入/輸出區段（2a)之一上，無論各襯墊（3)之節距爲 何每一個輸入/輸出區段（2a)的結構都是確定的，且 該輸入/輸出面積（2 )內由輸入/輸出區段（2 a )構成之 列的數目係根據各襯墊（3 )之節距而改變。 2 .如申請專利範圍第1項之半導體裝置，其中若W / Ρ = Ν+ α ;而W指的是該輸入/輸出區段沿著該襯墊的寬度，而ρ 指的是該襯墊的節距，當該輸入/輸出面積內的輸入/ 輸出區段數目爲Ν時α 0，且當該輸入/輸出面積內的 輸入/輸出區段數目爲Ν+ 1時則0 < α < 1。 3 ·如申請專利範圍第1項之半導體裝置，其中於每一個 輸入/輸出區段內各第一導電層都會與各第二導電層對 齊，且該第一和第二導電層皆係配置於各輸入/輸出區 段的某一側邊上。 4 .如申請專利範圍第丨項之半導體裝置，其中由各輸入/ 輸出區段構成的各列都是呈緊密配置的。 5 · —種用於設計半導體裝置之方法，係包括下列步驟： 將內部電路配置於一內部電路面積（1)內； 498496 六、申請專利範圍 將輸入/輸出區段（2 a )配置於圍繞該內部電路面積 (1 )之輸入/輸出面積（2 )內，每一個輸入/輸出區段 (2 a )皆係藉由第一導電層（5 )而連接於該內部電路上 ;以及 將襯墊（3 )配置於該輸入/輸出面積（1 )之外部面積內 ，每一個襯墊（3 )皆係藉由第二導電層（6 )而連接於該輸 入/輸出區段（2 a )之一上，無論各襯墊（3 )之節距爲何 每一個輸入/輸出區段（2 a )的結構都是確定的，且 該輸入/輸出面積（2)內由輸入/輸出區段（2a)構成之 列的數目係根據各襯墊（3 )之節距而改變。 6 ·如申請專利範圍第5項之方法，其中若W / Ρ = Ν+ α ;而W 指的是該輸入/輸出區段沿著該襯墊的寬度，而Ρ指的 是該襯墊的節距，當該輸入/輸出面積內的輸入/輸出 區段數目爲Ν時α=0，且當該輸入/輸出面積內的輸入 /輸出區段數目爲Ν+1時則0 < α < 1。 7 ·如申請專利範圍第5項之方法，其中於每一個輸入/輸 出區段內各第一導電層都會與各第二導電層對齊，且 該第一和第二導電層皆係配置於各輸入/輸出區段的某 一側邊上。 8·如申請專利範圍第5項之方法，其中由各輸入/輸出區 段構成的各列都是呈緊密配置的。 9 · 一種覆晶片半導體裝置，係包括： 內部電路，係提供於內部電路面積（1 )內； 輸入/輸出區段（2a)，係提供於圍繞該內部電路面積 498496 六、申請專利範圍 (1 )之輸入/輸出面積（2 )內，每一個輸入/輸出區段（2 a ) 皆係藉由第一導電層（5 )而連接於該內部電路上；以及 焊料凸塊（3 ”，係提供於該輸入/輸出面積（1 )之外 部面積內，且 無論各焊料凸塊（3 ’）之節距爲何每一個輸入/輸出 區段（2a)的結構都是確定的。 1 〇 .如申請專利範圍第9項之覆晶片半導體裝置，其中由 各輸入/輸出區段構成的各列都是呈緊密配置的。 1 1 .如申請專利範圍第9項之覆晶片半導體裝置，其中由 各輸入/輸出區段構成的各列都是呈分離配置的。 12.—種用於設計覆晶片半導體裝置之方法，係包括下列 步驟： 將內部電路配置於一內部電路面積（1)內； 將輸入/輸出區段（2 a )配置於圍繞該內部電路面積（1 ) 之輸入/輸出面積（2 )內，每一個輸入/輸出區段（2 a )皆 係藉由第一導電層（5 )而連接於該內部電路上；以及 將焊料凸塊（3 ’）配置於該輸入/輸出面積（1 )之外部 面積內，且 無論各焊料凸塊（3 1之節距爲何每一個輸入/輸出區 段（2a)的結構都是確定的。 1 3 .如申請專利範圍第1 2項之方法，其中由各輸入/輸出 區段構成的各列都是呈緊密配置的。 1 4 .如申請專利範圍第1 2項之方法，其中由各輸入/輸出 區段構成的各列都是呈分離配置的。 ___ - _
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