TW484060B - Nonvolatile semiconductor memory device and data storage system comprising the nonvolatile semiconductor memory device - Google Patents

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TW484060B
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Satoru Tamada
Tatsuya Saeki
Yasuhiro Kouro
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Mitsubishi Electric Corp
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Description

五、發明說明（1) 背景 [發明之技術領域] :::明：f關一種非揮發性半導體記憶裝置 1思糸統，尤指一藉伟田7 A ; γ s /了寸ό己 導體記憶格的構成。 乳寫人/抹除之非揮發性半 [背景技術之說明] 纪ί⑼可作電氣寫入抹除之非揮發性半導體記憶體（快閃 體）’冒發揮可在基板上重寫之長處，早先已作為： ί ί r )ΤΛ1μ^ ^EPR〇M( ^ ^ ^ ^ ^ ^ ^ 、心體）或罩式ROM(唯讀記憶體）之代用品。 近年，由於半導體加工技術之微細化日趨進步，可 :像：料或音頻資料之大容量快閃記憶體已然問世，對‘ 2式靜像攝们幾s戈可攜式音響之應用I急速地發展。'
At =而’ A 了能作動晝資料的記錄’快閃記憶體乃被要求 旎作進一步之大容量化。 议受γ 、f ϋ為七、貝現&閃Α憶體之更大容量化的重要技術，與半 t體加工技術之微細化並行的還有多值化之技術。快閃記 ，體一般係對藉由絕緣膜與周圍絕緣之浮閘施加高電場， 藉注入或放出電荷，而變化記憶格之臨限值記憶資料。 > -般之快閃記憶體（二值快閃記憶體），e憶體之臨限值 兩的狀態係對應於”；[”（或”〇”），記憶體之臨 係對應於”0”（或”】”）（二值資料）。 -0狀〜 另一 Θ方面，使用多值技術之快閃記憶體（多值快閃記憶 體）之場合，記憶格之臨限值係設定於3種以上之複數狀
Ll.ft
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悲。例如’可記憶四值之快閃記憶體中，係將記憶格之臨 =值設成四個狀態，依序分別與"丨丨"（臨限值之最低狀 ⑻、”1〇"、"00”、”〇1”（臨限值之最高狀態）。藉此，可 在一個記憶格記憶2位元之資料（五值資料）。記憶格之物 理狀態與邏輯資料之對應、，與二值快閃記憶體相同，自然 也可任意決定。 ，然而，在實現多值快閃記憶體時，在記憶格中記憶 1 (或"0")’在長期放置後若將該資料讀出’會有變成 1 οπ (或"1")之重要問題。 此一問題的起因是，在物理上主要為注入浮閘之電子會 在絕緣膜穿過能量阻障而放出至半導體基板或閘極，或是 自半導體基板或閘極注入，而使記憶格中之臨限值產生變 化〇 兹佐以圖44說明之，在二值快閃記憶體之場合，例如， 1 一狀態之臨限值係設成1 V〜1 · 7 V，π 0"狀態之臨限值係設 成4· 3V以上，讀出時之判定臨限值係設成3ν。此一狀態 下，不管是” 1 ”狀態及” 〇η狀態，均有丨· 3V之讀出餘裕。此 一場合下，若有相當於1 · 3V之電子注入/放出，會產生錯 誤讀出。
相對於此，多值快閃記憶體之場合，例如，” π ”狀態之 臨限值係設成1 V〜1 · 7 V，π 1 〇 π狀態之臨限值係設成2 · 3 V〜 2· 7V，” 00’1狀態之臨限值係設成3· 3ν〜3· 7ν，”（π”狀態之 臨限值係設成4 · 3 V以上。若讀出時之判定臨限值為2 V、 3V、4V ’則各狀態之讀出餘裕只有3V。因此，若有相當
484060 五、發明說明（3) 於0.3V之電子注入/放出，會產生錯誤讀出。 當具有圖44之F1所示的Vgs-Ids特性之記憶格，藉由自 浮閘放出電子而成為與具有F 2所示的v g s _ I d s特性之記憶 格相同狀態的場合，在多值快閃記憶體中，寫入之” 〇 1 ”資 料會被誤讀出成"〇 〇M。 同樣地，具有F3所示Vgs-Ids特性的記憶格，在成為與 具有F4所示Vgs-Ids特性的記憶格相同狀態時，在多值快 閃記憶體中，寫入之”11”資料會被誤讀出成"1〇"。 相對於此，二值快閃記憶體之場合，即使是η狀態之記 憶格成為F2之狀悲，或F3狀態之記憶格成為F4之狀態，仍 可正確地讀出資料。 如此，多值快閃記憶體與 在物理上同等之資料保持特 較多值快閃記憶體，以二值 傳輸速度之觀點而言，也是 外，如上所述，就成本及大 快閃記憶體為優。是以，今 之裝置的開發，是業界所強 [發明之概要] 二^值半閃記憶體雖然彼此具有 ^生’彳旦就資料之信賴性而言， 快閃記憶體為優。又，由資料 以二值快閃記憶體為優。另 容量化之層面而言，則以多值 後’能將此等所有特性活用化 烈企盼者。
是以，本發明提供一種可實現記憶體之大容量，且可 2性、可作高速動作之非揮發性半導體記憶 置及貧料記憶系統。 根據本發明一個層面之非揮私从φ ^曰w <非禪^性丰導體記憶裝置，具有 包含複數個記憶袼之非揮於性## ^ & ·. 心升伴^δ己憶格陣列，以及供控制
五、發明說明（4) 對於上述複數個記恢 之控制電路；上述^ 〇的寫八動作、括 ……一‘制電路係應答於;及抹除動作 值資:弯入要求，對於成為 寫入對象之3己憶格寫入 作係應合於成為讀出值貝料或多值資 二值資料或多值資^象之記憶格的寫入！:容上 較佳的是，上述控制電 格，在上述二值資料寫上述成為寫入.對象之記憶 或與上述第1狀態不同之第=肛於抹除狀態之第1狀態' u <弟η狀態中之任一去· 值資料寫入時，設定於自上 ，在上述多 同的合計η個（3個以上）狀皞中 去 心之彼此不 -出動作肖，"入η 又，控制電路在 e貝出力乍Τ就寫入上地二值資料之記憶格，係判定屬於 上述第1狀態至第k狀態（惟上述1^<上述n)，或是自上述第、
(k+Ι)狀態至上述第η狀態中之何者；而就寫入上述多值資 料之記憶格，則係判定屬於上述合計η個狀態中之何者。 特別是讀出動作時’係判定寫入二值資料之記憶格係屬 於合計η個狀態中之任一者，當判定為屬於第1狀態或與第 η狀態不同之狀態時，係對外部輸出警告信號，表示二值 資料已變化。又，上述讀出動作時，係判定寫入二值資料 之記憶格為合計η個之狀態中的何者，當判定為屬於第1狀 態或與第η狀態不同之狀態時，係對記憶格再度作用以寫 入上述二值資料之寫入動作。 根據上述非揮發性半導體記憶裝置，可應答於要求寫入 或讀出二值資料或三值以上之多值資料。藉此，可在記憶 大容量之資料下，因應必要作高信賴性且高速之資料寫入
\\312\2d-code\90-03\89119222.ptd 第 8 頁 五、發明說明（5) 及讀出。 佶ί把根據上述非揮發性半導體記憶裝置，對於々& t 值：料之記憶格，可檢測出臨限值之位移。對於…二 # f枓ί據上述非揮發性半導體記憶裝置，對π > π 4 入-佶次α丨， 仏測出臨限值之位移的場人，叮$ ώ 一值-貝料（資料修復）。 ^ 可再度寫 較佳的是，複數個記憶格係一併 作及上述讀出動作 D成為上述_ λ i 又且右# #動作之對象的歿數個寫入/讀出疋冩入動 又具有針對上述複數個寫入/ 貝出早位， 複數個旗標；±述複標出早位,各單位 寫入，還是上述多值資料官λ 軋中疋上述二伯^表 相同之構造。 、” ’’’、。尤其是旗標具有與4貧料 特別的是，控制電路在 、c ’隱格 為寫入對象之寫入/讀出單位寫寫入動作，，係對於 值貧料，同時對於對應之桿、’、 乂 一值育料或 ^成 述二值資料寫入還是上述多以：值，該值係表二多 特別的是，控制電路應答於ί入。 〜 於成為寫入對象之寫入/讀自卜。"妾收之寫入要 又’控制電路在讀出動作‘中，；2料之第二寫入序 述成為讀出對象之寫入/讀出單乂 '皆應之旗標的值 時’係執行用以讀出上述二值中寫入有上述二值:广上 寫入有上述多值資料時，係；：之第-讀出序列，、料 W订用以讀出上述多而在 值資料之 序列 之第一寫入序列，< 是彳丘寫，執行供寫入二僅」對 又，控制雷二丄疋：Ϊ入多值資料之第二宣值貧料 $ 9頁 U312\2d-C〇de\9〇.〇3\89119222.ptd 五 發明說明（6) 第一讀出序列。 二 體ϊ:裝置，係就每個寫入/讀 料或多值資料之值，““：：可將表示讀入為二值資 係非半導體記憶裝置，由於旗標與記'” 相丨J構造，因此在記憶袼寫 、‘ U袼 作對於旗標之寫入/讀出。〜咳出的同可容易地 =據上述非揮發性半導體記憶 Μ，可在旗標中記憶對於立f，5己格寫入之 多值信號。 〜0九兄疋寫入二值資料或 根據上述非揮發性半導體 J資料寫入要求時，可執行二以之=自外部之二 =外部之多值資料寫入要求日夺可二夕序〗，在有來 序列。 ’、了執仃夕值資料之寫入 根據上述非揮發性丰導舻 寫入/讀出單位讀出裳置，可根據旗標，就久 較佳的是，複數出個―記“ 之狀態（上述〇係3以上）；上述^大悲路的彼此不同合知個 入時，係將上述成為寫人對 2逑二值資料寫 J或第2狀態，在上述二值資料二公於上述約狀 頃出對象之記憶袼，屬於上^ $ ’、判定上述成為 中不包含上述第i狀態之狀態4中弟之=或上述合計η個狀態 根據上述非揮發性半導體 _ "、冩入要求 C:\2D-CODE\90-03\89119222.ptd 第10頁 五、發明說明（7) 控制成使得 在讀出動作 或其他狀態 根據本發 域，包含具 及具備與上 導體記憶體 控制裝置 域作資料寫 制裝置係應 的儲存資料 八’或是作 結果，將上 體或上述第 較佳的是 以規定之處 述第一特性 第一特性為 根據上述 非揮發性半 之非揮發性 以規定之信 非揮發性半 記憶體相對 ^為寫入對象之 。藓/ 成為讀 错此，可作二值 明又一層面之資料 、、布 特性之第一 述第一特性不同的 憶格為第1狀態或第2狀態， 出對象之記憶袼為第1狀態 資料之寫入/讀出。 "己憶系統，具有：記憶體區 f揮發性半導體記憶體，以 第^特性之第二非揮發性半 ’用以 入及自 答於自 ，判斷 配合於 述儲存 ^一非揮 ，第一 理速度 相對上 南速之 資料記 導體記 半導體 賴性記 導體記 上較高 與外部作資 該記憶體區 上述外部接 是被要求作 上述第二特 資料寫入上 發性半導體 特性係以規 動作之特性 較向之信賴 處理速度動 糸統’至 體’可因 記憶體中記 fe、貧料且以 憶體，以及 之信賴性記 料授受 域作資 收之供 配合於 述第— 記憶體 定之信 ;上述 性記憶 作。 少锴有 應儲存 憶資料 規定之 可以較 憶資料 ，對於上述記 料讀出；又， 寫入上述記憶 上述第一特性 入，並應答於 非揮發性半4 〇 賴性記憶資料 第二特性係可 資料’且可以 兩個彼此特十生 資料在具有相 。特別是藉由 處理速度動作 第一非揮發性 且可以較上述 憶體區 上述控 體區域 之寫 該判斷 體記憶 ，且可 以較上 較上述
\\312\2d-code\90-03\89119222.ptd 第11頁 五、發明說明（8) ，為高逮作動作之 奋里且高信賴十生、高二揮發性半導體記憶體實 較佳的是，阿逮之資料處理。 了 Μ仃大 位元以上的次4 非揮發性半導體記忾髀 滁八k 的貝科之複數個容枯次』，〜體包含分別記憶2 =半導體記憶體包：二：=用記氣·上述第二非 n 刀別§己憶1位元的資料之複數個 體H ϋ』是，應答於儲存資料，者iff π £域寫入才皮要求相對上古卩“—外部$求對於記憶 授受時，係將儲存資料寫=賴^之資料或作高速之、資料 除此以外之場人 ”、、弟—非揮發性半導體記作· r， 記憶體。σ㈣儲存資料寫入第-非揮；性；；體 較佳的是，控制努 記憶體，在上述M 冩入上述苐二非揮發性半導體 ，係將上述；導r憶體非為動作中時 中。 ”、、上迷第一非揮發性半導體記憶體 之儲疒2 $ &制i置具有在-定期間内測定自外部接受 Γί;;=小之測定電路；以及接受該測定電路之輸 料之大小為基準值以下之場合，將儲存資料 ^入苐一非揮發性半導體記憶體，在儲存資料之大小超過《 土準值日可將儲存資料寫入第二非揮發性半導體記憶體 之控制電路。 較佳的是’控制裝置係應答於與上述外部間資料授受之 有無’將已寫入上述第二非揮發性半導體記憶體之資料， ί a
\\312\2d-code\90-03\89119222.ptd 第12頁 484060 五、發明說明（9) 轉送至上述第一非揮發性半導體記憶體。 較佳的是，控制裝置係將供管理上述記憶體區域之管理 資料，寫入上述第二非揮發性半導體記憶體。 較佳的是，進而備有在資料中附加錯誤檢測符號之錯誤 訂正電路，而控制裝置係在將儲存資料寫入第一非揮發性 半導體記憶體時，係對寫入資料附加錯誤檢測符號進行寫 入，在對第二非揮發性半導體記憶體寫入上述儲存資料 口主宜人咨Μ盼知錯誤拾制鉻骓而透扞窝入。 484060 五、發明說明（ίο) 的二值資料，作為多值資料記憶於與多值資料對應之非揮 發性半導體記憶體。 _ 根據上述資料記憶系統，就用以管理記憶體區域之管理 資料，係將其作為二值資料記憶於與二值資料對應之非揮 發性半導體記憶體。藉此，與管理資料有關之錯誤讀出的 機率將可降低，因此，引起對系統而言為致命性之錯誤的 可能性降低。 根據上述資料記憶系統，就二值資料係不實行錯誤訂正 處理。藉此，可實現高速資料處理。 本發明又一層面之資料記憶系統，備有包含複數個記憶 __ 格之非揮發性記憶·體區域；上述複數個記憶格分別可以二 值或三值以上之多值狀態記憶資料，並可將記憶之上述二 值或上述多值資料讀出；此外，此系統又備有用以與外部 間作資料授受，進行上述非揮發性記憶體區域中之資料寫 入以及自上述非揮發性記憶體區域之資料讀出的控制裝 置；上述控制裝置當應答於上述儲存資料判斷有來自外部 之寫入被要求相對上高信賴性之資料或高速授受資料的要 求時，係以上述二值之狀態將上述儲存資料寫入上述非揮 發性記憶體區域。 較佳的是，控制裝置具有在一定期間内測定自外部接受 Ο 之儲存資料的大小之測定電路，以及控制電路。該控制電 路係作以下之控制：接受測定電路之輸出，在儲存資料之 大小為基準值以下時，將儲存資料以多值之狀態寫入非揮 發性記憶體區域，而當儲存資料之大小超過基準值時，係
C:\2D-CODE\90-03\89119222.ptd 第14頁 484060 五、發明說明（11) 將儲f資料以二值之狀態寫入非揮發性記憶體區域。 誤f佳的是，進一步備有在資料中附加錯誤檢測符號之錯 =Γ ^電路’而控制裝置係、在以多值狀態將資料寫入時， 檢測^進行寫入，在以二值狀態作資料寫入 、，、不附加I δ吳檢測符號而逕行寫入。 料：f上述育料記憶系統，含有可以二值或多值狀離將資 科複數個記憶格，且可應答於自外部接 一值或多值狀態儲存 I筏又之貝科以 且高速之資料處理。、各此，可以大容量作高信賴性 根據上述資料記憶系統， 自外部接受之儲存資料的士精由備有τ在一疋期間内測定 料之大小超過上述基準;:、：測定電路’當上述儲存資 入，可以二值之狀態寫入’係判斷被要求高速寫 根據上述資料記憶***，、〆工、 資料，係以二值記憶資料。二就供管理記憶體區域之管理 讀出的機率將可降低，因此藉此’與官理資料有關之錯誤 錯誤的可能性降低。 ’弓|起對系統而言為致命性之 根據上述資料記憶系統， 處理。藉此，可實現高二一值資料係不實行錯誤訂正 [發明之實施形態] 、貝料處理。 以下，兹將本發明之實 匕 又，圖中相同或相當之部；恕，佐以圖面詳細說明之。 不作重複。 σ刀係標記以相同之符號，其說明 [實施形態1 ] - C:\2D-C0DE\90-03\89119222.ptd 第】5 %4U60
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根據自外部接受之命今， 記憶於記憶格。藉由命人妒糸控制資料係以二值還是多值 多值寫入命令之何者被輸入㈣二:用 解碼器1 3之輸出，依二值 拴制用cpu 1 6係應答於命令 進行對記憶格寫入資料之控：,順序或多值之寫入順序， 讀出/寫入，係以連接於丨你 (或頁）單位進行。 丨條子線之記憶格所構成的區 快閃記憶體1 0 0 0進一步借古· #心 出，作記憶袼陣列ΜΑ的列向選擇1 =址角午碼器1 2之輸 解碼器12之輸出進行記憶格Μβ的列向^馬接受位址 列MB而設之多值旗標部丨5B ; A，相對屺格陣 及控制用CPU1 6的輸出而動作:/解;立址解碼器1 2的輸出 2。；應答於位址解碼⑽的輸出 動作之Υ解碼器/感測閂鎖器2丨.以及」用LPU1 6的輪出而 〇 Y ^% ^^ m r, „ n- 夕值旗標部1 5A、1 5B中，如後所述 憶格中記憶的是二值資料抑或是多值次存有一表示在記 部15A、15B之資料寫入（多值為” 〇” ，1 "、。對於多值旗標 標部15A、15B之資料的輸出，係由控二、多值旗 多值旗標部1 5A、1 5B之資料，如後所用CPU1 6所控制。 資料讀出依相同之手續讀出。 心’係與自記憶袼之 如圖2所示，記憶格陣列MA包含複數之 及配置於列向之字線WL00及WL01。印κ μ 土 S 7生記憶格Μ 。己憶格陣列MB包含複數
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五、發明說明（14) 之非揮發性記憶格Μ、以及配置於列向之字、辑1〇及 Π11。位7L線BL1、BL2係與記憶格陣列〇及〇的行對應Α 通地配置。 〜 記憶格Μ之控制閘極層係與字線，汲極區域係與字線 接，而源極區域係接受源極電壓”二。 ^解碼器14Α及14Β，包含接受位址解碼器12之輸出解碼 f ^號的複數個NAND電路及複數個反相器。包含於义解 = 14A之反相器Vla，係將NAND電路Nla之輸出反相，而驅 動Τ=，ΐ:器Vlb係將麵電路Nib之輸出反相而驅 動子線WLG1。包s於X解碼器14B之反相器Vlc，係將編〇 電路Nlc之輸出反相而驅動字線乳1〇，反相器vid係將-帅 電路N1 d之輸出反向而驅動字線wli 1。 多值旗標部15A及15B分別包含多值旗標評。多值旗標肝 具有與記憶格Μ(非揮發性記憶格）相同之構造。圖中， 示分別與字線WLOO、WL01、wl1〇awu1連接之四個多值旗 私MF夕值旗標評係以區或頁單位配置。多值旗標MF係以 配置於位το線方向之配線（稱為位元線BL〇)與 測閃鎖器部22連接。多值旗獅係記憶一表示是以 多值將資料寫入與同字線連接之記憶格M的值。 知碼器/資料閂鎖器1 9包含與位元線對應配置之位元閂 鎖态1。違貧料閃鎖器1係由反相器V3e及反相器V3b所構 成、,解碼态/資料閂鎖器2 〇包含與位元線對應配置之資料 2資料閃鎖為2係由反相器4 a及反相器4 b所構成。 與一條字線連接之記憶袼的汲極，分別與彼此不同之感
第18頁 \\312\2d-code\90-03\89119222.ptd 五、發明說明（15) /則閃鎖器與資料閂鎖器電氣連接。 介以感測閂鎖器 、2係用以保存讀 一個記憶格讀出2 利用資料閂鎖器 、，2出動作時，係對字線賦與讀出電壓 判定電流是否流入記憶格。資料閂鎖器1 出之結果。本發明之實施形態1中，為自 位兀之信號，因而配置資料閂鎖器1、2 1、2之值，將資料輸出至外部。 ^寫人動作中，首先係將f料輸人f料⑽器i、2 =再於感測問鎖器3#1中設定值，藉而變化記憶格之臨限 之ί = I問鎖器部22包含由反相器…AV5b所構成 3 4則閂鎖益3#2。感測閃鎖器3#及”〗總稱為感測閃鎖器 J閃鎖器（資料閃鎖器、感測閃鎖器）與位元線之間，配 罝有信號處理電路25。 L唬處理電路25係如圖3所示，包含NM〇s電晶體n、τ2 哭：中t f 3所示，閂鎖器L係表示資料閂鎖器、感測 電晶體τι係配置於位元線與閂鎖器L之輸出入節點ζι之 曰°電晶體T2係連於節點Z2與節點Z3之間，閘極係與節點 ^接。電晶體T3係連接於節點Z3與字元線之間。 藉由仏號處理電路25，進行選擇預充電處理·選擇放電 处理·感測處理·控制ffiCpui6係因應處理對之節點22、 電晶體T1之閘極、電晶體T3之閘極提供信號。 遥擇預充電處理中，如圖4 A所示，係對電晶體丁 1之閘
484060 五、發明說明（16) :i節點Z2、電晶體T3之閉極分別提供 位準之信號。被閃鎖於問鎖器义 Ύ !準、Η 體Τ2及Τ3，位元線係保持於"Η„ , — &為1 ，則猎由電晶 保持電塵位準。 H右為〇"，則位元線原狀 極在;=:;:Τ3:=:係對… 位準之信號。則閃鎖於閃 持於"L”，若為T，則位元線原狀保持位：元線係保 再者，於感測處理中，如圖4(： 、電土位準。 極施加Η位準之信號，對節㈣施力;^對電晶體Π之閘 電晶體T3之閘極施加l位準之信號、次、L，準之信號，對 線之電位成為’’ 1 〃或” 〇 "。 鎖杰L係應答於位元 —又，以下所示之自閂鎖器至閂鎖器之次刺你、、， 藉由根據傳送閂鎖器進行選擇預 ^ 貝料傳送處理，係 進行感測處理而完成。 、電’並以目的端閂鎖器 有關快閃記憶體1〇〇〇之寫入/讀 27說明之。記憶格M，係由形成於抹除之概要，茲以圖 與位元線連接之沒極區域7、浮 反1 〇上之源極區域6及 制閘層9。 s 8 及與字線連接之控 資料寫入時，如圖27所示，對於 格，係介以字線對控制閘層9施加、為^寫入對象之記憶· 此時，對應之感測閃鎖器係設為,,〇〗而電壓（例如18V) c 加0V。又，源極區域6係設成開 ，對汲極區域施 如圖27B所示，.對於非為寫入對多 ▲之圮憶袼，係將對應 第20頁 C:\2D-C0DE\90-03\89119222_ptd 484060
五、發明說明（17) 之感測閂鎖器設為，，Γ，（6V)，對於汲極區 在將資料作集中抹除時，如圖2 7所示厂也σ 。 低狀態（與多值 施加負的高電壓（例如q 6V)。此時，對搞對控制閑層9 區域7係施加GV。記憶格之臨限值係成為'最°區域6及/及極 資料π 1 Γ、二值資料”丨”對應）。 在出日寺，如圖27D所示，係介以字線對控制間層c 施加^電^例如3V)，對源、極區域6及及極區域7施加Μ : 另以感測閂鎮器判定電流是否流過記憶格。 其A ’炫就快閃記憶體1 Q 〇 Ο中之資料的 節’以與只記憶多值資料之多值快閃記情 明之。 〜
頃出序列之細 體比較的方式說 ，圖7A、圖7B之讀出序 1 〇 π或π 1 Γ )，係依同 2及感測閂鎖器3讀 多值快閃記憶體係執行圖6 Α〜6 A 列。又，其多值資料（η 〇 1"、” 〇 〇 "、 於本發明之方式使用資料閂鎖器1、 出0 如圖5所示，其係執行 READ3) 。 READ1 、 READ2 、 3· ΟV、4· 0V、2· 0V。 二次之讀出動作（READ1、READ2、 READ3中係分別將字線電壓設成 料，將讀出之資料 閂鎖。其次，自感 傳送處理）。 料，將讀出之資料 閂鎖。其次，自感 傳送處理）。
READ1 (圖6Α)係自記憶袼陣列讀出資 (1 、 1 、 〇 、π 〇")以感測閂鎖器3 測閂鎖器3將資料傳送至資料閃鎖器2 ( READ2(圖6Β)係自記憶袼陣列讀出資 〔πιπ 、”〇π 、π〇” 、”〇”）以感測閃鎖器1 測閃鎖裔3將資料傳送至資料閃鎖哭 484060 五、發明說明（18) READ3(圖6C)係自記憶袼陣列 (”1”、"Γ,以感測閃鎖哭/料，將讀出之資料 其次’進行演算處理（圖7A) 、;？:鎖。 自感測閂鎖器3傳送至資料 Λ、异處理中，係將資料 資料閃鎖器1傳送至感測問鎖器^轉傳送處理），將資料自 進行感測閂鎖器3之資料盥次 得运反轉處理）。藉此， 理。 、〜器1之資料的X0R處 而後，進行輸出處理（圖7 測閂鎖器3傳送至資料閂。^體而言，係將資料自感 料閂鎖器2之資料（"〇 ”” 〇 ” "送處理）。而後，輸出資 之資料1Π、ΠΓ’）及將資料閂鎖器1 值資料（π 01" 、，，〇〇"、”〗η")反轉之資料，藉此，讀出多 I U 、丨丨1 1丨1、 又，資料（3次讀出後之資 j 閂鎖於感測閂鎖器3之俏、、貞裔的值）與藉各動作被 相對於此，在快閃記憶體H係如圖8所示。 示之多值資料的讀出序列广"中，係執行圖9〜圖11所 之讀出動作（READ1)讀出多插^ 4，控制用CPU16係以第1次 斷是否要做第2次或第3次之旗山標MF之資料，根據此值判 料為"〇"，即同-區（或；=出動作。與多值旗讎之資 憶此一事實被表示之場合，^之記當^制中々有料記 作READ2、READ3。READ1中/字仃^ 、第3次之項出動 丄 t d 甲子線電壓係設成3. 0V，READ2 中，字線電壓係設成4·0ν，READ3+，字線電壓係設 2· 0V。 於READ1中（圖10A) ’係讀出記憶格陣列—之記憶格从及 \\312\2d-code\90-03\89119222.ptd 第22頁 484060 五、發明說明（19) 與該記憶格對應之多值旗標MF的資料。記憶格祕之次土丨 (1 1 、 〇 〇 )係感測問鎖器3#1閃鎖，多值放炉 MF之資料（"〇")係以感測閂鎖器3#2閂鎖。 L私 由於多值旗標MF資料為”〇” ，控制用cpui6係執 料項出用序列。自感測閂鎖器3 # !對於資料閂鎖器2 憶格Μ之反轉資料（傳送處理）。 运" 在READ2(圖10Β)中，係自記憶格Μ讀出資料。 謂係以感測_3#1閃：,自之 :鎖器3#1係將記憶格Μ之資料傳送至資料閃鎖器1(傳送處 理）。 在READ3(圖10C)中，係白却樯坆Μ μ，一 之資料(τΛ,Λ 思買出貧料。將記憶格μ 甘” 1 、 0 )以感測閂鎖器3# 1閂鎖。 記=二Τ寅算處理(圖11Α)。在演算處理中，係對於 電7 ^ ^ $位兀線作基於感測閃鎖器3#1之選擇預充 資；閃二之二\^^^ I A D。貝枓舁感測閂鎖器3#1之資料的X0R處理進 订° 其次，進行輸出處理「闰] 錙哭1你武、日丨者田 （圖1 1β)。具體而言，係以資料閂 鎖印1作感測處理。在資 列Μ之位元線的電位///1鎖/1中’係問鎖與記憶格陣 而後，輸出資料問鎖：之之貧料('τ、”"、't、,,〇M)。 資料閃鎖器!之資料反轉:貢料、丫、”1")與 ("01”、,,。。,，、,,1(r反,1成之J貧料。藉此，多值資料 一 11 )頃出。 又’育料（3次讀出番*从μ — 、 乍後之貧料閂鎖值）與藉由各動作
五、發明說明（20) 被閂鎖於感測閂鎖器3之值的關係，係如圖〗2所示。
Hf 時’㈣記憶體係執行圖13、圖 1 4Α、圖1 4Β所示之二值資料的讀出序 作⑽腿）所讀出之多值旗標肝的資料為^ ^控制用 CPU16係如圖13所示於READ1終了讀出動作。 ^READ1 (圖1 4Α)中’係頃出記憶格陣列ΜΑ之記憶格Μ及. "巧η應之多值旗標肝的資料。將記憶格Μ之資料(Τ、 次 、0 )以感測閂鎖器3#1閂鎖，將多值旗標MF之 貝料（1 )以感測閂鎖器3#2閂鎖。 李之資料為τ，控制用cpul6係作控制使 料門SKi ΐ列。自感測閃鎖器3#1將資料傳送至資 料閃鎖益2(傳送處理）。在資料 、貝 之反轉資料。 貝叩2中閂鎖有碩出育料 其次，進行輸出處理（圖14Β)。 鎖器2之資料(”。”、"〇”、"r, 係將綱 值資料(T)輸出。精此’讀出二 4動出動作後之資料閃鎖器的值)與以1次之 。如此，根據多值旗標之值，可將讀出動作以二終斤 ^ #茲就對於快閃記憶體1GQG之資料寫入序列，盘只 仏多值資料之多值快閃記憶體比較說明之。 1 值-快閃記憶體係執行圖丨6、圖1 7A〜圖1 7D、圖1 8A〜 ⑽所不之寫入序列。又，多值資料（”〇r、"〇〇^="或
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'11π )與本發明相同，係使用資料閂鎖器1、2及感測閂鎖 器3 # 1寫入。 如圖16所示，係執行三次之寫入動作（pR〇GRAftn、 PR0GRAM2 、 PR0GRAM3)。在PR0GRAM1 、 2 、 3 中，係將字線 電壓分別設於18V、17V、16V。 ' 在PR0GRAM1中係寫入資料” 〇1” ，在pR〇GRAM2中係寫入資 料"00” ，在PR0GRAM3中係寫入資料”;[〇，，。 、 /ROGRAMl之處理，係如圖丨以〜!）所示。如圖17A所示， 係在資料閂鎖器1中儲存第1位元之資料（"厂、，，〇，，、π 〇 ”、 ^)，在資料閂鎖器2中儲存第2位元之資料（”〇”、，，〇π / 1 1 )。自資料閂鎖器1將資料傳送至感測閂鎖器3 (傳
送處理）。 I 一如圖1 7Β所$，將資料問鎖器2與感測閃鎖器3之間的位 几線ί預充電（1 )。如圖1 7 C所示，對該位元線根據資料 閃鎖裔2作選擇放電處理，根據資料閂鎖器3作選擇放電處 理。 a其次，如圖1 7D所*，以感測閃鎖器3作感測處理。在該 感測閂鎖器3中’閂鎖與該位元線之電位對應 ^ ^ 〇 )及反轉資料。與閂鎖丨丨〇丨丨之感測閂 鎖裔連接之記憶格Μ中，係寫入資料"〇丨”。 P R 0 G R A Μ 2 之處理係如 _ 1 r A i q η ^ 丁、刘園〜18D所不，如圖18Α所示， 將資料自資料閂鎖哭1 、， Μ 才曰貝竹门貝1傳迗至感測閂鎖器 圖18Β所示，根據感測閂銷哭哥^處理^ pa ,, .. Q ^ ^ ^ j Π鎖的3，對於貝枓閂鎖器2與感測 閂鎖态3之間的位7L線，推ϋ、强探 ^ 進仃選擇預充電處理。如圖丨8C所
\\312\2d-code\90-03\89119222.Dtd 第25頁 484060 五、發明說明（22) 不，根據資料閂鎖器2，對於該位元線作選擇放電處理。 如圖1 8D所不’以感測閂鎖器3作感測處理。在感測閂鎖器 ϋ ΐ閃，鎖，有與該位元線之電位對應的資料（，，0 π、π 1，，、 〇 、 0 )及反轉資料。與閂鎖” ”之感測閂鎖器連接的記 憶格Μ中，寫入有資料"〇 Q ” 。 一 PROGRAM^之處理，係如圖m〜丨8D所示。如圖18Α所 不’係自貝料問鎖器1將資料傳送至感測閂鎖器3 (傳送處 理）、。如圖1 8Β所不’根據感測閂鎖器3，對於資料閂鎖器2 與感測閂鎖器3之間的位元線進行選擇預充電處理。如圖 18C所示，根據資料閂鎖器之對該位元線作選擇放電處 理。如圖1 8 D所不，卩感測問鎖器3作感測處理。感測閃鎖 裔3中閂鎖有對應於該位元線之電位的資料（"〇，，、" 1"、 "〇"、" 〇")及反轉資料。與閃鎖” 之感測閃鎖器的記憶格 Μ中寫入有資料π 0 0 "。 PR0GRAM3之處理係如圖ι9Α〜19D所示。如圖19Α所示， 自資料閂鎖器1將資料傳送至感測閂鎖器3(傳送處理）。如 圖1 9Β所示，將感測閂鎖器3與資料閂鎖器1之間的位元線 均預充電("1")。如圖19C所示，對於該位元線根據感測閃 鎖器3進行選擇放電處理’根據資料閃鎖器1作選擇放電處 理。 其次，如圖19D，以感測閂鎖_器3作感測處理。感測問鎖 器3中閂鎖有與該位元線之電位對應的資料（，，〇π π〇ιι ”厂、”0")及反轉資料。與閃鎖"〇"之感測閃鎖器連接之記 憶格Μ中係寫入有資料"10"。
1 五、發明說明（23) Μ二雜貝料（貧料饋入後之資料閂鎖器的值)與藉由各動作 被-1鎖於感測㈣器3之值的關係，係如圖⑼所示。 士岡目9^於此，㈣記憶體1 〇〇0在多值資料寫入時，係執行 如圖2 1〜圖2 3所示之寫入序列。 =圖21所不，係執行3次寫入動作（pR〇GRAMi、pR〇GRAM2 二，则。屬咖、2、3中，係分 電 於 18V、17V、16V。 _Ρ_Μ!之處理，係如圖m〜22D所示。如圖m所 料閃鎖器1中儲存第1位元之資料（"1”、"0”、 "〇"、”"、：]、貧料Λ鎖器2中儲存第2位元之資料("〇"、 )。自資料閂鎖器1將資料傳送 器3#1(傳送處理）。’ 主感測閂鎖 與此同日寺，為了於記憶袼陣列MA側之 入” 〇”，係在感測閃鎖器3#2之記憶格陣列MA侧::"中寫 "如圖22B所*，將記憶格陣列Μβ之位元線岣:存。 (1 )。如圖22C所示，對於記憶格陣列MB之位、_ “ 據資料閃鎖器2作選擇放電處理，根據 ^根 擇放電處理。 π鎖為3#1作選 如圖22D，以感測閃鎖器3#1進行感測處理。 器3#1中’閃鎖有與該位元線之電位對應的資=測、閃鎖 ^、、" 0"、" 0")及反轉資料。在與閂鎖有"〇"之 盗連接的記憶格Μ中，寫入有資料"〇 1 „ 。 、夷 PR0GRAM2、3之處理内容，係與上述多 之PR0GMM2、3之處理相同。藉此，寫入資料體中 \\312\2d-code\90-03\89119222.ptd 第27頁 五、發明說明（24) 丨丨1 0 f,。 又’資料（資料饋入後 中被問鎖於感測問鎖器3之值的關係 '之值)與各寫入動作 如此，在多值資耕宜λ ±值的關係，係如圖23所示。 鎖器。當寫入多值資^係^入資料閃鎖於資制 器設為” 1 ” 。间揭从. 夕值貝料記憶格之感測閂鎖. 之感測閃鎖哭1^、，,(),，=入多值貧料，’ 〇〇，，時，係將對應 記憶格之感二L設二對 ”0”時，係將斜淹ΓΓ 。再者，當寫入多值資料 以外之夕佶次粗A感測閂鎖器設為，丨〇π ，將對應於"1 〇” 在多#二# I料的記憶袼之感測閂鎖器設為"1，，。此時， 在多值旗標中，儲在右本- τ 行二列在二值資料寫入時，係執 干削在理，係如圖… 二、"在貝枓閂鎖器2中儲存寫入資料（”〇” 、"〇„ 、"Γ,、 ϋ同時，、為在記憶袼陣列ΜΑ側之多值旗標部評寫入 糸在感測閂鎖器3#2之記憶格陣列ΜΑ側 、、、 又，將5己fe格陣列Μβ之位元線均預充電（”丨"）。 。 如圖25B所示，對於記憶格陣列〇之位 。 料閂鎖态2作選擇放電處理。如圖2 5(：所示，糸根據賁 3 # 1作感測處理。感測閂鎖器3 #工中，閂鎖 二測閂鎖n 、叆位元線之 第28頁 \\312\2d-code\90-03\89119222.ptd 484060 五、發明說明（25) 電位對應的資料（"Γ、π 1"、" 0π、" 0")及反轉資料。藉 此，與閂鎖π 0 π之感測閂鎖器連接之記憶格Μ中寫入有資料 ” 〇"(與資料"〇 1"相當）。 資料（資料饋入後之資料閂鎖器的值），與以1次之寫入 動作閂鎖於感測閂鎖器3之值的關係，係如圖2 6所示。 如此，在有二值之寫入要求時，可在寫入資料11 〇 1"之時 點，終了寫入動作。 如此，根據本發明實施形態1之快閃記憶體1 0 0 0，係可 混合多值資料與二值資料記憶。因此，可應答於寫入要 求，例如就必須為高信賴性之資料以二值記憶，又，就大 容量之資料則以多值記憶。又，就多值資料可以多值流出 資料，就二值資料可以二值讀出資料。 [實施形態2 ] 本發明之實施形態2，係就快閃記憶體1 0 0 0之改良例說 明之。本發明實施形態2之控制用CPU，係在讀出二值資料 時也是，與多值資料相同，控制成作三次之讀出動作。 又，當第1次之讀出動作與第3次之讀出動作所讀出之資料 的值不同時，更具體而言，在成為與多值資料之” 1 0 ”、 "0 0 π相當之臨限值的場合，係發出警告，表示以二值記憶 之資料的臨限值變化。 警告產生時，控制用CPU係作再度寫入二值資料之控 制。 本發明實施形態2之快閃記憶體中的二值資料之讀出序 歹J ，係以圖2 8〜圖3 1說明如下。
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本發明實施形態2中，如圖28所示，係執行合計3次之讀 in}動作（READ1、READ2、READ3)。在 READ1、2、3 中，分別 係將字線電壓設為3. 〇V、4. 〇V、2. 0V。 寫入有一值資料之§己憶袼，係設成多值資料π 〇 1"之狀態 Γ’〇Ρπ)、多值資料"00”之狀態（”0Ε”）、多值資料Π11，，之^ 悲（ip )、或多值貪料"10”之狀態。控制用cpui6係檢測土 出11 0ΕΠ及” 1ΕΠ之狀態，發出警告。 在READ1中（圖29Α)，係讀出記憶袼陣列ΜΑ之記憶格M及 與該記憶格Μ對應之多值旗標訂的資料，並以感測問鎖器 閂鎖之。在感測閂鎖器3 # 1中，儲存有與記憶格M (" 〇 ρ"、 ”〇Ε”、”1Ε”、” lp”）對應之資料（πι，，、” 1"、，〇”、”〇，，）， 在感測閂鎖器3#2之記憶袼陣列ΜΑ側，儲存有多值旗標評 之資料（”Γ)。自感測閂鎖器3#1將資料傳送至資料閂鎖器 2 (傳送處理）。 一在mim圖29Β)中，係自記憶格河讀出資料。將讀出二 貝料（1 、 〇 、 〇" 、" 〇”）以感測閂鎖器3#1閂鎖。自石 測閃鎖器3#1將資料傳送至資料閃鎖器丨（傳送處理）。 在_1)3(圖29〇中，係自記憶格河讀 資料（"r' 、|| Γι 、" Γ 、" 〇"、 貝 Tt 打貝 u )以感測閂鎖器3# 1閂鎖。
κίΐ，進行演算處理（圖29D)。演算處理中，係對於1 k格陣列Μ之位元線根據感測閃鎖器3#1作選擇預充電石 理’根據資料閃鎖器Η乍選擇放電處理。藉此，進行資3 閃1之資料與資料閃鎖器3#1之資料的x〇r處理。 ，、次，進行輸出處理（圖29E)。具體而言，係以資料f
484060 五 發明說明（27) __ 鎖器1作感測處理。資料閂鎖器丨中，閂 Μ A之位元線的電位對應之資料（"〇 "、” 、人€ ’思七陣列 又，娜次讀出動作後之資料閃二、二)。 :作閃鎖於感測問鎖器3#1之值的關係，係成為“二； 控制用CPU16在讀出之資料為二值資料之γ人 '為二= 00位準k淡1處理中，作為第一處理（圖3〇Α)，係 格陣列ΜΑ之位兀線均預充電。而在第二飧 Μ、π 1'思 係對於記憶格陣列ΜΑ之字元線根據資料問鎖器圖丨作^放 電處理’以感測閂鎖器3 # 1作感測處理。 、 · 第三處理（圖30C)係對於記憶格陣列肋之位 ^閃鎖器…作選擇預充電處理，並根據資料問=以 擇^電處理、。再者，作為第四處理（圖3〇D)，係以感、 鎖Is 3 # 1作感測處理。在感測閃鎖器3 #工中，閂有〜盥二 袼陣列MB之位元線的電位對應之資料（” 〇" π、 ^ 5己憶 η 〇 ”）。 υ 、 與’’ 0Ε”狀態之記憶格對應的感測閂鎖器中，儲存有 應於其他記憶格之感測閃鎖器不同之值。使用經閃鎖^、 值，以圖33所示之全閂鎖判定電路2〇〇作ALL(全部）判 理。又，當0 0位準檢測處理的第四處理終 : 準檢測處理。 逆仃丨〇位 ίο位準檢測處理之第一處理（圖31A)，係將資料自資 閃鎖器1傳送至感測閃鎖器3#1(傳送處理）。而後之第、二處 484060 五、發明說明（28) 理（圖3 1 B )係對於記憶格陣列MB之位元線，根據感測閂鎖 器3 # 1作選擇放電處理，根據資料閂鎖器2作選擇預充電處 理。 而後之第多處理（圖3 1 C)係以感測閂鎖器3 # 1作感測處. 理。在感測閂鎖器3# 1中，閂鎖有與記憶格陣列MB之位元 線的電位對應之資料（π 0 π、π 0 π、" Γ、M 0")。 與π1 Επ狀態之記憶格對應的感測閂鎖器中，儲存有與爸 他記憶格對應之感測閂鎖器不同的值。使用經閂鎖之值， 以圖3所示之全閂鎖判定電路2 0 0作ALL判定處理。 進行ALL判定處瑝之全閂鎖判定電路2 0 0，如圖33所示， 包含設於信號線L與接受接地電壓之節點之間的.的電晶 體丁 1 0、T1 1、T1 2 · · · ·，設於信號線L與接受電源電壓之節 點之間的電阻元件R，以及反轉信號線L之信號的反相器 V20 、 V21 0 電晶體T 1 0、T 1 1、τ 1 2 · · ·.係對應於複數個感測閂鎖器 3#1各者而設。各電晶體Τ10、ηι、Τ12· · · ·係應答於對應 之感測閂鎖器3 # 1之輸出而〇 ν / 〇 F F。 所有感測閃鎖器3#1之輸出若為”L"位準，則自反相器 V 2 1輸出之判定值成為” η "位準。 ^以，在圖30及圖31所示之場合，由於係自一個感測閃 鎖盗3 # 1輸出Η位準之信號，因此判定值係 :據此一判”，控制用麵為修正臨限成值為之L位：：再 又寫入一值貝料，亚發出表示臨限值位移之警主 。警 告信號例如係介以狀態暫存器丨8輸出至外部:口 ^儿
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484U60 五、發明說明（30) 入有多值資料，只，自該記憶格，讀出多值資料。 了值快閃記憶體1 02、多值快閃記憶體丨04A及1 04B，分 別係自I/O引線輸出入資料。1/()引線係與緩衝器4〇 2連 接。 一值快閃記憶體1 〇 2係自R / B引線輸出供表示是否於動作 中之信號R/B0。多值快閃記憶體1〇4A及1〇“分別係輸出表 不自R/B引線是否於動作中之信號R/B1、R/B2。信號 R/B0、R/B1、R/B2係輪入至控制器4〇3。 一值快閃記憶體102、多值快閃記憶體1〇4A及1〇4]6分別 以引線接受自控制器4〇3輸出之晶片起動信號而動作。 要G =計Λ器401係在一定期間内測定由主系統4100所 =之寫入育料的大小。計數器/計時器4 輸出至控制器4 〇 3。 〜疋、、、口禾你 又，捕捉 對於捕捉於 又，在對 緩衝器402係捕捉自主系統41 〇〇傳送之資料 自快閃記憶體讀出之資料。 、” 錯誤訂正電路404係根據控制器4〇3之 緩衝器402之寫人資料附加錯誤訂正 ^ 於主系統41〇〇作讀出資料之傳送 虎，又，在對 40 2之資料作錯誤訂正處理。 糸彳對捕捉於緩衝器 <1 控制器40 3係監視計數器 R/BO、R/B2，控制對=之輪出、信號 又，在資料讀出時，係控制錯;;資料的寫入。 如圖35所示，供驅動資 之疋否進行。 訊（表示快閃記憶體之位址資料0 0 0之軟體、FAT資 ”貝枓圮fe糸統4〇00中之位址
484060 五、發明說明（31) 的對應性之權案賀訊）及南速寫入被要求時之使用者資 料’係寫入相對上高信賴性且可作高速動作之快閃記憶體 1 0 2。除此以外之使用者資料，係寫入多值.快閃記憶體 104A 及 104B 〇 以下茲就利用系統控制器4 〇 〇之對於快閃記憶體的寫入 控制之第1例’與只配置複數個多值快閃記憶體之資料記 憶系統對比地說明之。 只使用多值快閃記憶體之場合，係以圖3 6所示之手續進 行寫入。又，資料記憶系統係設成搭載N個多值快閃記憶 體。N個多值快閃記憶體各者係被指定裝置編號1〜n。若 n 有來自主系統之寫入要求時（步驟S 4 0 0 )，係將作為寫入對 4人4日疋之裝置編说（D E V I C E N 0 )初始化成’’ 〇π (步驟§ 4 〇 1 )。 而後’將裝置編號作’’ 1π增量（步驟4 〇 2 )。應答於對應之 多值快閃記憶體之信號R/B，判斷可寫入（完備狀態）咬是 不可寫入（忙狀態）（步驟S403 )。 若為可寫入（完備狀態），在對應於裝置編號之多值快 記憶體中寫入自主系統接受之資料）（步驟S4〇4)。而、人 接受來自主系統之其次之寫入要求（步驟Μ 〇 〇 )。
若為不可寫入（忙狀態），則判斷裝置編號是否 值"Ν"(步驟S405 )。若裝置編號較Ν為小，則移至 ^最大 號作"厂增量之處理（步驟S4〇2)。當裴置編號為襞置編 合’移至將裝置編號初始化成”0"之處理（步驟S4〇之場 此，在搭載之複數個多值快閃記憶體中，對可寫 。如 記憶體依序寫入資料。 ”、、A之快閃
484060
五、發明說明（32) 另一方面，若依資料記憶系統4 0 0 0，係依圖3 7所示之手 續執行寫入。又，資料記憶系統4 0 0 0係搭載有N個多值快 閃記憶體及1個二值快閃記憶體者。將N個多值快閃記情^ 分別指定裝置編號1〜N ’將一值快閃記憶體指定裝置編號 (N + 1)。 " '' 若有來自主系統4100之寫入要求（步驟41〇〇)時，係將成 為寫入對象之裝置編號初始化成π 0 n (步驟S4 11 )。而後， 將裝置編號作"Γ增量（步驟S4 1 2 )。應答於對應之多值快 閃記憶體的信號R/B，判斷為可寫入（完備狀態）或不可寫 入（忙狀態）（步驟S 41 3 )。 … 若為可寫入（完備Y狀態），於與裝置編號對應之快閃$ 憶體中寫入資料（步驟S41 4)。又，自主系統41〇〇接受次^ _ 寫入要求（步驟S410)。 若為不可寫入（忙狀態），則判斷裝置編號是否達於最 值"N+1”（步驟S415)。若裝置編號較"N + 1”為小，則移= 置編號作π 1π增量之處理（步驟S 4 1 2 )。 、 當裝置編號為π Ν + Γ之場合，移至判斷對應之快閃記 體（二值快閃記憶體）為"完備”狀態或”忙狀態”之處理: 驟S413) 。 、 Υ
， WfUf ▲ v V 1 ]- ，f’， ，一一 I，w ·/、 ，嫜 ii〇 N 狀悲（R/B) 並入自完備狀態之多值快閃記憶體進行資料 寫亡。又’右全部之多值快閃記憶體為忙狀態時，係和 將，料寫入一值快閃記憶體由此_動作， 憶系統40 0 0中儲存大容量之資料。 4
\\312\2d-code\90-03\89]19222.ptd 第36頁
484060 五、發明說明（33) 就利用系統控制器4 0 0之對快閃記憶體的寫入控制之第 二例，以圖3 8說明之。如圖3 8所示，判斷是否有來自主系 統4 100之寫入要求（步驟S4 2 0 )。當有寫入要求時，移至後 述根據資料大小之寫入控制處理（步驟S4 2 1 )。 當無寫入要求時，判斷二值快閃記憶體1 0 2中是否有寫 入高速寫入要求時之使用者資料（步驟S4 2 2 )。當無該資料 時，不進行處理（步驟S4 2 3 )。當有寫入時，將二值快閃記 憶體1 0 2之該資料傳送至緩衝器（步驟S4 2 4 )。 介以緩衝器4 0 2對多值快閃記憶體寫入該資料（步驟 S4 2 5 )。而後，移至判斷主系統4 1 0 0之次一寫入要求的處 理（步驟S42 0 )。 亦即，當並無來自主系統4 1 0 0之寫入要求時，係將寫入 二值快閃記憶體1 0 2之局速寫入要求時之使用者資料’移 至多值快閃記憶體。藉此可同時達成高速寫入及大容量 化。 就根據寫入資料的大小之寫入控制處理（步驟S4 2 1 )，以 圖39說明之。當有來自主系統41 00之寫入要求（步驟S43 0 ) 時，根據計數器/計時器4 0 1之輸出，判斷是否有一定時間 之大小（基準值）的寫入資料。寫入資料之大小為基準值以 内之場合，係將寫入對象之裝置編號初始化成π 0 π (步驟 S4 3 2 )。而後，將裝置編號作π 1π增量（步驟S4 3 3 )，移至判 定對應之快閃記憶體之完備/忙狀態的處理（步驟S4 3 5 )。 當寫入資料之大小為基準值以上之場合，係將裝置編號 設成π Ν + Γ (步驟S434)，移至判定對應之二值快閃記憶體
C:\2D-CODE\90-O3\89119222.ptd 第37頁 484060 五、發明說明（34) 則對該快閃記憶 主系統4 1 0 0之次 之完備/忙狀態之處理（步驟S 4 3 5 )。 當對應之快閃記憶體若為完備之狀態 體寫入資料（步驟S436 )。而後，接受來 一寫入要求（步驟S430 )。 當對應之快閃記憶體為忙狀態時，判斷裝置編號是否達 於隶大值N + 1 π (步驟s 4 3 7 )。當裝置編號較"N + 1 π為小時， 移至將裝置編號作π 1 ’’增量之處理（步驟S4 3 3 )。 备装置編唬為N +1π之場合，移至判斷對應之快閃記憶 體（二值快閃記憶體）為完備狀態或忙狀態之處理（步驟 S43 5 )。 資:^入m制：40 0在資料大之場合，係判斷有高速 …，而將該資料寫入可作高速動作之二值快 其-人’錄就利用系統控制哭 制例，以圖4 0說明之。當有來 、閃圮憶體的讀出控 (步驟S4 5 0 )，儲存於快閃記憶體之$ 之頃出要求時 衝器40 2 (步驟S452 )。 “ '愿貧料係被傳送至緩 當貧Λ、自、、二值快閃記憶體讀出之場合，將值、、， 402之貧料送至錯誤訂正電路（步驟、迗至緩衝器 :404中係實施錯誤訂正處理（步驟s4 : ^誤訂正電 貧料，係儲存於緩衝器4〇2(步驟S45 而^块訂正後之 严言之，對於二值快閃記憶體寫入日;：':S456 )。 °丁正付唬’而對於多值快閃記憶體寫入時，則：附加錯誤 則事先附加錯
c-\2D-〇〇DE\90-〇3\89119222.ptd 第38頁 衝器402將資料傳送至主系統41〇〇之）理而後，移至自緩 484060 五、發明說明（35) 誤訂正符號。又，對於來自主系統41 〇 〇之資料讀出要求， 若自高信賴性之二值快閃記憶體讀出資料之場合，係不進 行錯誤訂正，當自多值快閃記憶體讀出資料之場合，係在 進行錯誤訂正後，再將資料傳送至主系統41〇〇。 實現/高速動作。 9 [實施形態5 ] 以下，兹就本發明實施形態5之資料記憶系統5〇〇〇，以 圖41說明之。資料記憶系統5 0 0 0係如圖41所示，包含多值 /二值快閃記憶體100A、100B及100C以及系統控制哭4〇〇。
484060
五、發明說明（36) 憶0 二施形態4之場合，雖然二值快閃記憶體1 0 2中多量殘留 有來使用區域，但多值快閃記憶體中則無未使用區域， 又雖然多值快閃記憶體中多量殘留有未使用區域，二值 快，，憶體102中也有可能沒有未使用區域。 =本發明之實施形態5，係配置可寫入多值資料/二 ^二料丄且可將寫入之多值資料/二值資料讀出之快閃記 ^ 藉此’可在有效使用記憶體空間下，作高信賴性且 尚速之動作。 =述，示之實施形態，其所有層面只為例示之用，並無 ，士 ^意義。本發明之範圍，並不是由實施形態說明，而 T ^ %專利範圍所表示，在與申請專利範圍均等之意義 與乾圍内的所有變更，均包含於本發明範圍之内。 [元件編號之說明] MA，MB 1，2 3 11 12 13 14A， 14B 15A,15B 16 17 記憶格陣列 資料閂鎖器 感測閂鎖器 輸入/輸出緩衝器 位址解石馬器 命令解碼器 ψ
《解碼器 多值旗標部 控制CPU 檢驗電路 ~
\\312\2d-code\90-03\89119222.ptd 第40頁 484060 五、發明說明（37) 18 狀態暫存器 19, 20 Y解碼器/資料閂鎖器 21 Y解碼器/感測閂鎖器 22 多值旗標感測閂鎖器部 100A 〜100C 多值/二值快閃記憶體 102 二值快閃記憶體 104A， 104B 多值快閃記憶體 401 計數器/計時器 402 缓衝器 403 控制器 404 錯誤訂正電路 4100 主系統 <1 ❿
\\312\2d-code\90-03\89119222.ptd 第41頁 484060 圖式簡單說明 要= 本發明實施形態】之快閃記憶體謂_ 要之万塊圖。 圖2係快閃記憶體1 0 0 0主要部份的構成之電路圖。 圖3係用以說明信號處理電路的構成之電路圖。 ，〜圖4C係選擇預充電處理·選擇放電處 測處 理中之信號狀態圖。 圖。 圖5係表示多值快閃記憶體讀出動作時的字 線電壓之 圖6 A〜圖6 C係表示多值快閃記情辦由A > 」G u 中的頃出序列（READ1 〜READ3 )之圖。 圖7A、7B係表示多值快閃記憶體中的讀出序列之圖。 圖8係表示多值快閃記憶體之讀出動作時，資料與 閂鎖器之值的關係之圖。 '‘s' d 圖9係表示多值快問記憶體1 0 0 0之多值資料讀出 的字線電壓之圖。 圖1 0 A〜圖1 0 C係表示快閃記憶體1 〇 〇 〇中多值資料士 序列（READ1〜READ3)之圖。 ' 〃勺讀出 料的讀出 圖11 A、1 1 B係表示快閃記憶體1 〇 〇 〇中之多值資 序列之圖。 圖1 2係表示快閃記憶體1 〇〇〇之多值資料讀出動作日士，次 料與感測閃鎖器之值的關係之圖。 ^ ’貢 圖1 3係表示快閃記憶體1 〇〇〇之二值資料讀出動作日士 線電壓之圖。 $ 值資料讀出序列 圖1 4A、1 4B係快閃記憶體1 〇〇〇中之 的字 之 484060 圖式簡單說明 說明圖。 圖1 5係表示快閃記憶體1 0 0 0之二值資料讀出動作時，資 — 料與感測閂鎖器之值的關係之圖。 圖1 6係表示多值快閃記憶體之寫入動作時的字線電壓之 圖。 圖1 7A〜圖1 7D係多值快閃記憶體中之寫入序列 (PR0GRAM1 )之說明圖。 圖1 8A〜圖1 8D係多值快閃記憶體中之寫入序列 (PR0GRAM2)之說明圖。 圖1 9A〜圖1 9D係多值快閃記憶體中之寫入序列 (PR0GRAM3)之說明圖。 圖2 0係表示多值快閃記憶體之寫入動作時，資料與感測 閂鎖器之值的關係之圖。 圖2 1係表示快閃記憶體1 0 0 0之多值資料寫入動作時的字 線電壓之圖。 圖22A〜圖22D係表示快閃記憶體1 0 0 0中多值資料的寫入 序列（PROGRAM1 )之圖。 圖2 3係表示快閃記憶體1 0 0 0之多值資料寫入動作時，資 料與感測閂鎖器之值的關係之圖。 圖24係表示快閃記憶體1 0 0 0之二值資料寫入動作時的字碟I 線電壓之圖。 圖25A〜圖25C係表示快閃記憶體1 0 0 0中二值資料的寫入 序列（PROGRAM1 )之圖。 圖2 6係表示快閃記憶體1 0 0 0之二值資料寫入動作時，資 一
C:\2D-CODE\90-03\89119222.ptd 第43頁 484060 圖式簡單說明 料與感測閂鎖器之值的關係之圖。 圖27A〜圖27D係快閃記憶體1〇〇〇之寫入/抹除/ 電壓關係之說明圖。 …讀出時的 圖28係本發明實施形態2快閃記憶 的字線電壓之圖。 圖29A〜圖29E係表示本發明實施形 值資料的讀出序列之圖。 ^月且 圖30A〜圖30D係表示本發明實 處理的内容之圖。 圖3 1 A〜圖3 1 C係表示本發明實 處理的内容之圖。 圖3 2係表示二值資料讀出動 值的關係之圖。 圖33係全閃鎖判定電路2〇〇的構成之電路圖。 圖3 4係本發明實施形熊4資粗4 乂 m〇r ^ ^ ^ 4 5己糸統4 0 0 0之說明圖 圖35係表不貧料記憶系統40〇〇中， 置例圖。 體之二值資料讀出時 之二 施形態2中之00位準檢測 施形態2中之1 0位準檢測 作時之資料與感測閂鎖器之 位址空間上之資料配 圖3 6係只配置複數個多值恤μ 的寫入控制之流4 憶體之資料記憶系統中 圖37係表示資料記憶系統4_中的第u入控制之流程 關係表示資料記憶系統40 0 0中的第2寫入控制之流程 圖 圖 圖39係表示資料記憶系統4〇〇〇中， 利用寫入資料的大小
484060 圖式簡單說明 作寫入控制處理之流程圖。 圖4 0係表示資料記憶系統4 0 0 0中的讀出控制之流程圖。 圖4 1係本發明實施形態5資料記憶系統5 0 0 0之說明圖。 圖4 2係表示資料記憶系統5 0 0 0中，位址空間上之資料配 置例圖。 圖4 3係多值資料與二值資料之關係圖。 圖44係非揮發性記憶格中，多值資料與二值資料之關係 圖。 41
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Claims (1)

  1. 484060 六、申請專利範圍 對應之寫入/讀出單位之記憶格中，是上述二值資料寫 入，還是上述多值資料寫入。 5 ·如申請專利範圍第4項之非揮發性半導體記憶裝置， 其中該控制電路在上述寫入動作中，係對於上述成為寫入 對象之寫入/讀出單位寫入上述二值資料或上述多值資 料，同時對於對應之旗標寫入一值，該值係表示是上述二 值資料寫入還是上述多值資料寫入。 6 ·如申請專利範圍第4項之非揮發性半導體記憶裝置， 其中於上述讀出動作中，根據對應之旗標的值，在上述成 為讀出對象之寫入/讀出單位中寫入有上述二值資料時， 係執行用以讀出上述二值資料之第一讀出序列，而在寫入 有上述多值資料時，係執行用以讀出上述多值資料之第二 讀出序列。 7. 如申請專利範圍第1項之非揮發性半導體記憶裝置， 其中該複數個記憶格之各者具有包含抹除狀態之第1狀態 及與上述第1狀態最近之第2狀態的彼此不同合計η個之狀 態（上述η係3以上）·； 上述控制電路在上述二值資料寫入時，係將上述成為寫 入對象之記憶格設定於上述第1狀態或第2狀態，在上述二 值資料讀出時，係判定上述成為讀出對象之記憶格，屬於 上述第1狀態或上述合計η個狀態中不包含上述第1狀態之 狀態中之何者。 8. —種資料記憶系統，具有： 記憶體區域，包含具備第一特性之第一非揮發性半導體
    \\312\2d-code\90-03\89119222.ptd 第47頁 484060 六、申請專利範圍 6己憶體，以及具備與上述第一 非揮發性半導體記憶體， 、 同的第二特性之第二 控制裝置，用以與外 域ΓΓ料寫入及自該記二料：：上述記憶體區 上述控制裝置儀庳梵飞作貝科碩出；又， 憶體區域的儲存資料，判斷是被：J:收之供寫入上述記 之寫入’或是作配合於特配合於上述第-特 該判斷結i ’將上述儲存 t㈣之寫人’並應答於 體記憶體或上述第二非揮發性^ 述弟一非揮發性半導 9. 如申請專利範圍第8項 -:己憶體。 特性係以規定之信賴性記憶資料？且〜系統’其中該第— 動作之特性；上述第二特性係可 y =規定之處理速度 J高之信賴性記憶資料，且丄特性相對上 處理速度動作。 攻弟一特性為高速之 10. 如申請專利範圍第9項之 非揮發性半導體記憶體包含分別記统，其中該第-稷數個多值資料用記憶格；上 1 y上的貢料之 體隐1位元的f料體記憶 非揮發性半導體么中其 -非揮發性半導體記憶體非為動：中時。，：、體，在上述第 料寫入上述第-非揮發性半導體記惊體中^將上述儲存資 12.如申請專利範圍第9項之資料記憶系統，其中該控制 \\312\2d-code\90-03\89119222.ptd 第48頁 484060 六、申請專利範圍 裝置係應答於與上述外部間資料授受之有無，將已寫入上 述第二非揮發性半導體記憶體之資料，轉送至上述第一非 — 揮發性半導體記憶體。 1 3.如申請專利範圍第9項之資料記憶系統，其中該控制 裝置係將供管理上述記憶體區域之管理資料，寫入上述第 二非揮發性半導體記憶體。 1 4. 一種資料記憶系統，備有包含複數個記憶格之非揮 發性記憶體區域；上述複數個記憶格分別可以二值或三值 以上之多值狀態記憶資料，並可將記憶之上述二值或上述 多值資料讀出； _ 此外，此系統又備有用以與外部間作資料授受，進行上 述非揮發性記憶體區域中之資料寫入以及自上述非揮發性 記憶體區域之資料讀出的控制裝置；上述控制裝置當應答 於上述儲存資料判斷有來自外部之寫入被要求相對上高信 賴性之貧料或局速授受貢料的要求時5係以上述二值之狀 態將上述儲存資料寫入上述非揮發性記憶體區域。 1 5.如申請專利範圍第1 4項之資料記憶系統，其中該複 數個記憶格分別可設定於抹除狀態之第1狀態至第η狀態 (上述η為3以上）之合計η個狀態，當資料以上述二值狀態 寫入時，係設定於上述第1狀態或與上述第1狀態不同之狀 L 態，當資料以上述多值狀態寫入時，係設定於上述合計η 個狀態中之任一狀態。
    \\312\2d-code\90-03\89119222.ptd 第49頁
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