JP2004240795A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP2004240795A JP2004240795A JP2003030309A JP2003030309A JP2004240795A JP 2004240795 A JP2004240795 A JP 2004240795A JP 2003030309 A JP2003030309 A JP 2003030309A JP 2003030309 A JP2003030309 A JP 2003030309A JP 2004240795 A JP2004240795 A JP 2004240795A
- Authority
- JP
- Japan
- Prior art keywords
- data
- terminals
- external
- external data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47F—SPECIAL FURNITURE, FITTINGS, OR ACCESSORIES FOR SHOPS, STOREHOUSES, BARS, RESTAURANTS OR THE LIKE; PAYING COUNTERS
- A47F7/00—Show stands, hangers, or shelves, adapted for particular articles or materials
- A47F7/14—Show stands, hangers, or shelves, adapted for particular articles or materials for pictures, e.g. in combination with books or seed-bags ; for cards, magazines, newspapers, books or booklike articles, e.g. audio/video cassettes
- A47F7/141—Show stands, hangers, or shelves, adapted for particular articles or materials for pictures, e.g. in combination with books or seed-bags ; for cards, magazines, newspapers, books or booklike articles, e.g. audio/video cassettes for stacking vertically, e.g. newspaper holders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/0772—Physical layout of the record carrier
- G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47F—SPECIAL FURNITURE, FITTINGS, OR ACCESSORIES FOR SHOPS, STOREHOUSES, BARS, RESTAURANTS OR THE LIKE; PAYING COUNTERS
- A47F1/00—Racks for dispensing merchandise; Containers for dispensing merchandise
- A47F1/04—Racks or containers with arrangements for dispensing articles, e.g. by means of gravity or springs
- A47F1/12—Racks or containers with arrangements for dispensing articles, e.g. by means of gravity or springs dispensing from the side of an approximately horizontal stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】不揮発性メモリ(110)を内蔵したカード型記憶装置において、データ端子(131,137〜143)を複数個設けるとともにインタフェース部(122)にはデータ端子のレベルを判別する回路(221)を設け、上記複数のデータ端子のすべてもしくは幾つかを電源電圧にプルアップするプルアップ抵抗(R0〜R7)を接続し、上記判別回路がプルアップ抵抗が接続されたデータ端子がオープン状態にあると判定し場合にはデータのバス幅(ビット数)を切り替えるように構成した。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、不揮発性記憶装置に適用して有効な技術に関し、例えばフラッシュメモリのような不揮発性半導体メモリを内蔵したカード型記憶装置に利用して有効な技術に関する。
【0002】
【従来の技術】
近年、デジタルカメラなどの携帯用電子機器のデータ記憶媒体として、電源電圧を遮断しても記憶データを保持できるフラッシュメモリなどの不揮発性メモリを内蔵したメモリカードと呼ばれるカード型記憶装置が広く利用されるようになって来ている。
【0003】
ところで、従来のカードメモリメモリカードは、マルチメディアカード(MultiMediaCard(登録商標))に代表されるようにカードとカードを読取る装置との間でデータをシリアルに入出力する方式が一般的であった。これは、メモリカードの大きさは小さい(切手程度)ため、充分な数の外部端子を設けることが製造上困難であったことと、端子数が多いと端子間隔が狭くなりカードとカードを読取る装置との電気的接続を図るのが困難になるためである。
【0004】
【発明が解決しようとする課題】
しかしながら、近年、製造技術の進展に伴いメモリカードに設けることが可能な端子数が増加しつつある。そこで、本発明者等は、メモリカードに設けるデータ端子数を増やしてデータをパラレルに入出力させることでデータ転送の高速化を図ることについて検討を行なった。
その結果、端子数を増加させることは可能であるが、互換性を考慮しないで単に端子数の多いメモリカードを提供したのでは、既存のカード読取り装置にカードを挿入した時にデータのリード/ライトを行なうことができないという課題があることが明らかになった。
【0005】
この発明の目的は、不揮発性メモリを内蔵したカード型記憶装置における互換性を保証しつつデータ転送の高速化を達成することが可能な技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、不揮発性メモリを内蔵したカード型記憶装置において、データ端子を複数個(例えば8個)設けるとともにインタフェース部にはデータ端子のレベルを判別する回路を設け、上記複数のデータ端子のすべてもしくは幾つか(例えば4個)を電源電圧にプルアップするプルアップ抵抗を設け、プルアップ抵抗が接続されたデータ端子がオープン状態にあると上記判別回路が判定した場合にはデータ転送速度もしくはデータ転送のバス幅(並列ビット数)を切り替えるように構成したものである。
【0007】
上記した手段によれば、既存のカード読取り装置はデータ端子を複数個有するカード型記憶装置の新たに追加されたデータ端子には信号を入力することができないため、プルアップ抵抗が接続され信号が入力されないデータ端子は電源電圧にプルアップされたままになるので、上記判別回路がデータ端子のレベルを検出することでオープン状態にあると判定することができる。この判定結果に基づいてデータ転送速度もしくはデータ転送のバス幅を決定することにより、従来の記憶装置との互換性を保証することができる。
【0008】
また、カード読取り装置がデータ端子を複数個有する記憶装置に対応可能なものである場合には、データ転送速度を上昇もしくはデータ転送のバス幅を広げることにより単位時間内のデータの転送量を増加させて高速化を達成することができる。ここで、上記判別回路によるデータ端子のレベルの判定は、外部からコマンドが入力されたタイミングで行なうようにするのが望ましい。これにより、プルアップ抵抗が接続されたデータ端子のレベルを変化させる時間を短くして消費電力の増加を回避することができる。
【0009】
ここで、望ましくは、外部データ端子のうち1つは制御信号が入力される端子を兼用するように構成する。これによって、所望のビット数のデータを入出力可能にするためにカード型記憶装置に設けるべき外部端子数を少なくすることができる。さらに、望ましくは、前記プルアップ抵抗は前記コントローラが形成されている半導体チップ上に形成する。これによって、実装する部品点数を減らしカード型記憶装置の実装密度を高めることができる。
【0010】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図1は、本発明が適用される不揮発性メモリを内蔵したメモリカードの第1の実施例を示す。
この実施例のメモリカード100は、特に制限されないが、所定の単位でデータを電気的に一括消去することが可能なフラッシュメモリ(FLASH)110と、外部から供給されるコマンドに基づいて上記フラッシュメモリ110に対するデータの書込みや読出しを行なうコントローラ120とからなる。フラッシュメモリ110とコントローラ120は、それぞれ別個の半導体チップ上に半導体集積回路として形成されており、これら2つの半導体チップが図示しない基板上に実装され全体が樹脂でモールドもしくはセラミックパッケージ等に収納されてカードとして構成されている。
【0011】
また、カードの一側には、外部の装置のカードスロットに挿入されたときに外部装置側の回路と電気的に接続され、外部の装置からメモリカード100に対して電源を供給したり信号の入出力を行なうための外部端子群130が設けられ、これらの外部端子は上記基板上に形成されたプリント配線もしくはボンディングワイヤによって上記コントローラ120の外部端子としてのパッドに接続される。フラッシュメモリ110とコントローラ120との間はプリント配線によって接続してもよいし、コントローラ120の上にとフラッシュメモリ110とをいずれか一方の上に他方を搭載してボンディングワイヤによって接続するようにしてもよい。
【0012】
コントローラ120は、データ転送などカード内部全体の制御を行なうマイクロプロセッサ(MPU)121と、外部の装置との間の信号のやり取りを行なうホストインタフェース部122と、フラッシュメモリ120との間の信号のやり取りを行なうメモリインタフェース部123と、外部から入力されたコマンドや書込みデータ、フラッシュメモリ110から読み出された読出しデータを一次保持するRAM(ランダムアクセスメモリ)などからなるバッファメモリ124と、該バッファメモリ124に対するデータの書込み読出しの制御を行なうバッファ制御部125などから構成されている。バッファ制御部125には、フラッシュメモリ110への書込みデータに対するエラー訂正符号の生成およびエラー訂正符号に基づく読出しデータのチェックと訂正の機能を有するエラー訂正符号生成&エラー訂正回路を設けることも可能である。
【0013】
フラッシュメモリ110はフローティングゲートを有する絶縁ゲート型電界効果トランジスタからなる不揮発性メモリセルがマトリックス状に配設されたメモリアレイや、外部より入力されたアドレス信号をデコードしてメモリアレイ内の対応するワード線を選択レベルにするワードデコーダ、メモリアレイ内のビット線に接続され読み出しデータおよび書き込みデータを保持するデータラッチ、書込み消去に必要な高電圧を発生する昇圧回路などから構成されている。このフラッシュメモリ110は、MPU121からの指示(コマンド)に従ってデータの書込み、読出しの制御を行なういわゆるフラッシュコントローラを内蔵したものであってもよいし、フラッシュコントローラを内蔵しないフラッシュメモリの場合にはフラッシュコントローラの機能をバッファ制御部125もしくはMPU121に持たせることも可能である。
【0014】
また、フラッシュメモリ110は、コマンドと制御信号に基づいて動作するように構成されている。フラッシュメモリに有効なコマンドとしては、リードコマンドの他、ライトコマンド、消去コマンド等がある。さらに、フラッシュメモリ110へ入力される制御信号としては、チップ選択信号CEやリードかライトかを示す書き込み制御信号WE、出力タイミングを与える出力制御信号OE、システムクロックSC、コマンド入力かアドレス入力かを示すためのコマンドイネーブル信号CDEなどがある。これらのコマンドや制御信号は、MPU121等から与えられる。
【0015】
図1には、便宜上、従来のマルチメディアカードと呼ばれるカードメモリに設けられる外部端子を示した。本実施例のメモリカードに設けられる外部端子の詳細は、図2に示されている。これについては後で説明する。
図1に示されているように、従来のマルチメディアカード(以下、MMCと記す)と呼ばれるカードメモリに設けられる外部端子は、カードが選択状態もしくはイネーブル状態にあることを知らせるための端子131と、外部装置からカードに対して与えられるコマンドが入力されるコマンド端子132と、接地電位Vss1,Vss2を受ける2つの接地端子133,136と、電源電圧Vccを受ける電源端子134と、タイミングを与えるクロック信号CKを受けるクロック端子135と、外部装置からカードに対して与えられるライトデータが入力されるとともにカードから読み出されたリードデータをホストCPUに対して出力するデータ端子137の7本である。このようにデータ端子が1つの場合には、データの入出力はシリアルに行なわれる。
【0016】
一方、本実施例のメモリカードには、図2に示されているように、従来のマルチメディアカードに設けられる外部端子131〜137の他に、データを入出力するための6本の外部端子138〜143が設けられている。また、カードが選択状態もしくはイネーブル状態にあることを知らせるための端子131はデータの入出力端子と兼用されている。従って、本実施例のメモリカードに設けられているデータを入出力可能な外部端子は131と137と138〜143の全部で8本である。これにより、本実施例のメモリカードは、最大8ビットのデータをパラレルに入出力することが可能となる。
【0017】
図2には、ホストインタフェース部122に設けられている回路のうち本発明に関連する素子と回路ブロックが示されている。
図2に示されているように、本実施例のメモリカードのデータ入出力端子131,137〜143には、電源電圧Vccとの間にプルアップ抵抗R0〜R7が接続されているとともに、外部端子のレベルを検出するためのレベル検出回路221と、検出タイミングを与えるタイミング生成回路222と、レベル検出回路221からの制御信号に応じてデータのバス幅を切り替えてデータの転送を行なうデータ転送回路223とが設けられている。レベル検出回路221は、適当な論理しきい値を有するインバータのような論理ゲート回路もしくは参照電圧と入力電圧とを比較するコンパレータなどにより構成することができる。
【0018】
上記レベル検出回路221には、プルアップ抵抗R0〜R7が接続された外部端子131,137〜143のうち端子140〜143の4つの端子の電位が入力されており、レベル検出回路221はタイミング生成回路222から供給される信号のタイミングで端子140〜143の電位がハイレベルかロウレベルかを検出しその状態に応じた制御信号を生成してデータ転送回路223へ供給する。
【0019】
タイミング生成回路222は、ワンショットパルス生成回路などで構成されており、外部の装置から端子132へコマンドが入力されると制御パルスCMD_PULSEを生成してレベル検出回路221に供給する。他の外部端子131,137〜139に入力された信号は、データ転送回路223へ直接供給される。外部端子132に入力されたコマンドCMDは、MPU121へも供給される。
【0020】
ここで、外部の装置からカードに入力されるコマンドには、例えばカードからのデータの読出しを指示するリードコマンド、カードへのデータの書込みを指示するライトコマンド、カード内部が初期状態になるように指示するリセットコマンド等がある。この実施例では、タイミング生成回路222は、いずれのコマンドが入力された場合にも制御パルスCMD_PULSEを生成するように構成されているが、例えばリードコマンドやライトコマンドのような所定のコマンドが入力された場合にのみ制御パルスCMD_PULSEを生成するように構成してもよい。上記プルアップ抵抗R0〜R7は外付け素子としても良いが、本実施例ではコントローラチップ120内に設けられている。これにより、カードの実装密度が高くなる。
【0021】
レベル検出回路221は、ワンショットパルスCMD_PULSEを受けるとそのときの外部端子140〜143の電位状態に応じて、データ転送回路223に対してライトデータまたはリードデータを1ビット扱い(シリアルデータ転送)とするか、4ビットのデータ扱い(4ビットパラレルデータ転送)とするか、4ビット8ビットのデータ扱い(4ビットパラレルデータ8ビットパラレルデータ転送)とするか指示する制御信号を出力する。4ビットのデータの場合、データは外部端子131,137〜139を介して入出力され、8ビットのデータの場合、データは外部端子131,137〜143を介して入出力される。
【0022】
レベル検出回路221からデータ転送回路223に供給される制御信号は、特に制限されるものでないが、本実施例では、モード選択信号MDSLTとバス幅を指示するイネーブル信号MMC1EN,MMC4EN,MMC8ENの4つとされている。
【0023】
データ転送回路223は、データラッチ回路とシリアル−パラレル変換回路などで構成されており、レベル検出回路221からの制御信号に応じて動作する。データラッチ回路とシリアル−パラレル変換回路の代わりにデータセレクタのような回路を設けるようにしても良い。データ転送回路223には、MPU121から入力されたコマンドに応じてデータの転送方向すなわち外部端子からのライトデータの取込みかフラッシュメモリ110から読み出されたリードデータの出力かを示す信号W/Rが供給される。
なお、データ転送回路223には、内部のバスの構成に応じて入力された4ビットまたは8ビットのデータを16ビットや32ビットのようなデータに変換してバッファ制御部125へ転送またはその逆の変換を行なう機能を持たせるようにしても良い。つまり、内部バスは8ビットに限定されるものでない。
【0024】
表1には、上記外部端子140〜143の状態とレベル検出回路221により判定される動作モードおよびデータ転送回路223において設定されるデータのバス幅との関係の一例を示す。
【0025】
【表1】
【0026】
表1に示されているように、外部端子140〜143の電位が全てハイレベルのときレベル検出回路221は従来タイプのMMCモードと判定しデータ転送回路223に対して外部端子137のみからのデータ信号の取込みを指示する制御信号を出力する。具体的には、モード選択信号MDSLTをハイレベルとし、イネーブル信号MMC1EN,MMC4EN,MMC8ENをすべてロウレベルとする。
【0027】
また、外部端子140〜143の電位が全てロウレベルのときレベル検出回路221は高速版のMMCモードと判定しデータ転送回路223に対して外部端子137のみからのデータ信号の高速取込みを指示する制御信号を出力する。具体的には、モード選択信号MDSLTとイネーブル信号MMC1ENをハイレベルとし、イネーブル信号MMC4ENとMMC8ENをロウレベルとする。
【0028】
また、外部端子140〜143のうち端子142(DAT6)の電位がハイレベルのときレベル検出回路221は高速版の4ビットMMCモードと判定しデータ転送回路223に対して外部端子131,137〜139からの4ビットのデータ信号の並列取込みを指示する制御信号を出力する。具体的には、モード選択信号MDSLTとイネーブル信号MMC4ENをハイレベルとし、イネーブル信号MMC1ENとMMC8ENをロウレベルとする。
【0029】
さらに、外部端子140〜143のうち端子143(DAT7)の電位がハイレベルのときレベル検出回路221は高速版の8ビットMMCモードと判定しデータ転送回路223に対して外部端子131,137〜143からの8ビットのデータ信号の並列取込みを指示する制御信号を出力する。具体的には、モード選択信号MDSLTとイネーブル信号MMC8ENをハイレベルとし、イネーブル信号MMC1ENとMMC4ENをロウレベルとする。
【0030】
なお、上記表1は一例であって、外部端子140(DAT4)または141(DAT5)の電位がハイレベルのときにレベル検出回路221が高速版の8ビットMMCモードまたは高速版の4ビットMMCモードと判定するようにしてもよい。また、外部端子140(DAT4)〜143(DAT7)のうちいずれか2つまたは3つの電位がハイレベルのときにレベル検出回路221が高速版の8ビットMMCモードまたは高速版の4ビットMMCモードと判定するようにしてもよい。要するに、外部端子140(DAT4)〜143(DAT7)の電位の組合わせとモードとの関係は、従来タイプのMMCモードを除き自由に設定することができる。
【0031】
次に、上記のように構成された第1の実施例のメモリカードの動作を、図3〜図6のタイミングチャートを用いて説明する。
メモリカードが外部装置のカードスロットに挿入され、外部装置からカードの外部端子132にコマンドが入力されると、図3に示すように、制御パルスCMD_PULSEが生成される(タイミングt1)。メモリカードが挿入された外部装置のカードスロットが、図1に示されているように7本の外部端子しか有しない従来タイプのMMCに対応した装置である場合、外部端子138〜143は未接続にされるため、プルアップ抵抗R1〜R7によってハイレベル(電源電圧Vcc)の状態にされる。
【0032】
そのため、レベル検出回路221は、外部端子140〜143の電位が全てハイレベルであることを検出し、接続された装置が従来タイプのMMC対応の外部装置であると判定してデータ転送回路223に対して供給される信号MDSLTとMMC1EN〜MMC8ENのうちMDSLTのみがロウレベルからハイレベルに変化される(図3のタイミングt2)。
【0033】
そして、接続された外部装置から入力されたコマンドがライトコマンドの場合、これを受けてデータ転送回路223は外部端子137からシリアルに入力されるデータ(DAT0)の取込みを開始する(タイミングt3)。また、接続された外部装置から入力されたコマンドがリードコマンドであった場合、フラッシュメモリ110から読み出されたデータをシリアルデータとして端子131へ出力させる。このとき、データの入出力は外部端子135に入力されているクロック信号CLKに基づいて行なわれる。
【0034】
次に、メモリカードが挿入された外部装置のスロットが、従来タイプのMMCに設けられている7本の外部端子の他に外部端子138〜143を有するカードに対応したものであり、外部装置から外部端子140〜143のすべてにロウレベルの電位が入力された状態でコマンドが入力されると、レベル検出回路221は、外部端子140〜143の電位がロウレベルであることを検出し、高速版MMC対応の外部装置であると判定してデータ転送回路223に対して供給される信号MDSLTとMMC1EN〜MMC8ENのうちMDSLTとMMC1ENがロウレベルからハイレベルに変化される(図4のタイミングt12)。
【0035】
これを受けてデータ転送回路223は外部端子137からシリアルに入力されるデータ(DAT0)の取込みまたは出力を開始する(タイミングt13)。このときのデータ取込みまたは出力は、図3と図4の期間T1を参照すると分かるように、従来タイプのMMCのデータ取込みまたは出力よりも高速で行なわれる。
【0036】
次に、メモリカードが挿入された外部装置のスロットが、従来タイプのカードに設けられている7本の外部端子の他に外部端子138〜143を有するカードに対応したものであり、外部装置から外部端子140〜143のうち140と141,143にロウレベルの電位を入力してきた場合、プルアップ抵抗R6によって端子142の電位のみがハイレベル(電源電圧Vcc)の状態にされる。
【0037】
この状態で外部装置からコマンドが入力されると、レベル検出回路221は、外部端子142の電位がハイレベルで、外部端子140と141,143の電位がロウレベルであることを検出し、高速版4ビットMMC対応の外部装置であると判定してデータ転送回路223に対して供給される信号MDSLTとMMC1EN〜MMC8ENのうちMDSLTとMMC4ENがロウレベルからハイレベルに変化される(図5のタイミングt22)。
【0038】
そして、接続された外部装置から入力されたコマンドがライトコマンドの場合、これを受けてデータ転送回路223は外部端子131と137〜139から4ビットのパラレルデータの取込みを開始する(タイミングt23)。また、入力されたコマンドがリードコマンドであった場合、フラッシュメモリ110から読み出されたデータは4ビットのパラレルデータとして端子131および137〜139へ出力される。
【0039】
次に、メモリカードが挿入された外部装置のスロットが、従来タイプのカードに設けられている7本の外部端子の他に外部端子138〜143を有するカードに対応したものであり、外部装置から外部端子140〜143のうち140〜142にロウレベルの電位を入力してきた場合、プルアップ抵抗R7によって端子143の電位のみがハイレベル(電源電圧Vcc)の状態にされる。
【0040】
この状態で外部装置からコマンドが入力されると、レベル検出回路221は、外部端子143の電位がハイレベルで、外部端子140と141,142の電位がロウレベルであることを検出し、高速版8ビットMMC対応の外部装置であると判定してデータ転送回路223に対して供給される信号MDSLTとMMC1EN〜MMC8ENのうちMDSLTとMMC8ENがロウレベルからハイレベルに変化される(図6のタイミングt32)。
【0041】
そして、接続された外部装置から入力されたコマンドがライトコマンドの場合、これを受けてデータ転送回路223は外部端子131と137〜143から8ビットのパラレルデータの取込みを開始する(タイミングt33)。また、入力されたコマンドがリードコマンドであった場合、フラッシュメモリ110から読み出されたデータは8ビットのパラレルデータとして端子131および137〜143へ出力される。
【0042】
次に、本発明に係るメモリカードの第2の実施例について、図7および図8を用いて説明する。
第2の実施例と第1の実施例の相違は、第1の実施例ではレベル検出回路221が4つの外部端子140〜143の状態から動作モードを判定するのに対し、第2の実施例ではレベル検出回路221が8つの外部端子131および137〜143の状態から動作モードを判定する点にある。そのため、第2の実施例では、外部端子140〜143の電位のほかに外部端子131および137〜139の電位もレベル検出回路221に入力されるように構成されている。また、これらの端子の状態に応じてレベル検出回路221からはいずれの端子の入力を有効とするか示す8種類の信号DAT7EN〜DAT0ENを生成してデータ転送回路223へ供給するように構成されている。
【0043】
これによって、この第2の実施例のメモリカードでは、シリアルデータ転送、4ビットパラレル転送および8ビットパラレル転送の他に、2ビットパラレル転送や3ビットパラレル転送、6ビットパラレル転送など任意のビット数のデータ転送が可能であるとともに、データを入出力する端子も端子131および137〜143の中から任意に決定することができるという利点がある。
【0044】
図8は、上記のように構成された第2の実施例のメモリカードの端子131および137〜139の電位がロウレベルにされ、端子140〜143がハイレベルにされたときの動作のタイミングを示す。この実施例においても、レベル検出回路221による外部装置のタイプの判定は、コマンドが入力されたときの外部端子131および137〜143の電位の状態を検出することで行なわれる。
【0045】
図8に示されているように、コマンドが入力されたときの外部端子131および137〜143の電位DAT0〜DAT7のうちDAT0〜DAT3がロウレベルでDAT4〜DAT7の電位がハイレベルの場合、レベル検出回路221はデータ転送回路223に対する信号DAT7EN〜DAT0ENのうちDAT3EN〜DAT0ENのみを有効レベル(例えばハイベル)に変化させて、端子131および137〜139のデータDAT0〜DAT3は有効であり、端子140〜143のデータDAT4〜DAT7は無効であることをデータ転送回路223に知らせる。
【0046】
すると、データ転送回路223は、入力されたコマンドがライトコマンドであった場合、データDAT0〜DAT3のみ取り込んでバッファ制御部123へ転送する。また、入力されたコマンドがリードコマンドであった場合、フラッシュメモリ110から読み出されたデータは4ビットのパラレルデータとして端子131および137〜139へ出力される。
【0047】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば実施例では、マルチメディアカード(MMC)に適用した場合を説明したが、同様の仕様を有し例えば音楽コンテンツのような著作物の不正コピーを防止するためのセキュリティを向上させたSMC(Secure Mobile Card)と呼ばれるメモリカードや他の規格のメモリカードに対しても本発明を適用することができる。また、コントローラチップ120の構成は図1のものに限定されるものでなく、例えばバッファメモリ124およびバッファ制御部125を有していなくてもよい。
【0048】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを内蔵したメモリカードに適用した場合について説明したが、この発明はそれに限定されるものでなく、EEPROMチップその他の不揮発性メモリチップを内蔵したメモリカードあるいは複数の不揮発性メモリとコントロールLSIをプリント配線基板上に搭載してなるメモリモジュールなどにも利用することができる。
【0049】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、不揮発性メモリを内蔵したカード型記憶装置の互換性を保証しつつデータ転送の高速化を達成することができるという効果がある。
【図面の簡単な説明】
【図1】本発明が適用される不揮発性メモリを内蔵したメモリカードの構成例を示すブロック図である。
【図2】図1のメモリカードのホストインタフェース部の第1の実施例を示すブロック図である。
【図3】カードが挿入された装置が従来タイプのMMCに対応した装置である場合における第1の実施例のメモリカードのホストインタフェース部の動作を示すタイミングチャートである。
【図4】カードが挿入された装置が高速版シリアルMMCに対応した装置である場合における第1の実施例のメモリカードのホストインタフェース部の動作を示すタイミングチャートである。
【図5】カードが挿入された装置が高速版4ビットMMCに対応した装置である場合における第1の実施例のメモリカードのホストインタフェース部の動作を示すタイミングチャートである。
【図6】カードが挿入された装置が高速版8ビットのMMCに対応した装置である場合における第1の実施例のメモリカードのホストインタフェース部の動作を示すタイミングチャートである。
【図7】本発明を適用したメモリカードのホストインタフェース部の第2の実施例を示すブロック図である。
【図8】カードが挿入された装置が高速版4ビットMMCに対応した装置である場合における第2の実施例のメモリカードのホストインタフェース部の動作を示すタイミングチャートである。
【符号の説明】
100 メモリカード
110 フラッシュメモリ
120 コントローラ
121 マイクロプロセッサ(MPU)
122 ホストインタフェース部
123 メモリインタフェース部
124 バッファメモリ
125 バッファ制御部
130 外部端子群
131〜143 外部端子
221 レベル検出回路
222 タイミング生成回路
223 データ転送回路
R0〜R7 プルアップ抵抗
Claims (10)
- 複数の外部端子とコントローラと不揮発性メモリとを有し、前記コントローラが前記複数の外部端子のいずれかから入力された制御情報に応じて、他の外部端子から入力されたデータを上記不揮発性メモリの指定した領域に格納動作制御する不揮発性記憶装置であって、
データ信号が入力される複数の外部データ端子と、これらの外部データ端子を電源電圧にプルアップするプルアップ手段と、前記外部データ端子の電位を検出するレベル検出手段と、前記複数の外部データ端子に入力されたデータ信号を選択的に取り込んで所定のバス幅のデータとして内部回路に転送するデータ転送回路とを備え、前記レベル検出手段は前記制御情報の入力時に前記複数の外部データ端子のうち所定のものの電位を検出し、前記データ転送回路は前記所定の外部データ端子の電位の組合わせに応じて前記バス幅を決定することを特徴とする不揮発性記憶装置。 - 前記外部データ端子は8個であり、このうち前記レベル検出手段により電位が検出される外部データ端子は4個であることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記レベル検出手段により前記4個の外部データ端子の電位がすべて所定の電位よりも高いことが検出された場合に、前記データ転送回路は前記所定の外部データ端子のいずれか1つの端子に入力されているデータ信号を取り込んで内部回路へ転送することを特徴とする請求項2に記載の不揮発性記憶装置。
- 前記レベル検出手段により前記4個の外部データ端子の電位のうちいずれか1つが所定の電位よりも低いことが検出された場合に、前記データ転送回路は前記所定の外部データ端子のいずれか1つの端子に入力されているデータ信号を、前記4個の外部データ端子の電位がすべて所定の電位よりも高い場合よりも高速で取り込んで内部回路へ転送することを特徴とする請求項3に記載の不揮発性記憶装置。
- 前記レベル検出手段により前記4個の外部データ端子の電位のうちいずれか他の1つが所定の電位よりも低いことが検出された場合に、前記データ転送回路は前記所定の外部データ端子以外の4個の外部データ端子に入力されているデータ信号を取り込んで内部回路へ転送することを特徴とする請求項4に記載の不揮発性記憶装置。
- 前記レベル検出手段により前記4個の外部データ端子の電位のうちさらにいずれか他の1つが所定の電位よりも低いことが検出された場合に、前記データ転送回路は前記8個の外部データ端子のすべてに入力されているデータ信号を取り込んで内部回路へ転送することを特徴とする請求項5に記載の不揮発性記憶装置。
- 前記8個の外部データ端子のうち1つは制御信号が入力される端子を兼用するように構成されていることを特徴とする請求項6に記載の不揮発性記憶装置。
- 前記プルアップ手段は前記コントローラが形成されている半導体チップ上に形成されていることを特徴とする請求項1〜7のいずれかに記載の不揮発性記憶装置。
- 前記外部データ端子より取り込まれ前記データ転送手段により転送されたデータを前記不揮発性メモリへ書き込む前に記憶する揮発性メモリをさらに有することを特徴とする請求項1〜8のいずれかに記載の不揮発性記憶装置。
- 前記制御情報の入力を検出して前記レベル検出回路における検出タイミングを知らせるタイミング生成回路をさらに備えることを特徴とする請求項1〜9のいずれかに記載の不揮発性記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003030309A JP2004240795A (ja) | 2003-02-07 | 2003-02-07 | 不揮発性記憶装置 |
TW092132436A TW200415650A (en) | 2003-02-07 | 2003-11-19 | Nonvolatile memory |
US10/716,504 US6972979B2 (en) | 2003-02-07 | 2003-11-20 | Nonvolatile memory |
CNB2003101237567A CN100505099C (zh) | 2003-02-07 | 2003-12-24 | 非易失性存储器 |
KR1020040007796A KR20040072054A (ko) | 2003-02-07 | 2004-02-06 | 불휘발성 기억 장치 |
US11/131,292 US20050211786A1 (en) | 2003-02-07 | 2005-05-18 | Nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003030309A JP2004240795A (ja) | 2003-02-07 | 2003-02-07 | 不揮発性記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007219607A Division JP2007317236A (ja) | 2007-08-27 | 2007-08-27 | 不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004240795A true JP2004240795A (ja) | 2004-08-26 |
Family
ID=32820855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003030309A Pending JP2004240795A (ja) | 2003-02-07 | 2003-02-07 | 不揮発性記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6972979B2 (ja) |
JP (1) | JP2004240795A (ja) |
KR (1) | KR20040072054A (ja) |
CN (1) | CN100505099C (ja) |
TW (1) | TW200415650A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016132733A1 (ja) * | 2015-02-16 | 2016-08-25 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置、インターフェイス半導体装置及びリムーバブルシステム |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007041629A (ja) * | 2003-11-04 | 2007-02-15 | Renesas Technology Corp | メモリカード及び半導体装置 |
US7159064B2 (en) * | 2003-12-11 | 2007-01-02 | Nokia Corporation | Method and device for increasing data transfer in multi-media card |
JP4565966B2 (ja) * | 2004-10-29 | 2010-10-20 | 三洋電機株式会社 | メモリ素子 |
KR100663384B1 (ko) * | 2005-12-30 | 2007-01-02 | 엠텍비젼 주식회사 | 메모리 인터페이스 장치 및 방법 |
US7624211B2 (en) * | 2007-06-27 | 2009-11-24 | Micron Technology, Inc. | Method for bus width negotiation of data storage devices |
US8904078B2 (en) * | 2012-10-22 | 2014-12-02 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | High speed serial peripheral interface system |
JP2018073438A (ja) * | 2016-10-24 | 2018-05-10 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11714576B2 (en) * | 2020-10-29 | 2023-08-01 | Micron Technology, Inc. | Memory bus drive defect detection |
CN115938439B (zh) * | 2023-01-06 | 2023-05-09 | 芯天下技术股份有限公司 | 无感扩容的Nor Flash、感知电路及电子设备 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5297099A (en) * | 1991-07-10 | 1994-03-22 | Dallas Semiconductor Corp. | Integrated circuit with both battery-powered and signal-line-powered areas |
FR2698195B1 (fr) * | 1992-11-19 | 1994-12-16 | Gemplus Card Int | Procédé et circuit de cryptage et d'authentification pour carte à mémoire synchrone. |
US5715193A (en) * | 1996-05-23 | 1998-02-03 | Micron Quantum Devices, Inc. | Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks |
JP4282197B2 (ja) * | 2000-01-24 | 2009-06-17 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
JP3815936B2 (ja) | 2000-01-25 | 2006-08-30 | 株式会社ルネサステクノロジ | Icカード |
CN1996351B (zh) | 2000-04-28 | 2010-04-21 | 株式会社日立制作所 | 集成电路卡 |
US6439464B1 (en) * | 2000-10-11 | 2002-08-27 | Stmicroelectronics, Inc. | Dual mode smart card and associated methods |
JP2007041629A (ja) * | 2003-11-04 | 2007-02-15 | Renesas Technology Corp | メモリカード及び半導体装置 |
-
2003
- 2003-02-07 JP JP2003030309A patent/JP2004240795A/ja active Pending
- 2003-11-19 TW TW092132436A patent/TW200415650A/zh unknown
- 2003-11-20 US US10/716,504 patent/US6972979B2/en not_active Expired - Lifetime
- 2003-12-24 CN CNB2003101237567A patent/CN100505099C/zh not_active Expired - Fee Related
-
2004
- 2004-02-06 KR KR1020040007796A patent/KR20040072054A/ko not_active Application Discontinuation
-
2005
- 2005-05-18 US US11/131,292 patent/US20050211786A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016132733A1 (ja) * | 2015-02-16 | 2016-08-25 | パナソニックIpマネジメント株式会社 | ホスト装置、スレーブ装置、インターフェイス半導体装置及びリムーバブルシステム |
Also Published As
Publication number | Publication date |
---|---|
US6972979B2 (en) | 2005-12-06 |
TW200415650A (en) | 2004-08-16 |
KR20040072054A (ko) | 2004-08-16 |
US20050211786A1 (en) | 2005-09-29 |
CN100505099C (zh) | 2009-06-24 |
US20040156242A1 (en) | 2004-08-12 |
CN1534684A (zh) | 2004-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10861509B2 (en) | Asynchronous/synchronous interface | |
JP3979486B2 (ja) | 不揮発性記憶装置およびデータ格納方法 | |
JP4896450B2 (ja) | 記憶装置 | |
US20050211786A1 (en) | Nonvolatile memory | |
US9880767B2 (en) | Memory system and memory chip | |
US8953396B2 (en) | NAND interface | |
JP2006004079A (ja) | 記憶装置 | |
WO2014090406A1 (en) | Method, device, and system including configurable bit-per-cell capability | |
US8296692B2 (en) | Read strobe feedback in a memory system | |
JP2007317236A (ja) | 不揮発性記憶装置 | |
CN114141291A (zh) | 存储器、存储器控制方法和*** | |
US6385073B1 (en) | Integrated circuit device with expandable nonvolatile memory | |
EP1174881A1 (en) | Integrated circuit for memory card and memory card using the circuit | |
JP2021152779A (ja) | 半導体記憶装置 | |
JPH11296430A (ja) | 記憶装置およびフラッシュメモリ | |
US6826107B2 (en) | High voltage insertion in flash memory cards |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050701 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070427 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080715 |