JP4970834B2 - 奇数状態メモリセルを用いて仮想的ページ記憶を支援する集積回路デバイスとフラッシュメモリアレイ - Google Patents
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Description
図4dは図4cに従い「実際的」データの2ビットで3状態EEPROMセルの対応する対がプログラムされた後、「仮想的」データの第3ビットで前記対をプログラムする動作を示す。これらのプログラム動作は、ケース(a)〜(h)を含む。ケース(a)において、前記「仮想的」プログラムは、1/1/1としての前記3ビットデータを得るために、前記セルの対のしきい値電圧に何の変化も要求しない。特別ケース(S)であるケース(b)において、前記「仮想的」プログラムは、1/1/0としての前記3ビットデータを得るために、前記対内の前記上位セル及び下位セル両方とものしきい値電圧をVR2超過レベル(すなわち、Vth>VR、ここで、VR2は第2基準電圧)に上昇させることを要求する。ケース(c)において、前記「仮想的」プログラムは、1/0/1としての前記3ビットデータを得るために、前記セルの対のしきい値電圧に何の変化も要求しない。ケース(d)において、前記「仮想的」プログラムは、1/0/0としての前記3ビットデータを得るために、前記対内の下位セルのしきい値電圧をVR2超過レベルに上昇させることを要求する。ケース(e)において、前記「仮想的」プログラムは、0/1/1としての前記3ビットデータを得るために、前記セルの対のしきい値電圧にいずれの追加的な変化も要求しない。ケース(f)において、前記「仮想的」プログラムは、0/1/0としての前記3ビットデータを得るために、前記対の上位セルのしきい値電圧をVR2超過レベルに上昇させることを要求する。ケース(g)において、前記「仮想的」プログラムは、0/0/1としての前記3ビットデータを得るために、前記セルの対のしきい値電圧に何の追加的な変化も要求しない。最後に、ケース(h)において、前記「仮想的」プログラムは、0/0/0としての前記3ビットデータを得るために、前記対内の上位セルのしきい値電圧をVR2超過レベルに上昇させることを要求する。
A1<7:0>=<10110001>;
A2<7:0>=<01110110>;及び
A3<7:0>=<10001010>
(ENCODE)
A1*<7:0>=<10PSS00P01>;及び
A2*<7:0>=<01SS0110P>。
ブロック314において、第1及び第2ラッチにおける前記データは、ビット別(bit-by-bit base)に比較される:
BL3<7:0>=<01110100>;
BL4<7:0>=<00110001>。
Claims (11)
- 集積回路デバイスにおいて、
データの第1及び第2ブロックを個別的にそれぞれ支援するように形成され、前記データの第1及び第2ブロック上にエンコードされるデータの第3ブロックを結合的に支援するようにさらに形成される3状態不揮発性メモリセルの少なくとも第1及び第2ブロックを自分内に有するメモリアレイを備え、
同一ビット線に接続される2つのストリングそれぞれに設けた、2つの3以上の奇数状態不揮発性メモリセルを単位とし、3ビットからなるデータの2ビットは、それぞれのストリングの前記不揮発性メモリセルを個別的にプログラムされるようにし、残りの1ビットは、前記2ビットの個別的プログラムに応じて、仮想的にプログラムし、前記仮想的にプログラムされた1ビットのデータは、只1つの基準電圧で確認できる
ことを特徴とする集積回路デバイス。 - 前記メモリアレイは、
前記データの第3ブロックのプログラミングが、前記データの第3ブロックに含まれるデータの全ての値に対して只一つの基準電圧で確認されるように形成される
ことを特徴とする請求項1に記載の集積回路デバイス。 - 集積回路デバイスにおいて、
個別的にそれぞれの実際的メモリセルとして、そして結合的に一つの仮想的メモリセルとして動作するように形成される少なくとも2つの奇数状態メモリセルを有するメモリアレイを備え、
同一ビット線に接続される2つのストリングそれぞれに設けた、2つの3以上の奇数状態不揮発性メモリセルを単位とし、3ビットからなるデータの2ビットは、それぞれのストリングの前記不揮発性メモリセルを個別的にプログラムされるようにし、残りの1ビットは、前記2ビットの個別的プログラムに応じて、仮想的にプログラムし、前記仮想的にプログラムされた1ビットのデータは、只1つの基準電圧で確認できる
ことを特徴とする集積回路デバイス。 - 前記メモリアレイは、
前記仮想的メモリセルのプログラミングが、前記仮想的メモリセルに含まれるデータの全ての値に対して只一つの基準電圧で確認されるように形成される
ことを特徴とする請求項3に記載の集積回路デバイス。 - 前記メモリアレイは、
前記仮想的メモリセルに関連する前記実際的メモリセルのいずれか一つが前記一つの基準電圧を超過するしきい値電圧にプログラムされるか否かを評価することにより、前記仮想的メモリセルの読み出しが行われるように形成されるフラッシュメモリアレイである
ことを特徴とする請求項4に記載の集積回路デバイス。 - フラッシュメモリアレイにおいて、
それぞれ個別的に実際的メモリセルの第1及び第2ブロックとして、そして結合的に一つの仮想的メモリセルのブロックとして動作するように形成される3状態メモリセルの第1ブロック及び第2ブロックを備え、
同一ビット線に接続される2つのストリングそれぞれに設けた、2つの3以上の奇数状態不揮発性メモリセルを単位とし、3ビットからなるデータの2ビットは、それぞれのストリングの前記不揮発性メモリセルを個別的にプログラムされるようにし、残りの1ビットは、前記2ビットの個別的プログラムに応じて、仮想的にプログラムし、前記仮想的にプログラムされた1ビットのデータは、只1つの基準電圧で確認できる
ことを特徴とするフラッシュメモリアレイ。 - 前記メモリセルの第1ブロックは、
EEPROMセルの複数のNANDストリングを備える
ことを特徴とする請求項6に記載のフラッシュメモリアレイ。 - EEPROMセルの前記複数のNANDストリングそれぞれは、少なくとも一つのSLC EEPROMセルを含む
ことを特徴とする請求項7に記載のフラッシュメモリアレイ。 - フラッシュメモリアレイにおいて、
複数のメモリブロックを備えるメモリセルアレイであって、前記各メモリブロックは、複数のメモリストリング及び複数のビットラインを備え、前記ビットラインそれぞれは、第1メモリストリング及び第2メモリストリングに連結され、
3状態メモリセルの前記第1メモリストリング及び前記第2メモリストリングは、それぞれ個別的に第1及び第2ページブロックとして、そして結合的に仮想的メモリセルの第3ページブロックとして作用し、
同一ビット線に接続される2つのストリングそれぞれに設けた、2つの3以上の奇数状態不揮発性メモリセルを単位とし、3ビットからなるデータの2ビットは、それぞれのストリングの前記不揮発性メモリセルを個別的にプログラムされるようにし、残りの1ビットは、前記2ビットの個別的プログラムに応じて、仮想的にプログラムし、前記仮想的にプログラムされた1ビットのデータは、只1つの基準電圧で確認できる
ことを特徴とするフラッシュメモリアレイ。 - 前記メモリセルの第1ページブロックは、
EEPROMセルの複数のNANDストリングを備える
ことを特徴とする請求項9に記載のフラッシュメモリアレイ。 - EEPROMセルの複数のNANDストリングそれぞれは、
少なくとも一つのSLC EEPROMセルを含む
ことを特徴とする請求項10に記載のフラッシュメモリアレイ。
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