TW456039B - Triple polysilicon embedded NVRAM cell and method thereof - Google Patents

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Glen L Miles
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Christa R Willets
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Description

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發明背景 發明領域 本發明大致有關非揮發記憶體單元，更特別的是 維直接記錄非揮發隨機存取記憶體（NVRAM)單元，i且' 高度積合密度，以及其製造方法。 一〇有 背景敘述 本工業中已詳知非揮發浮動閘記憶體單元，諸如非 隨機存取記憶體（NVRAM)陣列。在NVRAM單元中，以該單_ 之浮動閘之電荷狀態測定該單元之導電狀態。該浮^ ^ 一個場效電晶體（FET)之電絕緣閘，該FET堆成兩個裂置系 NAND狀結構。經由一薄絕緣層將電荷迫至該浮動閘或是自 該浮動閘去除，該薄絕緣層通常（於讀取操作期間）電隔絕 該閘與其他鄰接之導電層。通常，負電荷浮動閘係以二進 制1狀態代表，而未充電浮動閘係以二進制〇狀態代表。該 NAND狀結構中之其他裝置提供單元讀取與記錄選擇。 x 就記錄單元而言，控制閘（或程式閘）係電容偶合於一個 陣列一部分之浮動閘。在一個控制閘上施加遠高於正常操 作電壓之程式電壓，使該單元之浮動閘充分偏流以充電單 元浮動閘，即記錄所選定單元° 然而’代表性程式電壓-自8 - 2 0伏特-高到足以鍍壞單〜閑 FET。因此，NVRAM晶片需要包括可以處理該等較高電壓且 不會損毁之小定高電壓裝置。代表性高電壓FET具有較厚 之閘氧化物，其藉由存在該耩式電壓而可以承受FET所產 生之較高電場。
____
4 5 60 3 9 五、發明說明（2) 通常，平版印刷界定特定裸晶片之面積。不幸的是，該 等高電壓裝置區中之較厚介電體曝於平版印刷處理時會：ί吏 該介電體降解’造成失效，其使晶片產率變差，留下使先 前技藝裝置可靠度較差之剩餘污染。 因此，需要一種用於非揮發記憶體之半導體方法，其中 可以包括該等閘氧化物FET，而且不會使晶片產率或可靠 度變差15 發明摘要 本發明目的係縮小NVRAM單元大小，因而提高單一積體 電路晶片上可包括之NVRAM單元之數量。 本發明係一種邏輯晶片，其包括一種非揮發隨機存取記 憶體（NVRAM)陣列與其製造方法，該晶片包括具有三層複 晶矽層之一或多層上之閘極的裝置。晶片邏輯使用正常 FET，而陣列支撐物包括高電壓FET。邏輯與支撐物二者均 為CMOS。該晶片邏輯中之正常FET之閘極係由第三最外層 複BB硬層形成。該第二複晶石夕層亦作為高電壓F E τ與陣列 字線之護罩，二者均使用第二複晶矽層作為閘極。第一複 晶石夕層隹作為單元浮動閘β 圖式簡述 二，I明較佳具體貫例之下列詳述並參考附圖可以更曰; 瞭則述與其他目的、觀點與優點，該等圖中： 且Ξ1肉係/父佳三重複晶矽方法之流程圖，該方法形成包括 /、tsisu 7式EEPR〇M單元之邏輯的積體電路較佳具體實例 顯示半導體晶圓製備步驟；
第6頁 ά5 60 39 五、發明說明（3) 圖3顯示在單元區形成浮動閘層之步驟； 圖4Α-Ε顯示形成複晶£夕面電壓間層之步驟； 〜 圖5A-C顯示界定邏輯裝置閘之步驟； 圖6Α-Β顯示界定HiV閘與字線之步驟； 圖7 A - B顯示界定個別單元浮動閘之步驟； 圊8A-E顯示植入源極/沒極擴散之步驟； 圖9顯示在圖8之裝置結構上形成氮化物之步驟； 圖10顯示退火以擴散植入源極/沒極摻雜劑後之晶圓； 圖11A係圖10中EEPROM單元區A之放大平面圖；以及 圖11B係圖11A區中該EEPROM單元的分解圖。 本發明較佳具體實例詳述 現在參考附圖，特別是圖1 ’其係形成三重複晶矽積體 電路之較佳方法的流程圖，該三重複晶矽積體電路包括具 有内嵌式EEPROM單元之邏輯。將高電壓（HiV)裝置包括在 該晶片邏輯與EEPROM單元之間的界面。在清除或記錄操作 期間實驗，該HiV FET可以承受高於正常電壓操作條件。 首先，步靜5CK如圖2A-D剖面圖所示）中製備一半導體晶 圓1 0 0，.以矽為佳。圖2 A中’在晶圓1 〇 〇上形成墊氧化物 102與墊氮化物104。墊氧化物層102為15毫微米厚，而塾* 氮化物層1 0 4為1 7 2毫微米厚為佳。淺絕緣溝1 〇 6、1 〇 8____ Π 0與1 12係由網版印刷界定為佳。然後，經過墊氧化物 1 0 2、墊氮化物1 〇 4蝕刻至矽晶圓1 0 0内約5 0 〇毫微米之深度 形成溝 106、108、110 與 112。 較佳具體實例製造方法係一種互補25絕緣閘場效電晶體
第7頁 456039 五、發明說明（4) (FET)法’其通常稱為CMOS，而且包括正常FET與較高電壓 FET以及浮動閘單元裝置。因此，正常FE丁與較高電壓FET- 二者於本文之區114、116中稱為NFET & PFET，而區118盥 120中稱為HiV NFET & HiV PFET。區122中之浮動閘單元、 裝置於本文稱為EEPR0M單元。該圖之剖面係用以說明五種 裝置變化全部之製造。 因此，以氧化物（以TE0S為佳）裝填具有經界定裝置區 114、116、118、120 與 122 之淺溝206、108、110 與 112， 該經裝填結構於1 〇 〇 〇 °c下退火以進行τ E 0 S之緻密化《然 後’圖2 B中’汽提整氮化物層1 〇 4，使用一種熱硫酸濕式 蝕刻為佳，並平坦化表面1 2 4。 圖2C中’界定用於HiV NFET 118與EEPR0M單元122之高 電壓p井。護罩126保護NFET區114以及PFET區116及HiV PFET區120。如箭頭128所示，使用兩步驟植入作用，在於 石夕晶圓100之未上護罩表面區植入足以用於配合高電壓定 限之水準。首先，以1 9 5 K e V植入硼1 2 8，至摻雜劑水準為 2.0xl〇12 cm-2，然後以75KeV植入BF2至摻雜劑水準為 8 _ 0 X1 〇12 c ΠΓ2。此兩步驟植入作用之後，使用一乾燥條去 除護罩1 26，並使用一種S/N/0清潔劑（硫酸硝酸臭氧清潔 劑）清潔該晶圓，使表面1 24再次露出。 ~ ‘ 其次，圖2D中，形成高電壓FET η井作為HiV PFET 1 1 8。再次，在1 30表面上護罩1 24以保護正常PFET區1 1 6、 正常 NFET 區 114、HiV NFET 區 120 與 EEPR0M 單元 122，但是 露出HiV PFET區118。如同高電壓p井，如箭頭132所示，
O:\62\62734.PTD 第8頁 4 5 6 0 3 9 五、發明說明（5) —-- 使用一種兩步驟摻雜作用摻雜高電壓11井。首先，以1〇〇〇 KeV植入砷，至摻雜劑水準為4.〇χ1〇13 cm_2，然後以u〇 一 KeV植入銻’至掺雜劑水準為2.〇χ1〇12 cr2，。使用一種乾 燥條汽提光阻130，並自表面124汽提殘留之墊氧化物 102。如此完成晶圓製備步驟5〇。 其次’步驟52中’如圖3所示’在單元區中形成一浮動 閘層134。首先，在表面124生長一層9.〇毫微来之隧道氧 化物層136。然後，在該隧道氧化物層136上生長12〇 〇毫 微米非晶相複晶矽浮動閘層134。以適當摻雜劑植入該浮 動閘層1 3 4，並該複晶矽浮動閘層丨3 4上形成一層氧化物一 氮化物-氡化物（ΟΝΟ)層138。藉由在該非晶相複晶矽浮動 閘層1 3 4上形成9 . 0毫微米之乾燥氧化物層，然後沉積8 5 毫微米氣化物層與隨後之1. 5~2. 〇毫微米氧化物層，形成 該0Ν0層138。在該0Ν0層138上形成護罩圖型14〇，而藉由 蝕刻曝露之0Ν0與非晶相複晶矽製圖浮動閘層丨34之圖型。 /%¼表面124上剩餘之隧道氧化物，再度露出裝置區114、 116、118與120中之石夕表面124。 其次，步驟54中’如圖4A-E所示，在裸表面124上形成 圖4A中之高電壓閘氧化物層1 42。然後，在該高電壓閘氧 化物層1 4 2上形成複晶矽之高電壓閘層丨44。該高電壓閘—氧 化物層係23. 5毫微米厚，而複晶矽閘層144係2〇〇. 〇毫微米 厚。在該複晶矽高電壓閘層144上形成一層4.0毫微米之薄 氧化物層（未顯示出來）。氮化物層146-以120毫微米厚為 佳-係沉積於該薄氧化物層上。
第9頁 456039 五、發明說明（6) 圖4B 中’在HiV PFET 區118 、HiV PFET 區120 與EEPR0M 區 122上之氮化物層146上形成護罩148。然後，自PFET區114 與NFET區116選擇性去除複晶矽高電壓閘層144、氧化物薄 層與氮化物層146等部分。圖4C中去除光阻丨48之後，自 PFET區114與NFET區116表面124移除電壓閘氧化物層。之 後，在PFET區114與NFET區116中生長暫時保護性氧化物 層’以1 0 . 0毫微米厚為佳。 其次’界定正常電壓FET η井與口井β如此，圖，在 圖4C之結構上形成η井護罩150，並如箭頭152所示植 井β Ά提η井護罩150，圖4E中形成一個p井護罩154。如箭 頭156所不植入該ρ井。然後，汽提ρ井護罩154。清潔露出 之表面以去除氧化物層，並形成一閘氧化物層。該閘氧化 物係以Ν20生長之7, 0毫微米厚層為佳。 然後’如圖5A-C所示之步驟56，於區114、116中界定邏 輯裝置或正常FET閘。圖5Α中，保角形成複晶矽之閘層 1 5 8。閘層1 5 8係2 0 0 _ 〇毫微米厚，而且在該閘氧化物層上 形成為佳。圖5 Β中’在保角複晶矽閘層丨5 8上形成護罩圖 型160 ’以界定114、116、118、120與122全部之閘。該間 護罩圖型160係使用習知TEOS硬護罩技術形成為佳。選f 性去除该保角複晶石夕閘層1 5 8，如此，已由複晶石夕閘層1 5 § 界定圖5C中PFET閘162與NFET閘164。此外，由經製圖複晶 石夕閘層158形成高電壓閘硬護罩166與EEPR0M閘硬護罩丨68 圖型。侧壁加工品1 7 0仍然沿著垂直邊緣。 其次’於圖6A-B所示之步驟58中，界定HiV閘與字線。
O:\62\62734.PTD 第10頁 456039 五、發明說明（7) 圖6A中，PFET閘162與NFET閘164上護罩172，並進行一種 乾燥蝕刻以蝕刻掉露出之氮化物1 46，留下護罩圖型1 6 0卞 之氮化物。此氮化物蝕刻之後為複晶矽蝕刻，其去除護罩 之複晶矽圖型1 6 6、1 68與側七加工品1 70，當其選擇性去 除高電壓閘層144時，留下圖6B中之HiV PFET閘174與HiV NFET間176，並使字線堆180與182跑過該EEPR0M陣列長 度，即跑出該頁。如圖所見，HiV PFET閘174與HiV NFET 閘1 76及EEPROM閘1 68’涵括為高電壓層144、146的某些部 分。此時，亦已去除側壁加工品1 70。在浮動閘層1 34上之 0N0層138處結束银刻。 然後’如圖7 A - Β所示之步驟6 0，界定個別單元浮動閘。 因此，圖7A說明了最終浮動閘界定步驟，其中對於經界定 PFET 閘162、NFET 閘164、Hi V PFET 閘 1 74 與Hi V NFET 閘 1 76 上護罩178。蝕刻0N0層138所露出0N0部分，使浮動閘層 1 34之未上護罩部分再度露出，然後選擇性蝕刻彼，留下 字線堆180、182，界定圖7Β中之EEPR0M單元。各EEPR0M閘 單元包栝一個浮動閘180f或182f以及字線180w或182w。界 定PFET 閘162 、NFET 閘164 、HiV PFET 閘174 、HiV NFET 閘 176、字線18 0w、182w ’以及浮動閘I80f與182ί之後，可 以進行源極與沒極擴散。… 植入圖8Α-Ε之裝置源極與汲極擴散。圖8Α中，在圖7Β之 結構上形成一擴散護罩184，以界定高電壓擴散植入之 區。經由該護罩184開啟窗186與188，留下露出之HiV NFET區120，並開啟窗188，留下露於EEPR0M區122中之位
第11頁 456039 五、發明說明（8) 元接觸區。如箭頭190所示，以磷植入（經由窗186、188) 露出區，輕屋摻雜在區120中之H iV NFET閘擴散以及 — EEPROM區122中之位元線揍點中的EEPR0M單元汲極擴散二 者·>然後，汽提護罩1 84。已藉由熱硫酸濕式蝕刻自字線 180、182與HiV閘174 176汽提層146。圖8B中，形成護罩 192，僅留下EEPR0M區122曝露出來。然後，以EEPROM區 1 22中之砷植入EEPROM單元源極/汲極擴散。 圖8C中’因為已植入EEPROM單元與Hi V NFET開，閘 162、1 64、1 74與1 76以及字線堆180與182各者上形成氮化 物侧壁。藉由沉積一層氮化物之保角層形成該氮化物側壁 1 9 5 ’然後定向蝕刻（例如反應性離子蝕刻（R ][ E )以去除水 平表面之氮化物。 其次’於圖8D中，對PFET1 14與Hi V PFET 118上護罩 196，並以最終n -型植入完成NFET裝置，如圖198所示。該 植入期間’以摻雜NFET閘164與HiV NFET閘176同時界定 NFET 1 98 Γΐ型源極/汲極擴散。汽提護罩196，而且圖8]£ 中’以護罩2〇〇 (其本質上為護罩196之相反）遮蔽n_型 區，但是如箭頭20 2所示，以鎵與硼植入PFET區114與HiV PFET區118，以界定p-型源極汲極擴散與摻雜閘162、 174 ° 一一 其次’在圖9與1〇所示之步驟64中，在該裝置結構上形 成石夕化物。首先，自該晶圓汽提護罩2〇 〇，使用乾式汽提 為佳’並清潔該晶圓。退火該晶圓，使用一種迅速熱退火 為佳’以活化摻雜劑，並由摻雜劑植入修補任何表面損
456039 五、發明說明（9) 壞。沉積一鈦層，使用一種濺鍍沉積技術為佳。於氮中退 火該鈦層，表曝露區形成>5夕化钬。然後，汽提未反應欽 隨後進行矽化物轉換退火，其使閘1 62、1 64、！ 74與7 7 6以 及字線堆180與182上蓋有TiSi2 204。亦矽化源極/汲極 區。由此時起’可以本技藝習知線處理之習用後端繼續處 理。 圖1U係圖10中EEPROM單元區A之放大平面圖。圖11B係 圖1U之EEPROM單元的分解圖。圖iia-B顯示四個單元部 分’其為浮動閘182f與浮動閘部分I80f、228與23 0。字線 180係電容性偶合於浮動閛1 8〇f與228，而字線1 82係電容 性偶合於浮動閘182f與230。由四個單元共用每個位元線 擴散224、232 ’圖11 A-B中各個位元線擴散224、234僅顯 示其中兩個單元。源極線222、2 26平行運轉，並分別提供 一個字線180w、182w上單元之源極電壓。隧道氧化物 236、2 38介於浮動閘180f、i82f、228與230之間，而且表 面1 2 4促進單元程式計劃。 清除期間，事先經由隧道氧化物236、238將浮動閘 180f、182f、228、230隧道上之電子儲存（記錄）至源極線 2 22、2 2 6。記錄期間，自通道24〇、242將電子射至浮動閘 180f、182f、22 8、23 0。 ~ . 讀取操作期間，於選擇字線時，該浮動閘2FET呈0N狀 態或是保持〇 F F狀態，其視儲存於浮動閘之電子電荷而 定。因此’如下表所示’可以藉由施加電壓至單元終端， 程式計劃、讀取、清除以及再程式計劃諸如圖丨1 A_B中之
第13頁 4 5 6 〇 3 五、發明說明（ίο) 口 〇 — 早7G 。 讀取 記錄 清除 位元線 1 v “0，，= 5V 浮動 ‘τ=ον 字線 3v 10v Ον 源極線 Ον Ον 10ν 具有如此形成之較佳具體實例積體電路，包括邏輯與一 種内嵌式非揮發陣列，例如一種具有内嵌式快閃記憶體之 微處理器，該較佳具體實例之三重複晶矽方法提供一種具 有内嵌式EEPROM陣列之積體電路邏輯晶片，而且不會產生 先前技藝半導體方法之延遲效果。 雖然已經以較佳具體實例方式描述本發明，但是熟知本 技藝者將會認同以在附錄申請專利範圍精神與範圍内之修 正進行本發明。
第14頁

Claims (1)

  1. 4 5 6 Ο 3 ί
    一個具有一或多個非揮發隨機存取#晴躺。〜 發隨機存取記憶體Ρ車列，各個單元包括^體早^非揮 六、申請專利範圍 1. 種積體電路邏輯Gw曲/ϊ ^ ^ . 时莖—Ϊ泮動間，其介於位元線與源極線之間，該浮動 閘在弟一導電層上，及 一個位於第二導電層上之字線裝置； 數個單元選擇電路，該等單元選擇電路包括數個第一 FET，其具有位於第二導電層上之閘極；以及 數個邏輯閘，包括數個第二FET，該等第：FET具有位 於第二導電層上之閘極，該單元選擇電路選擇該陣列上對 於該數個邏輯閘反應之單元，該數個邏輯閘自該陣列接收 經選擇之資料。 2. 根據申請專利範圍第1項之IC晶片，其中該第一FET之 閘介電體比第二FET厚。 ’、 3. 根據申請專利範圍第2項之IC晶片，其中該第一FET包 括一或多個第一導電形式之FET與一或多個第二導電形式 之 F E T。 4-根據申請專利範園第3項之iC晶片，其中該第；fEt包 括一或多個該導電形式之FET以及一或多個該第二Ϊ電琅_ 式之FET。 一 5 ·根據=請專利範園第4項之I C晶片，其中該浮動閘包 ^種在浮動閘通道上之隧道氧化物，該浮動閘通道介於 該位7G線與該源極線之間，該隧道氧化物比第二之閘
    0:\62\62734.PTD
    第15頁 4 5 6 0 3 六、申請專利範圍 6. 根據申請專利範圍第5項之I C晶片，其中該晶片係一 種矽I C晶片，該閘介電體係S i 02，該隧道氧化物為9 . 0毫'_ 微米，該第一FET具有22. 5毫微米厚之閘氧化物，而該第 二FET具有7. 0毫微米厚之閘氧化物。 7. —種形成積體電路晶片之方法，該積體電路晶片包括 數個邏輯電路，其具有内嵌式非揮發隨機存取記憶體陣 列，該方法包括步驟： a) 在一個半導體晶圓上界定裝置區，該裝置區包括陣 列區、第一裝置類型區與第二裝置類型區； b) 在該陣列區中之半導體晶圓上選擇性地形成一層浮 動閘層； c) 在第一裝置區中之半導體晶圓上以及該浮動閘層上 選擇性地形成第一閘層； d) 在第二裝置類型區之半導體晶圓上以及第一閘層上 形成第二閘層； e) 界定各區中之裝置閘；以及 f) 在經界定裝置閘處形成源極與汲極擴散。 8. 根據申請專利範圍第7項之方法，其中界定裝置區之 步驟（a )包括： 1 )在半導體晶圓表面中形成絕緣溝；及 < 2 )在該陣列區與第一裝置類型區中形成絕緣井。 9. 根據申請專利範圍第8項之方法，其中該半導體晶圓 係一種石夕晶圓，而選擇性形成浮動閘層之步驟（b )包括： 1)在該表面形成一種隧道氧化物；
    第16頁 45 6 0 六、申請專利範圍 2) 在該隧道氧化物上形成複晶矽層；及 3) 蝕刻該複晶矽層，該自第一裝置類型區與第二裝置 類型區去除該複晶矽層。 1 0.根據申請專利範圍第9項之方法，其中選擇性地形成 浮動閘層之步驟（b )另外包括於蝕刻該複晶矽層之步驟（3 ) 前之步驟： 2A)在該複晶梦層上形成一氧化物-氮化物-氧化物 (0N0)層。 1 1.根據申請專利範圍第9項之方法，其中選擇性地形成 第一閘層之步驟（c )另外包括下列步驟： 1) 在該矽表面上形成第一氧化物層； 2) 在該第一閘氧化物層上形成複晶矽層；及 3) 蝕刻該複晶矽層，自第二裝置類型區上去除該複晶 石夕層。 1 2.根據申請專利範圍第1 1項之方法，其中選擇性地形 成第一閘層之步驟（c )另外包括於蝕刻複晶.矽層之步驟（3 ) 前之步驟： 2 A )在該複晶矽層上形成一氧化物-氮化物-氧化物 ⑽0)層。 1 3.根據申請專利範圍第1 1項之方法，其中形成第二閘 層之步騍（d )包括下列步驟： 1) 在第二裝置類型區中形成絕緣井； 2) 在該矽表面上形成第二閘氧化物層；及 3) 在該第二閘氧化物層上形成複晶矽層。
    第17頁 45 60 3 六、申請專利範圍 1 4.根據申請專利範圍第1 3項之方法，其中界定裝置閘 層之步驟（e)包括下列步驟： 一 1) 在第二閘層上製圖，該經製圖之第二閘層界定第二 裝置類型區中之閘，以及區裝置類型區與該陣列區中之護 罩圖型； 2) 界定第一裝置類型區中之第一閘與該陣列區中之字 線；以及 3) 界定該陣列區中之浮動閘。 1 5.根據申請專利範圍第1 4項之方法，其中該第一閘層 包括在該複晶矽層上之介電層，界定第一閘與字線之步驟 (2 )包括下列步驟： A) 在經界定第二閘上形成保護層； B) 去除該介電層，該第一閘層中之複晶矽層曝於護罩 圖型的形狀之間；及 C )蝕刻露出之複晶矽層。 1 6.根據申請專利範圍第1 5項之方法，其中該浮動閘層 包括該複晶矽層上之介電層，界定該浮動閘之步驟（3 )包 括下列步驟： A) 在經界定第一閘與第二閘上形成保護層； B) 去除該介電層，該浮動閘層中之複晶石夕層曝露在字 線之間；以及 C) 蝕刻該露出之複晶矽層。 1 7.根據申請專利範圍第1 6項之方法，其中形成源極與 汲極擴散之步驟（f )包括下列步驟：
    第18頁 45 60 3 六、申請專利範圍 1) 將摻雜劑植入源極與汲極； 2) 擴散該植入之掺雜劑； — 3 )在該經界定閘與植入源極與汲極區上形成氮化物 層； 4)植入並擴散該標準邏輯FET ;以及 5 )在該經界定閘與植入源極與汲極區上形成矽化物。 1 8.根據申請專利範圍第1 7項之方法，其中該隧道氧化 物生長至9·0毫微米厚，該第一閘氧化物生長至23. 5毫微 米厚，而該閘氧化物生長至7.0毫微米厚。
    第19頁
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