KR100359551B1 - 집적 회로 칩 제조 방법 - Google Patents
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Abstract
본 발명에 따라 비휘발성 랜덤 액세스 메모리(NVRAM) 어레이를 포함하는 로직 칩 및 그 제조 방법이 제공된다. 본 발명에 따른 칩은 한 개 이상의 삼중 다결정 실리콘 층위에 게이트를 구비한 디바이스를 포함한다. 칩 로직은 정규 FET를 사용하고 어레이 지지부는 고전압 FET를 포함한다. 로직 및 지지부는 모두 CMOS이다. 칩 로직에서 정규 FET의 게이트는 제 3의 층인 최상위 다결정 실리콘 층에 있다. 제 3의 다결정 실리콘 층은 또한 고전압 FET 및 어레이 워드 라인을 위한 마스크로서 사용되는데, 상기 고전압 FET 및 어레이 워드 라인은 게이트를 위해 제 2 다결정 실리콘 층을 사용한다. 제 1 실리콘 층은 셀 부동 게이트만을 위해 사용된다.
Description
본 발명은 전반적으로 비휘발성 메모리 셀, 보다 상세하게는 고 집적 밀도를구비하는 직접 기록 비휘발성 랜덤 액세스 메모리 (NVRAM)셀 및 그 형성 방법에 관한 것이다.
비휘발성 랜덤 액세스 메모리(NVRAM)와 같은 비휘발성 부동 게이트 메모리 셀은 당 분야에 잘 알려져 있다. NVRAM 셀에서, 셀의 전도 상태는 셀의 부동 게이트의 충전 상태에 의해서 결정된다. 부동 게이트는 두개 디바이스 NAND 형 구조에 적층된 전계 효과 트랜지스터의 전기적으로 절연된 게이트이다. 전하는 얇은 절연체 층을 통하여 부동 게이트에 주입되거나 또는 제거되는데, 상기한 얇은 절연체 층은 통상적으로(읽기 동작 중에) 다른 게이트에 인접한 전도 층으로부터 상기 게이트를 전기적으로 절연시킨다. 통상적으로, 네거티브로 충전된 부동 게이트는 이진수 1의 상태로 표현되는 반면 충전되지 않은 부동 게이트는 이진수 0의 상태로 표현된다. NAND 형 구조에 있는 다른 디바이스는 셀 판독 및 기록 선택을 제공한다.
셀 기록을 위해, 제어 게이트(또는 프로그램 게이트)는 어레이의 일부분에서 부동 게이트에 용량적으로 연결되어 있다. 통상적인 동작 전압보다 훨씬 더 높은 프로그램 전압이 제어 게이트에 위치하여 셀의 부동 게이트를 충분히 바이어스시킴으로써 셀의 부동 게이트 상의 충전이 변화하도록 즉, 선택된 셀을 기록하도록 하게 한다.
그러나 전압 범위가 8 내지 20 V까지인 통상적인 프로그램 전압은 단일 게이트 FET를 파괴할 만큼 충분히 높다. 결과적으로 NVRAM 칩은 그러한 높은 전압을 손상 없이 다룰 수 있는 특수한 고전압 디바이스의 포함을 요구한다. 통상적인 고전압 FET는 본 발명의 프로그래밍 전압에 의해 개발된 FET의 더 높은 전기장을 견딜 수 있는 보다 두꺼운 게이트 산화물을 갖는다.
통상적으로, 특정한 칩 다이의 영역은 리소그래피를 통해 규정되었다. 불행히도, 이러한 고전압 디바이스 영역의 보다 두꺼운 유전체층을 리소그래피 처리에 노출시키는 것은 실패를 야기시켜 불량한 유전체층을 만들고 칩 수율을 불량하게 하고 잔류 오염물을 남김으로써 종래 기술의 디바이스에 대한 신뢰를 떨어뜨렸다.
따라서, 이러한 게이트 산화물 FET가 칩 수율이나 신뢰도를 떨어뜨리지 않고 포함될 수 있는 비휘발성 메모리를 위한 반도체 처리가 필요하다.
본 발명의 목적은 NVRAM 셀의 크기를 줄임으로써 단일 집적 회로 칩에 포함될 수 있는 NVRAM 셀의 수를 증가시키는 것이다.
본 발명은 비휘발성 랜덤 액세스 메모리 (NVRAM) 어레이를 포함하는 로직 칩 및 그 형성 방법에 관한 것이다. 상기 칩은 한 개 또는 그 이상의 삼중 다결정 실리콘 층을 가진 디바이스를 포함한다. 칩 로직은 정규 FET를 사용하고 어레이 지지부는 고전압 FET를 포함한다. 로직 및 지지부는 모두 CMOS이다. 칩 로직 상의 정규 FET의 게이트는 제 3의 즉, 최상위 다결정 실리콘 층으로부터 형성된다. 제 3 다결정 실리콘 층은 또한 고전압 FET 및 어레이 워드 라인을 위한 마스크로서 사용되는데, 상기 고전압 FET 및 어레이 워드 라인은 게이트를 위해 제 2 다결정 실리콘 층을 사용한다. 제 1 실리콘 층은 셀 부동 게이트만을 위해 사용된다.
도 1은 매립된 EEPROM 셀을 가진 집적 회로의 바람직한 실시예를 형성하는 삼중 다결정 실리콘의 바람직한 실시예를 도시하는 흐름도,
도 2a 내지 2d는 반도체 웨이퍼 준비 단계를 도시한 도면,
도 3 은 부동 게이트층을 셀 영역에 형성시키는 단계를 도시한 도면,
도 4a 내지 4e는 다결정 실리콘 고전압 게이트층을 형성시키는 단계를 도시하는 도면,
도 5a 내지 5c는 로직 디바이스 게이트를 규정하는 단계를 도시하는 도면,
도 6a 내지 6b는 HiV 게이트 및 워드 라인을 규정하는 단계를 도시하는 도면,
도 7a 내지 7b는 개별적 셀 부동 게이트를 규정하는 단계를 도시하는 도면,
도 8a 내지 8e는 디바이스 소스/드레인 확산부를 주입하는 단계를 도시하는 도면,
도 9는 도 8e의 디바이스 구조에 질화물을 형성시키는 단계를 도시하는 도면,
도 10은 주입된 소스/드레인 도펀트를 확산하기 위한 어닐링 후의 웨이퍼를 도시한 도면,
도 11a는 도 10 상의 EEPROM 셀 영역의 확장 평면도,
도 11b는 도 11a 상의 EEPROM 셀의 분해도.
도면의 주요 부분에 대한 부호의 설명
50 : 웨이퍼 준비
52 : 부동 게이트층 증착 및 에칭
54 : HiV 게이트층 증착 및 에칭
56 : 로직 게이트층 증착 및 규정
58 : HiV 게이트 및 워드라인 규정
60 : 부동 게이트 규정
62 : 소스/드레인 주입
64 : 디바이스 질화물 형성
66 : 소스 드레인 확장부
이상에서 언급한 것과 그 이외의 다른 목적과 특징 및 장점은 도면을 참조로 하는 본 발명의 바람직한 실시예에 대한 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
이제 도면을 참조하면, 보다 상세하게는 도 1을 참조하면, 매립된 EEPROM 셀을 가진 로직을 포함하는 삼중 다결정 실리콘 집적 회로를 형성하는 바람직한 방법을 도시하는 흐름도가 도시되어 있다. 고전압(HiV) 디바이스가 칩 로직과 EEPROM 셀 사이의 경계에 포함되어 있다. HiV FET는 소거 또는 읽기 동작 중 경험하는 정규 전압보다 더 높은 전압의 동작 조건을 견딜 수 있다.
먼저, 단계 50에서, 도 2a 내지 2d에 단면으로 도시된 바와 같이 반도체 웨이퍼(100), 바람직하게는 실리콘이 준비된다. 도 2a에서 패드 산화물(102) 및 패드 질화물(104)이 웨이퍼(100)에 형성된다. 바람직하게는 패드 산화물층(102)은 두께가 15 nm이고 패드 질화물층(104)은 두께가 172nm 이다. 얕은 분리 트렌치(106, 108, 110, 112)가 바람직하게는 리소그래피적으로 규정된다. 이어서 트렌치(106, 108, 110, 112)가 패드 산화물(102), 패드 질화물(104)을 통해 약 500 nm의 깊이까지 실리콘 웨이퍼(100) 내로 에칭된다.
제조 공정의 바람직한 실시예는 CMOS로서 지칭되는 상보적인 절연된 게이트 전계 효과 트랜지스터(FET) 제조 공정으로서, 정규 FET 및 더 높은 전압의 FET와 부동 게이트 셀 디바이스 모두를 포함한다. 따라서 정규 FET 및 더 높은 전압의 FET는 영역(114, 116)에서 NFET 및 PFET로서 지칭되고 영역(118, 120)에서 HiV NFET 및 HiV PERT로서 각각 지칭된다. 영역(122)의 부동 게이트 셀 디바이스는 EEPROM 셀로서 지칭된다. 상기 도면의 단면도는 다섯 개의 모든 디바이스 변화를 도시하기 위한 것이다.
따라서 디바이스 영역(114, 116, 118, 120, 122)을 규정하고, 얕은 트렌치(106, 108, 110, 112)는 산화물로써, 바람직하게는 TEOS로써 채워지고, 채워진 구조물은 TEOS의 조밀화를 위해 1000℃에서 어닐링된다. 이어서 도 2b에 도시된 패드 질화물층(104)이 바람직하게는 고온 인산 습식 에칭을 이용하여 제거되고 평탄화된다.
도 2c에서, 고전압 P-웰이 HiV NFET(120) 및 EEPROM 셀(122)을 위해 규정된다. 마스크(126)는 PFET 영역(114) 및 HiV PFET 영역(118) 뿐만 아니라 NFET 영역(116)을 보호한다. 실리콘 웨이퍼(100)의 마스크되지 않은 표면 영역은 화살표(128)로 나타낸 바와 같이 2 단계 주입을 사용하여 고전압 임계치를 조정하기에 충분한 레벨까지 주입된다. 첫 번째로 붕소가 195 KeV로 2.0×1012㎝-2도펀트 레벨로 주입되고(128), 이어서 BF2가 75KeV로 8.0×1012㎝-2도펀트 레벨로 주입된다. 상기 두 단계 주입 이후에, 마스크(126)는 건식 스트립(dry strip)을 사용하여 제거되고 상기 웨이퍼가 S/N/O 세정(황화 질화 오존 세정)을 이용하여 세정됨으로써 상기 표면(124)을 재 노출시킨다.
다음으로, 도 2d에서, 고전압 FET n-웰이 HiV PFET(118)를 위해 형성된다. 또한 상기 표면(124)은 정규 PFET영역(114), 정규 NFET 영역(116), HiV NFET 영역(120), EEPROM 셀(122)을 보호하도록 마스킹되고(130), HiV PFET 영역(118)을 노출시킨다. 고전압 p-웰과 유사한 고전압 n-웰은 화살표(132)로 나타낸 바와 같이 2 단계 도핑을 이용하여 도핑된다. 첫 번째로, 비소가 1000KeV로 4.0×1013/cm2의 도펀트 레벨로 주입되고, 이어서 안티몬이 140KeV로 2.0×1012/㎝2의 도펀트 레벨로 주입된다. 레지스트(130)는 건식 스트립을 사용하여 제거되고 잔류 패드 산화물(102)은 상기 표면(124)으로부터 제거된다. 따라서, 웨이퍼 준비 단계 50이 완료된다.
다음으로 단계 52에서, 도 3에 도시한 바와 같이, 부동 게이트층(134)이 셀 영역에 형성된다. 첫 번째로, 9.0nm의 터널 산화물층(136)이 상기 표면(124) 상에 성장된다. 이어서 120.0nm의 비정질 다결정 실리콘 부동 게이트층(134)이 터널 산화물(136) 상에서 성장된다. 상기 부동 게이트층(134)은 적합한 도펀트로써 주입되고 산화물-질화물-산화물(ONO)층(138)은 상기 다결정 실리콘 부동 게이트층(134)위에 형성된다. 바람직하게는, 상기 ONO층(138)은 9.0nm의 건식 산화물층을 형성시킴으로써 비정질 다결정 실리콘 부동 게이트층(134) 위에 형성되고, 이어서 8.5nm의 질화물층 및 계속해서 1.5nm 내지 l2.0nm의 산화물층의 증착이 이어진다. 마스크 패턴(140)은 ONO층(138)위에 형성되고 부동 게이트층(134)은 노출된 ONO 및 비정질 다결정 실리콘을 에칭시킴으로써 패터닝된다. 표면(124) 상에 잔류하는 터널 산화물은 디바이스 영역(114, 116, 118, 120)의 실리콘 표면(124)을 재노출시키도록 제거된다.
다음으로 단계 54에서는, 도 4a 내지 4e에 도시한 바와 같이, 고전압 디바이스 게이트 산화물층(142)은 비어있는 표면(124)위에 형성된다. 이어서 다결정 실리콘의 고전압 게이트층(144)이 상기 고전압 게이트 산화물층 위에 형성된다. 바람직하게는 상기 고전압 게이트 산화물층은 두께가 23.5nm이고 상기 다결정 실리콘 게이트층(144)은 두께가 200.0nm이다. 두께 4.0nm의 얇은 산화물층(도시되지 않음)은 상기 다결정 실리콘 고전압 게이트층(144) 위에 형성된다. 질화물층(146)은 바람직하게는 두께가 120.0nm이고 얇은 산화물층위에 증착된다.
도 4b에서, 마스크(148)는 HiV PFET 영역(118), HiV NFET 영역(120), EEPROM영역(122) 위의 질화물층(146) 위에 형성된다. 이어서, 다결정 실리콘 고전압 게이트층(144)의 일부분, 얇은 산화물층, 질화물층(146)이 PFET 영역(114) 및 NFET 영역(116)으로부터 선택적으로 제거된다. 일단 레지스트(148)가 도 4c에서와 같이 제거되면, 고전압 게이트 산화물층은 PFET 영역(114) 및 NFET 영역(116)의 표면(124)으로부터 제거된다. 이어서 임시 보호 산화물층(도시되지 않음)이 바람직하게는 10.0nm의 두께로 PFET 영역(114) 및 NFET 영역(116)에 성장된다.
다음으로 정규 전압 FET n-웰 및 p-웰이 규정된다. 그러므로 도 4d에서, n-웰 마스크(150)는 도 4c의 구조물위에 형성되고 상기 n-웰이 화살표(152)로 나타낸 바와 같이 주입된다. n-웰 마스크(150)가 제거되고 도 4b의 p-웰 마스크(154)가 형성된다. 상기 p-웰이 화살표(156)로 나타낸 바와 같이 주입된다. 이어서 p-웰 마스크(154) 제거된다. 상기 노출된 표면은 산화물층이 제거되도록 세정되며 게이트 산화물층이 형성된다. 바람직하게는 상기 게이트 산화물은 N2O로써 성장된 두께 7.0nm의 층이다.
단계 56에서 도 5a 내지 5c에 도시한 바와 같이, 로직 디바이스 및 정규 FET 게이트는 영역(114), (116)에 규정된다. 도 5a에서, 다결정 실리콘의 게이트층(158)이 부합적으로 형성된다. 바람직하게는, 게이트층(158)의 두께는 200.0 nm이고 게이트 산화물층위에 형성된다. 도 5b에서 마스크 패턴(160)은 부합하는 다결정 실리콘 게이트층(158) 위에 형성되어 모든 디바이스(114, 116, 118, 120, 122)의 게이트를 규정한다. 바람직하게는 게이트 마스크 패턴(160)이 잘 알려진 TEOS 하드 마스크 기술을 이용하여 형성된다. 부합하는 다결정 실리콘 게이트층(158)은 도 5c에서 도시한 바와 같이 선택적으로 제거되어 PFET 게이트(162) 및 NFET 게이트(164)가 다결정 실리콘 게이트층(158)으로부터 규정된다. 또한, 고전압 게이트 하드 마스크(166) 및 EEPROM 게이트 하드마스크(168) 패턴은 패턴화된 다결정 실리콘 게이트층(158)으로부터 형성된다. 측벽 구조(170)는 수직 에지를 따라 남게된다.
다음으로, 단계 58에서, 도 6a 내지 6b에 나타난 바와 같이, HiV 게이트 및 워드라인이 규정된다. 도 6a에서, PFET 게이트(162) 및 NFET 게이트(164)는 172로 마스킹되고 건식 에칭되어 노출된 질화물(146)은 에칭 제거되고 마스크 패턴(160) 하부의 질화물은 유지된다. 상기 질화물 에칭 후에 다결정 실리콘의 에칭을 행하고, 도 6b에 있어서 고전압 게이트층(144)이 선택적으로 제거되도록 마스크의 다결정 실리콘의 패턴(166)과 (168) 및 측벽 구조(170)를 제거하고, HiV PFET 게이트(174)와 HiV NFET 게이트(176) 및 워드라인 스택(180, 182)이 EEPROM 어레이의 길이 방향, 즉 지면에서 벗어나는 방향으로 연장된다. 도시한 바와 같이, HiV PFET 게이트(174) 및 HiV NFET 게이트(176) 및 EEPROM 게이트(168')는 고전압 게이트층(144, 146)의 부분으로 구성되어 있다. 이 시점에서, 측벽 구조(170)가 또한 제거된다. 에칭은 부동 게이트층(134)의 ONO층(138)에서 끝난다.
다음으로, 단계 60에서, 도 7a 내지 7b에 나타난 바와 같이, 개별 셀 부동 게이트가 규정된다. 따라서 도 7a는 최종적인 부동 게이트를 규정하는 단계를 도시하는데, 규정된 PFET 게이트(162), NFET 게이트(164), HiV PFET 게이트(174), HiV NFET 게이트(176)가 마스킹된다. ONO 층(138)의 노출 부분이 에칭되어 부동 게이트층(134)의 마스킹되지 않은 부분을 재노출시키고, 이어서 도 7b에 도시한 바와 같이, 선택적으로 에칭되어 EEPROM 셀을 규정하는 워드라인 스택(180, 182)을 남긴다. 각 EEPROM 게이트 셀은 부동 게이트(180f, 182f), 워드 라인(180w, 182w)을 포함한다. PFET 게이트(162), NFET 게이트(164), HiV PFET 게이트(174), HiV NFET 게이트(176), 워드 라인(180w, 182w)과 부동 게이트(180f, 182f)를 규정한 후, 소스 및 드레인 확산 영역이 구현될 수 있다.
도 8a 내지 8e에서 디바이스 소스/드레인 확산 영역이 주입된다. 도 8a에서, 확산 마스크(184)는 도 7b의 구조물에 형성되어 고전압 확산 주입을 위한 영역을 규정한다. 윈도우(186, 188)는 상기 마스크(184)를 통해 개방되어 HiV NFET 영역(120)을 노출시키고, 윈도우(188)가 개방되어 비트 라인 접촉 영역을 EEPROM 영역(122)에 노출시킨다. 노출된 영역은 화살표(190)로 나타낸 바와 같이 (윈도우(186, 188)를 통해) 인이 주입되어 영역(120)의 HiV NFET 확산 영역과, EEPROM 영역(122)의 비트 라인 콘택트 내의 EEPROM 셀 드레인 확산 영역을 저농도로 도핑시킨다. 이어서 상기 마스크(184)를 제거한다. 층(146)은 고온 인산 습식 에칭에 의해 워드 라인(180, 182) 및 HiV 게이트(174, 176)로부터 제거된다. 도 8b에서는, 마스크(192)를 형성하여 EEPROM 영역(122)만을 노출시킨다. 이어서, EEPROM 영역(122)에 있어서 EEPROM 셀 소스/드레인 확산 영역에 비소를 주입한다.
도 8c에서, EEPROM 셀 및 HiV NFET를 주입하고, 질화물 측벽(195)은 각각의 게이트(162, 164, 174, 176) 및 워드 라인 스택(180, 182)에 형성된다. 바람직하게는 질화물 측벽(195)은 부합하는 질화물층을 증착시켜 형성되고, 방향성 에칭 즉, 반응성 이온 에칭(RIE)이 이어져 수평 표면으로부터 질화물을 제거한다,
다음으로, 도 8d에서, 마스크(196)는 PFET(114) 및 HiV PFET(118)를 마스킹하고 NFET 디바이스는 화살표(198)로 나타낸 바와 같이 n-타입 주입으로 완성된다. 상기 NFET 주입(198) 동안에 n-타입 소스/드레인 확산 영역은 NFET 게이트(164) 및 HiV NFET 게이트(176)의 도핑과 동시에 규정된다. 마스크(196)는 제거되고, 도 8e에서 본질적으로 마스크(196)의 네거티브인 마스크(200)는 n-타입 영역을 마스킹하는 반면, PFET 영역(114) 및 HiV PFET 영역(118)은 화살표(202)로 나타낸 바와 같이 게르마늄과 붕소로 주입되어 p-타입 소스 드레인 확산 영역을 규정하고 게이트(162, 174)를 도핑한다.
다음으로, 단계 64에서, 도 9 및 도 10에 나타난 바와 같이, 상기 디바이스 구조물 상에 실리사이드가 형성된다. 첫 번째로, 마스크(200)는 바람직하게는 건식 스트립을 이용하여 웨이퍼로부터 제거되고 그 웨이퍼는 세정된다. 상기 웨이퍼는 바람직하게는 신속한 열적 어닐링을 사용하여 어닐링되어 도펀트를 활성화시키고 도펀트 주입으로부터의 모든 표면 손상을 교정한다. 티타늄 층은 바람직하게는 스퍼터 증착 기술을 사용하여 증착된다. 상기 티타늄 층은 질소로 어닐링되어 노출된 영역의 티타늄 규화물을 형성한다. 다음으로, 반응하지 않은 티타늄은 제거되고 규실리사이드 변형 어닐링이 행해지며 게이트(162, 164, 174, 176) 및 워드 라인 스택(180, 182)은 TiSi2(204)로 피복된 채 유지된다. 소스/드레인 영역은 또한 실리사이드화된다. 이 시점에서, 처리는 당 분야에 잘 알려진 바와 같이 백엔드오브라인(back end of line) 처리가 지속될 것이다.
도 11a는 도 10의 EEPROM 셀 영역의 확장 평면도이다. 도 11b는 도 11a의 EEPROM 셀의 분해 조립도 이다. 네 개의 셀 부분이 부동 게이트(182f) 및 부동 게이트 일부분(180f, 228, 230)에 의해 도시한 바와 같이 도 11a 내지 11b에 도시되어 있다. 워드 라인(180)은 부동 게이트(180f, 228)에 용량성으로 연결되는 반면, 워드 라인(182)은 부동 게이트(182f, 230)에 용량성으로 연결되어 있다. 각 비트 라인 확산 영역(224, 234)은 네 개의 셀이 공유하고 있으며 이들 중 단지 두 개의 셀만이 도 11a 내지 11b의 각각의 비트 라인 확산 영역(224, 234)용으로 도시되어 있다. 소스 라인(222, 226)은 병렬로 위치하고, 한 개의 워드 라인(180w, 182w) 상의 셀에 상기 소스 전압을 각각 제공한다. 상기 부동 게이트(180f, 182f, 228, 230)와 표면(124) 사이의 터널 산화물(236, 238)은 셀 프로그래밍을 용이하게 한다.
소거 동안에, 부동 게이트(180f, 182f, 228, 230)의 미리 저장된(기록된) 전자가 터널 산화물(236, 238)을 통해 소스 라인(222, 226)으로 들어간다. 기록 동안에, 전자는 채널(240, 242)로부터 부동 게이트(180f, 182f, 228, 230)로 터널링한다.
판독 동작 동안에, 부동 게이트의 FET는 워드 라인이 선택될 때 상기 부동 게이트에 저장된 전자 전하에 따라 "온" 상태로 가거나 또는 "오프" 상태에 머물게 된다. 따라서 도 11a 내지 11b에서와 같은 셀은 아래의 표의 예와 같이 전압을 셀 단자에 인가함으로써 프로그래밍되고, 판독되고, 소거되고, 그리고 재프로그래밍될 수 있다.
따라서 로직 및 매립된 비휘발성 어레이 즉, 매립된 플래시 메모리를 구비한 마이크로프로세서를 포함하는 집적 회로 칩의 바람직한 실시예를 형성하는 삼중 다결정 실리콘 처리는 기존의 반도체 공정을 지연시키지 않고 집적 회로 로직 칩 상에 매립된 EPROM 어레이를 제공하는 것이다.
본 발명이 바람직한 실시예의 관점에서 기술되었지만, 당업자라면 본 발명의 사상과 범주 내에서 변형을 가할 수 있다.
본 발명에 따르면 NVRAM 셀의 크기를 줄임으로써 단일 집적 회로 칩에 포함될 수 있는 NVRAM 셀의 수를 증가시킬 수 있다.
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- 매립된 비휘발성 랜덤 액세스 메모리(NVRAM) 어레이를 가진 다수의 로직 회로를 구비하는 집적 회로 칩의 제조 방법에 있어서,a) 디바이스 영역―상기 디바이스 영역은 어레이 영역, 제 1 디바이스 타입 영역, 제 2 디바이스 타입 영역을 포함함―을 반도체 웨이퍼 상에 규정하는 단계와,b) 부동 게이트층을 상기 어레이 영역에 있는 상기 반도체 웨이퍼 상에 선택적으로 형성시키는 단계와,c) 제 1 게이트층을 상기 제 1 디바이스 타입 영역에 있는 상기 반도체 웨이퍼 상 및 상기 부동 게이트층 상에 선택적으로 형성시키는 단계와,d) 제 2 게이트층을 상기 제 2 디바이스 타입 영역에 있는 상기 반도체 웨이퍼 상 및 상기 제 1 게이트층 상에 형성시키는 단계와,e) 디바이스 게이트를 상기 각각의 영역에 규정하는 단계와,f) 소스 및 드레인 확산 영역을 상기 규정된 디바이스 게이트에 형성시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 7 항에 있어서,상기 디바이스 영역 규정 단계 a)는,1) 반도체 웨이퍼의 표면에 분리 트렌치를 형성시키는 단계와,2) 상기 어레이 영역 및 상기 제 1 디바이스 타입 영역 내에 분리 웰을 형성시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 8 항에 있어서,상기 반도체 웨이퍼는 실리콘 웨이퍼이고, 상기 부동 게이트층을 선택적으로 형성하는 단계 b)는,1) 상기 표면 상에 터널 산화물을 형성시키는 단계와,2) 상기 터널 산화물 상에 다결정 실리콘 층을 형성시키는 단계와,3) 상기 다결정 실리콘 층을 에칭하여 상기 다결정 실리콘 층을 상기 제 1 디바이스 타입 영역 및 상기 제 2 디바이스 타입 영역으로부터 제거하는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 9 항에 있어서,상기 부동 게이트층을 선택적으로 형성하는 단계 b)는, 상기 다결정 실리콘 층의 에칭 단계 3) 이전에, 상기 다결정 실리콘 층 상에 산화물-질화물-산화물(ONO) 층을 형성시키는 단계 2A)를 더 포함하는집적 회로 칩 제조 방법.
- 제 9 항에 있어서,상기 제 1 게이트층을 선택적으로 형성하는 단계 c)는1) 상기 실리콘 표면 상에 제 1 게이트 산화물 층을 형성시키는 단계와,2) 상기 제 1 게이트 산화물 층 상에 다결정 실리콘 층을 형성시키는 단계와,3) 상기 다결정 실리콘 층을 에칭하여 상기 다결정 실리콘 층을 상기 제 2 디바이스 타입 영역으로부터 제거하는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 11 항에 있어서,상기 제 1 게이트 층을 선택적으로 형성하는 단계 c)는, 상기 다결정 실리콘 층을 에칭하는 단계 3) 이전에, 상기 다결정 실리콘 층 상에 산화물 및 질화물 층을 형성시키는 단계 2A)를 더 포함하는집적 회로 칩 제조 방법.
- 제 11 항에 있어서,상기 제 2 게이트 층을 형성시키는 단계 d)는,1) 상기 제 2 디바이스 타입 영역 내에 분리 웰을 형성시키는 단계와,2) 상기 실리콘 표면 상에 제 2 게이트 산화물 층을 형성시키는 단계와,3) 상기 제 2 게이트 산화물 층 상에 다결정 실리콘 층을 형성시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 13 항에 있어서,디바이스 게이트 층을 규정하는 단계 e)는,1) 상기 제 2 게이트 층을 패터닝하여 제 2 디바이스 타입 영역 내에 게이트와, 상기 제 1 디바이스 타입 영역 및 상기 어레이 영역 내에 마스크 패턴을 규정하는 단계와,2) 상기 제 1 디바이스 타입 영역 내에 제 1 게이트와, 상기 어레이 영역 내에 워드 라인을 규정하는 단계와,3) 상기 어레이 영역 내에 부동 게이트를 규정하는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 14 항에 있어서,상기 제 1 게이트 층은 상기 다결정 실리콘 층 상의 유전층을 구비하고 상기 제 1 게이트 및 워드 라인을 규정하는 단계 2)는,A) 상기 규정된 제 2 게이트 위에 보호층을 형성시키는 단계와,B) 상기 유전층을 제거하여 상기 제 1 게이트 층 내의 상기 다결정 실리콘 층을 상기 마스크 패턴의 형태들 사이에서 노출시키는 단계와,C) 상기 노출된 다결정 실리콘 층을 에칭시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 15 항에 있어서,상기 부동 게이트 층은 상기 다결정 실리콘 층 상의 유전층을 구비하고 상기 부동 게이트를 규정하는 단계 3)은,A) 상기 규정된 제 1 게이트 및 제 2 게이트 위에 보호층을 형성시키는 단계와,B) 상기 유전층을 제거하여 상기 부동 게이트 층 내의 상기 다결정 실리콘 층을 상기 워드 라인들 사이에서 노출시키는 단계와,C) 상기 노출된 다결정 실리콘 층을 에칭시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 16 항에 있어서,소스 및 드레인 확산 영역을 형성하는 단계 f)는,1) 도펀트를 소스 및 드레인 영역 내로 주입하는 단계와,2) 상기 주입된 도펀트를 확산시키는 단계와,3) 상기 규정된 게이트 상 및 상기 주입된 소스 및 드레인 영역 상에 질화물층을 형성시키는 단계와,4) 상기 표준 로직 FET를 주입하고 확산시키는 단계와,5) 상기 규정된 게이트 상 및 상기 주입된 소스 및 드레인 영역 상에 실리사이드를 형성시키는 단계를 포함하는집적 회로 칩 제조 방법.
- 제 17 항에 있어서,상기 터널 산화물은 9.0nm의 두께로 성장되고, 상기 제 1 게이트 산화물은 23.5nm의 두께로 성장되고, 상기 제 2 게이트 산화물은 7.0nm의 두께로 성장되는집적 회로 칩 제조 방법.
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