TW318961B - - Google Patents

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TW318961B
TW318961B TW084102172A TW84102172A TW318961B TW 318961 B TW318961 B TW 318961B TW 084102172 A TW084102172 A TW 084102172A TW 84102172 A TW84102172 A TW 84102172A TW 318961 B TW318961 B TW 318961B
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Nippon Precision Circuits
Chen James T
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Description

318961 A7 _^___B7_ 五、發明説明（i ) 發明領域 本發明係關於半導體記憶裝置之製造和使用。更特別 而言，本發明之方法乃用以製造獨特單一電晶體 E2PR0M輪廓。再者，本發明提供一種新穎之記憶陣 列，其允許共用一共同字線之記憶胞之快速程式化，並經 由Fowler-Nordheim隧道而選擇性的抹除個別記憶胞。 發明背景
A 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在半導體工業中，使用不變性半導體記憶以儲存主要 用於例如電腦，通訊，工業，和醫療設備之電子系統之特 殊程式和資料。不變性記憶依照它們相關的技藝而歸類成 不同的型式，包括：ROM (唯讀記億〉其由製造者程式 化單一次數；PROM (可程式化唯讀記憶體），其可由 消費者程式化單一次數；EPROM(可抹除程式化唯讀 記憶體），其可由消費者程式化，UV抹除，和少於 1 0 0次之再程式化，且可提供在裝置上UV曝光累積效 果和可靠度；E2PROM (電可抹除程式化唯讀記憶體 )，其可由消費者程式化和電抹除達1000〜 1 ，0 0 0 ，0 0 0 次。
所謂的*快閃記憶^包含髙密度製造之E2PR0M 之實施，其中記憶可在塊中或區中而非在位元組位準中電 抹除。圖1顯示記憶陣列包含多數之記憶胞以連接字線和 位元線。陣列之塊或區可界定成使所有的記億胞沿著共源 線。由於在堆®閘極或***/步階閘極記憶胞剖面結構中 本紙張尺度適用中國國家揉準（〇邡>八4規格（2丨0；<297公釐）-4- 318961 A7 B7_ 五、發明説明（2) 之小記憶胞尺寸，分別如圖2 A和2 B所示，即可達成快 閃記憶技藝。圖2 A顯示堆叠閘極記憶胞剖面結構具有浮 動閘極1 1，和控制閘極1 3，且由摻雜適當之摻雜材料 之多晶矽所製造以獲得多晶矽導體（分別是'poly 1 〃 和a poly 2# )，浮動閘極由絕緣材料之氧化物層1 5 而與基底區域電隔離。依照此種特別之裝置，中介氧化物 層乃設計成閘或隧道氧化物。熟悉此行之技藝人士可了解 爲了使製造步驟更爲詳細，此處之^隧道氧化物'乃包括 .1 適當之隧道和相關的閘極氧化物。圖2 A進一步顯示擴散 源極和汲極區域1 7和1 9，其界定了在基底中之通道。 浮動閘極和控制閘極由絕緣材料層1 2 (典型的爲二氧化 矽之中介層）所隔離。當操作時，電子以電容方式儲存在 浮動閘極。相似的，圖2 B之***閘極剖面結構包含浮動 多晶矽閘極1 4 ，和控制閘極（分別爲> po 1 y 1 〃和·^ poly 2# )，其由中介介電質所隔離。 經濟部中央梂準局貝工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 堆叠閘極剖面結構具有明顯的小尺寸優點，然而其易 於過度抹除，因此，當曝露至負臨界電壓時，記憶胞易於 變成空乏型記憶裝置。另一方面，***閘極剖面結構在記 憶胞的可靠度上相當儍良，但是其需要比堆疊閘記憶胞更 多的表面區域。堆叠閘極剖面結構之記憶胞可靠度問題乃 是由於固有的發生在堆叠閘極剖面結構中之記憶胞結構特 徵，其乃依照此技藝中之現有標準方法製造。例如，典.型 的堆叠閘極記憶胞結構（如圖3所示）顯示兩個記憶胞特 徴，即氧化物變薄和邊緣漏電，此對於裝置之可靠度相當 本紙張尺度逍用中國國家梯準（CNS ) A4规格（210X297公釐）_ 5 - 318961 A7 B7___ 五、發明説明（3 ) (請先聞讀背面之注意事項再填寫本頁) 有害。圖3之堆叠閘極結構乃在字線方向觀看，其垂直在 同一結構中由位元線方向觀看之圖2 A之立體圖。相關的 記憶胞特徵以相同的參考數字標示於圖3和圖2 A中。 如圖2 A所示，隧道氧化物層15將第一聚矽層（^ poly 1〃 ）與基底絕緣。此外，如圖3所示，場氧化物 經濟部中央揉準局貝工消費合作杜印装 區域1 8在陣列中之相鄰記億胞中互相絕緣。在標準的習 知技藝方法下，首先製造場氧化物區域，而後隧道氧化物 成長在在場氧化物區域之間之基底上。由於已知的幾何' 鳥嘴效應〃和Kooi效應，即所謂的 ' 白絲帶’^應，可觀 察到在介於隧道氧化物層15和場氧化物區域18間之連 接點上隧道氧化物之層變薄。由於此種幾何效應之厚度減 少至少爲1 0 %至1 5 %，而更由於KQQi效應對於厚度之 減少會導致整個厚度減至2 α%和3 0 %間。對於進步的 MOS置而言，例如E2PR0M或快閃E2PR0M記 憶裝置，其中閘極氧化物或隧道氧化物小於1 2 0A，由 於一較强的電場會呈現在介於隧道氧化物層和場氧化物區 域間之接點處，2 0% — 3 0%之厚度會減少會對裝置之 可靠度產生嚴重的影響。 進一步和可靠度有關的乃是發生在ρο 1 y 1層1 1之 部份之邊緣上之漏電流，這些邊緣重叠場氧化物區域1 8 。由於poly 1層成形的設置以產生浮動閘極結構，相當 厚度的poly 1層重叠場氧化物區域。此外，當使用較佳 的poly 1層時，其厚度範圍在1 0 0 0 — 2 5 0 0A， poly 1層之重叠部份傾向於具有尖銳的邊緣或角落。在 本纸張尺度逋用中國國家樑準（CNS > A4规格（210X297公釐） A7 318361 ____B7_ 五、發明説明（4) 經由相當低溫度（低於1 0 5 0 °C)之標準氧化步驟，而 (請先閲讀背面之注意事項再填寫本頁) 在poly 1層上形成中介層後，此種陡峭之邊緣更爲明顯 0 因此，本發明之目的乃在製造一種高密度陣列之堆鲞 閘極記憶胞，其不會有上述記憶胞之可靠度問題。 本發明之另一目的乃在提供一種記憶陣列結構和可程 式化能力，藉此，個別的記憶胞可抹除，而伴隨著獲得可 靠的，可程式的，多値邏辑之優點。 •r 發明概要 上述和其它目的可由本發明所完成，其中具有新穎堆 叠閘極記憶胞剖面結構之記億胞乃依照本發明之方法製造 Ο 此裝置之剖面結構具有形成在基底上之隧道氧化物， 而該基.底上另具有場氧化物區域以和隧道氧化物層邊緣連 接。當場氧化物區域在隧道氧化物形成後形成時，隧道氧 化物之邊緣不會變薄。第一閘極，或浮動閘極，包含兩層 經濟部中央揉準局員工消费合作社印装 多晶矽，或類似材料，第一層沉稹在隧道氧化物上，在隧 道氧化物區域之間，而第二層之邊緣重疊場氧化物區域。 重畳的浮動閘極材料比習知技藝薄，且在隨後之處理中展 現相當平滑之邊緣。中介介電材料乃沉積在浮動閘極和閘 極剖面結構廓上，該閘極剖面結構以控制閘極在中介介電 質之上製造而完成。源極和汲極區域以對稱或不對稱關係 形成在基底上，在堆叠閘極之下。 張尺度適用中國國家揲準（CNS ) A4规格（210X297公釐）_ 7 - 318361 A7 B7 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 在記憶陣列中，本發明之結構之獨特程式化包含沿著 選擇字線之快閃程式化，其可藉由沿著字元線施加適當之 電壓，而該位元線在所選擇記憶胞之位元組位址上交叉所 選擇之字元線以執行選擇性的抹除。 附圖簡述： 本發明之結構，陣列和方法之細節將參考附圇而說明 ，其中： 圖1爲多胞記憶陣列之一部份； " 圖2 A和2 B爲依照現有之技術由位元線方向觀看， 記憶胞之標準堆疊閘極和***閘極剖面結構； 圖3爲依照已知之技術之堆疊閘極記憶胞之字線圖； 圖4 A和4 B爲分別由字線和位元線所觀察之本發明 之堆疊閘極記憶胞裝置； 圖5 A至5 J爲製造本發明之記憶胞結構之方法； 圖6 A至6 C爲依照本發明所完成之位元組位準記憶 胞程式化和抹除功能； 經濟部中央揉準扃貝工消费合作杜印製 圖7爲將記憶陣列分隔爲較小的區或塊之圖； 圖8爲依照本發明之一實施例所同時形成之週邊裝置 之典型佈局； 圖9 A至9 J提供另一方法用以便於週邊裝置與記憶 胞製造同時形成；和 圖1 0爲本發明之可程式化之方法表示例。 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） A7 318361 ____B7_ 五、發明説明（6 ) 較佳實施例之詳細說明 依照本發明所製造之堆曼閘極記憶胞，如圖4 A和 (請先閲讀背面之注意事項再填寫本頁) 4B所示，包括一包含poly 2層之控制閘極2 3，一中 介電層2 2，和poly 1層之浮動閘極，其包含兩層2 1 和2 4 ，其中只有poly 1餍之薄第二層2 4之削圓邊緣 重疊場氧化物區域2 8。隧道氧化物2 5，其位在浮動閘 極和基底間，且連接至場氧化物區域2 8之氧化物，其中 在其連接至場氧化物區域並未呈現變薄之情形。源極區域 .1 3 0包含一個P型矽基底區域，其中導入第一摻雜劑2 6 (例如砷），而汲極區域3 1包含基底區域，其中第一摻 雜劑2 6和第二摻雜劑2 7 (例如分別是砷或磷）受到驅 動。熟悉此項技藝之人士可了解不同的摻雜劑，摻雜劑之 組合，和摻雜劑之濃度可有效的使用在對稱或不對稱型式 之源極和汲極區域。圖4 A中之字線只顯示出汲極區域摻 雜，而圖4 B另外的顯示氧化物間隔塗層2 9 ，其未顯示 在圖4 A中。 經濟部中央橾準局真工消费合作社印家 參考圖5 A至5 J，以下將詳細說明本發明之記憶胞 之製造，其並無習知技藝中所感受到之可靠度之缺點。明 顯的，對於熟悉此項技藝之人士而言，記憶陣列之製造不 只包括對每個個別胞形成堆叠閘極，且亦包括在相同基底 上有效的同時的形成相關週邊裝置，包括但並非受限於形 成N— MOS和P— MOS電晶體。此外，此方法亦可使 用以製造E P R 0M記憶裝置，以對此行技藝之人士而言 相當簡單的修飾即可達成。因此，所顯示之方法可提供如 本纸張尺度逍用中困國家橾準（CNS ) A4规格（210X297公釐）-9 - 318361 A7 ____B7_ 五、發明説明（7 ) 圖5 J所示之結構，其中下述之元件乃在基底之部份上製 造：第一記憶胞之橫截面沿著位元線，相鄰的第二記億胞 之横截面沿著字線，一N-MOS邏輯裝置，和一 P-MOS邏輯裝置。本發明首先和依照N —井C— MOS技 藝所形成之週邊裝置一起說明，但是此種選擇只是爲了說 明之目的而已。清楚的，申請人並不希望限制記憶裝置和 陣列之製造單獨的和所顯示之特殊週邊裝置之製造結合； 而是包括對週邊之說明和處理以便能提供本發明之實施例 之最完整和功效上之說明。 圖5 A顯示基底2 0，在依照已知技藝完成N —井區 域4 0之形成。如上所述，基底爲P型矽，其乃是迄今所 知最有助於製造和操作記憶胞和陣列之基底。在圖5 B中 ，隧道氧化物2 5之形成進行乃是在基底2 0上獲得6 — 經濟部中央橾準局負工消费合作社印製 (請先閲讀背面之ii·意事項再填寫本頁) 1 2 nm之隧道介電層。對於本實施例之P型矽基底而言 ，隧道介電質爲二氧化矽層，其可藉由將矽基底之表面曝 光至氧化物大氣中，依照已知的處理情況，例如在乾〇2 環境中，9 0 0〜1 0 7 0 °C下，熱氧化2 0〜5 0分鐘 ，而形成。 其次，如圖5 B所示，非晶矽之共延伸層沉稹在隧道 介電質上。此非晶矽將視爲第一 poly 1層2 1 ，其將於 後進一步詳細說明。藉由在5 5 0 °C下之壓力化學蒸氣沉 積（LPCVD)，可形成具有厚度範園爲5 0〜1 5 0 nm之非晶矽層。多晶矽亦可利用LPCVD法在6 2 0 °C下沉積當成poly 1層，但是，由於優越的平坦性，非 本紙張尺度適用中困國家樑準（CNS)A4规格（ 210X297公釐）-1〇 - 318961 A7 B7 五、發明説明（8) 晶矽是較佳的選擇。 再使用LPCVD以沉積1 0 0〜2 0 0 nm共延伸 氮化物層41在非晶矽上。依照已知的處理步驟，光阻材 料4 2乃沉積和定圖樣在氮化物層上，而氮化物，非晶矽 和由所有區域移去之介電質不能當成活性區域。所得之結 構如圖5 C所示，其中基底表面已選擇性的曝光在^非活 性^區域。在乾蝕刻氮化物，非晶矽和介電質後，圖樣阻 止物4 2乃由氮化物表面移去。値得注意的是，介電質可 .1 以留下，而只有氮化物和矽在此處理階段移去。 其次，基底結構乃曝光至另一氧化步驟，最好藉由使 用在9 0 0〜1 1 0 0°C下之乾一濕一乾處理之熱氧化， 因此基底之所有的曝光非活性區域會受到氧化。場氧化區 域2 8，（其乃由氧化步驟所形成）會電絕緣所有的活性 區域和裝置。如圖5 D所示，由於氧化步驟提供在基底表 面上氧化物，在表面上3 0 0〜4 0 Onm之成長，以及 氧化至基底達2 0 0〜5 0 0 nm之深度，場氧化物區域 之上表面延伸在已發現之基底表面之位準上，，藉此，在 表面上會發現場氧化物之全部厚度之一半。當上表面延伸 超過非晶矽之上表面之位準時，場氧化物區域之上表面之 高度是最佳的。如上所述，本發明之結構並不受制於在隧 道氧化物層和場氧化物區域之接點上之隧道氧化物之有害 的變薄。由於場氧化物在隧道氧化物之形成之後長成，（ 其和習知技藝之製造步驟相反），可以避免變薄之情形。 在場氧化物區域形成後，氮化物受到剝離以曝露在活 本紙張尺度適用中國國家樑準（CNS ) A4规格（210X297公釐）-11 - I - I .1 ( I n 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準扃貝工消#合作社印装 Α7 Β7 五、發明説明（9) 性區域中之非晶矽 底之摻雜之記憶胞 1 5 0 k e v之能 介電質下執行。場 N-MOS 和 P — 。在圖5 臨界植入 量將硼植 氧化物區 Μ 0 S區 雜。 之第二薄 沉稹在整 0 15/ c 1和2 4 悉此項技 —，相關 Ε中， 。較佳 入矽中 域在確 域可受 3 0〜 個結構 m 2至 之砷植 藝之人 的層可 次一步驟包含用於矽基 之方法包含使用5 0〜 。此乃在非晶矽和隧道 定區域阻擋硼，再者， 到篩選，因此，基底之 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印装 區域受 其 雜執行 導電。 砷植入 k e v 較佳的 ，和第 層 極。摻 藉此， 場氧化 離再相 2 4中 塡平。 憶胞之 如 物（〇 1 0 0 到選擇性摻 次，非晶矽 後，定形的 提供1 X 1 摻劑至層2 下進行。熟 以確保，第 二，砷（或 2 4乃選擇 雜矽之蝕刻 層2 4由所 物區域上， 鄰記憶胞之 開口或通道 如圖5 F所 poly 1 浮 圇5所示形 Ν Ο )之中 0 110 其它摻雜劑）仍 性的蝕刻以部份 乃藉由蝕刻處理 有非記憶胞區域 圓樣層2 4之邊 場氧化物上，曝 4 2之蝕刻，此 示，層2 1和2 動閘極。 成多晶氧化物或 介介電層2 2。 0 °C乾Ο 2熱氧 7 0 n m層在 上，以便使得 <r 5 X 1 0 15/ 入可在3 0和 士可知植入能 充份的摻雜以 留在ρ ο 1 y 1 的界定記憶胞 ，經由一光罩 移去。在隔離 緣重叠場氧化 露場氧化物， 開口將在下一 4 一起包含堆 選擇性摻 非_砂層 c m 2之 5 0 量必需是 形成導電 層0 之浮動閘 而執行， 記憶胞之 物。在隔 經由在層 個步驟中 曼閘極記 氧化物一氮化物一氧化 較佳之方法包含 化至5〜2 0 nm之厚 私紙張尺度適用中國國家橾準（CNS ) A4规格（210 X 297公釐）-12 318961 A7 B7 五、發明説明（ 10- 度，而後以L P C 750 〜790 °C 1 0 0 0 °C熱氧化 之氧化物層。Ο N 域之上充塡開口 4 在ρα 1 y 1邊緣可 介電質中，由於氧 緣之所有方向發生 緣變成削圓的，薄 低漏電之優點，而 之厚poly 1層之 如圖5 G所示 一阻止靥，且Ο N 者*剩餘的ρ ο 1 y 去。一旦週邊裝置 V D氮化物 ，而最後， ，以在氮化 0 在 ρ ο 1 y 2 ，因此完 能之漏電荷 化可沿著在 且由於層2 poly 1 上 此在習知技 尖銳邊緣而 ，在形成0 0由所有非 1層由指定 區域曝露， 沉積1 在濕0 物層之 1層上 全的隔 。此外 場氧化 4相當 叠層之 藝中會 發生。 N 0層 記憶胞 給週邊 閘極氧 底區域 區域可 0〜2 2環境 頂部生 形成， 離 Ρ ο 1 y ，在形 物之上 薄，圖 削圓邊 因爲下 5 n m 中，9 長2 — 在場氧 1層 成Ο N 之層2 樣餍2 • I 緣提供 叠中介 在 0 0〜 6 n m 化物區 以消除 0中介 4之邊 4之邊 前述降 介電層 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印裝 進行，閘極氧化穿透在相關基 35nm之深度，而所有其它 〇 Ν Ο層隔離。 由非晶矽或多晶矽之定形 上，覆蓋記憶胞區域和週邊裝 晶矽或非晶矽之p〇ly2層可利 〜4 0 〇nm之層厚度，而後 摻雜poly 2層。下一步驟爲 氧化物靥。而後形成阻止掩模 之後，施加並定圖樣 位置之表面移去。再 裝置形成之區域中移 化可依照已知的方法 中之基底達1 5〜 由此步驟有效的由 層2 3隨後沉積在整個結構 置區域。用於控制閘極之多 用LPCVD沉稹至2 5 0 再以砷或磷離子植入或擴散 沉積1 0 0〜1 5 O nm之 ，且由乾蝕刻所蝕刻之氧化 私紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐 13 - B7 五、發明説明（u) 物和p〇ly 2層2 9和2 3循序的蝕刻材料以界定N — MOS，P-MOS和記憶裝置，如圖5H所示。而後， 其他的阻止掩模使用於週邊電晶體上，且，藉由使用poly 2當成自我對準蝕刻掩模時，ΟΝΟ和poly 1層2 2 ，2 4和2 1在指定記億區域中移去，如圖51所示。 在堆叠閘極記憶胞製造方法之最後步驟中，記億胞之 源極和汲極植入提供至基底中和記憶裝置相連之適當位置 。週邊裝置在植入步驟時受到掩模，這些掩模可與在前述 .1 步驟中之位置相同。所得的結構，如圖5 J所示，包括磷 和砷之植入區域2 7和2 6，其形成對稱記憶胞之源極和 汲極區域。如上所述且明顯的如熟悉此項技藝之人士所知 悉的，源極和汲極植入可爲不同於此處所限定之砷和磷之 組合。例如，如圖4 B所示之記憶胞具有不對稱的胞源極 區域3 0，其只有砷，而記憶胞汲極區域3 1具有砷和磷 剖面結構。其次，使用標準的CMO S處理技術（其並非 本發明之一部份），即可完成包括N-MOS和P_ MO S以及互相連接之整體結構。 經濟部中央揉準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 此外，本發明之方法可以是相當流線型以便於週邊裝 置和E2PR0M或EPROM在相同基底上同時製造。 圖8顯示依照本發明之E2PR〇M週邊裝置佈局之 表示例。此裝置在各個不同的步驟中沿著C—C和D—D 之横截面圖如圖9 A- 9 J所示，其中横截面c — C顯示 沿著源極一汲極方向之週邊裝置結構，而橫截面D-D顯 示沿著多晶矽閘極方向之週邊裝置結構。 本纸張尺度適用t國國家捸準（CNS)A4规格（ 210X297公釐）_ μ - 經濟部中央橾準局貝工消费合作社印裝 A7 B7 五、發明説明（12) 圖9 A — 9 J顯示一改變之方法，其中週邊裝置和記 憶裝置同時的製造。在圖9 A至9 J中，其方法和材料與 圖5 A — 5 J類似，因此，使用相同的參考數字並省略詳 細的說明。在第一步驟中，圖9 A對應圖5A之部份爲N —井區域4 0已在基底2 0中形成。而後，詳細的參考圖 5 B，氧化物之均勻層2 5形成在基底表面以當成閘極氧 化物。對於E2PROM裝置而言，記憶裝置之閘極或隧 道氧化物2 5之厚度和需用於週邊裝置之閘極氧化物2 6 .1 之厚度不同。因此，在e2prom應用中，閘極氧化物 之第一部份，約1 Onm— 2 5nm厚，成長在整個基底 上，且使用一習知的阻止掩模以由記憶裝置區域移去閘極 氧化物之第一部份。 阻止物由基底中剝離，而另一第二閘極氧化物層2 5 成長爲6〜12nm厚度之閘極氧化物以用於記憶裝置。 在氧化時，在週邊裝置區域上之閘極氧化物之厚度會同時 到達1 5〜3 5 nm之最終厚度，如圖9 B之步階剖面結 構所示。 對於EPROM或OTP (―次程式EPROM)裝 置而言，記億裝置之閘極氧化物之厚度與週邊裝置相同。 在此例中，均勻成長之閘極氧化物，如圓5 B所示，在單 一步驟中成長至1 0〜3 0 nm之厚度。爲了簡化此方法 之說明，以下只有E2PR0M裝置和週邊N — MOS電 晶體會進一步參考圖9 B — 9 J而說明。 在閘極氧化物2 5形成之後，非晶矽厝2 1和 本紙張尺度逍用t國國家揉準（CNS ) A4规格（210 X 297公釐）-15 - (請先閱讀背面之注意事項再填寫本頁) -装. 訂 318361 A7 ___B7^___ 五、發明説明（13) LPCVD氮化物層4 1循序的沉積在基底上，如圖9 B 所示。因此，在圖9 C至9 E所說明之方法和圖5 C至 5 E相當，且無庸赘言。 在圖9 F中，此方法和圖5 F之細節不同。厚度爲 3 0〜7 0 nm之poly 1之薄層定形的沉積在圖9 E之 結構上。而後，施加一阻止掩模以界定3 0〜7 O nm之 poly 1之薄層，並由乾蝕刻而選擇性的移去。由於poly 1之薄層乃留在圖9 F之週邊裝置區域，其與圖5 F之 步驟不同。在圖9 G中，形成多晶氧化物之中介電質或 ΟΝΟ，且施加一阻止掩模以經由乾蝕刻步驟而由確定區 域選擇性的移除0Ν0層。圖9 G顯示ΟΝΟ層2 2主要 的覆蓋週邊裝置之擴散區域。 和相關之圖5 Η不同的是，在圖9 Η中，在此方法中 無需氧化物沉稹（亦即，層2 9 )。阻止掩模直接的施加 在摻雜poly 2餍之頂部。在圖9 Η所述之相同阻止掩模 乃使用以連績的蝕刻0Ν0和poly 1層（對於記憶和週 邊裝置兩者），如圖9J所示，藉以簡化處理流程。 經濟部中央梂準扃貞工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) 最後，圖9 J顯示在植入步驟後，用以形成記憶裝置 之源極和汲極之裝置結構。依照已知的技藝使用標準的C 一MOS方法以完成週邊裝置。 後述之方法之優點包括用於製造不變性記億裝置之簡 化處理技術，彈性的製造EPROM和E2PR0M ，和 在相同基底上製造EPROM和E2PR0M之更經濟可 行性。 本纸張尺度適用中國國家揲率（CNS)A4規格（ 210X297公釐）_ 16 - A7 B7 記憶胞依照 且將參考圖 亦即，提供 憶胞通道區 入浮動閘極 道上，藉由 域注入浮動 底2 0保持 仍爲浮動或 至浮動閘極 五、發明説明（14) 本發明之堆疊閘極 一N)隧道機構操作， 對於記憶胞之程式化， 浮動閘極上，電子由記 3 0和3 1所界定）注 poly 1，在記憶胞通 。爲了將電子由通道區 poly 2層2 3，而基 極和胞汲極3 0和3 1 之高電壓電容性的耦合
Fowler-Nordheim ( F 4 B所示之結構說明。 電子以儲存在記憶胞之 域（由源極和汲極區域 ，包含層2 1和2 4之 通過薄隧道介電質2 5 閘極，施加高電壓至 在接地或負偏壓，胞源 .1 接地。施加至poly 2 » poly 1 ，因此呈現 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央棣準局貝工消费合作杜印製 高電場，其會感應F — N隧道機構。爲了使F — N隧道更 有效率，隧道介電質之厚度保持在1 0 nm下，如同上述 之製造流程所述。 爲了執行記憶胞抹除操作，儲存電子必需使用逆f -η隧道功能由浮動閘極，poly 1 ，移至下疊汲極區域 3 1。理論上，記憶胞亦可抹除至胞源極區域，如果需要 塊或陣列抹除時，此將相當有利。但是，就現在已述之方 法而言，最好執行位元組抹除模態並提供多値邏輯狀態在 記憶胞上。因此，經由記憶胞汲極之抹除是較佳的。爲了 由浮動閘極移動電子至記億胞汲極，需施加高電壓（亦即 高於在poly 2層2 3上之電壓）至記憶胞汲極區域，以 建立電場穿越介於含有2 4和2 1之浮動閘極和記憶胞汲 極3 1間之隧道介電質2 5。在記憶胞抹除操作時，基底 2 0保持在接地位準，而記憶胞源極區域3 0仍然浮動。 木紙張尺度遄用中國國家椹準（CNS ) A4规格（210X297公釐）_ 17 318961 A7 B7 五、發明説明（15) 上述記憶胞之程式化和抹除能力可在一記憶陣列中執 行，如圖1所示，而其細節可參考圖6A—6C。圖1和 (請先聞讀背面之注意事項再填寫本頁) 6 A — 6 C之記憶陣列包含多數之記憶胞，其中在相同行 中所有的記憶胞汲極由位元線i ，i+1等連接在一起； 在相同列中之所有poly之閘極由字線i ，i+i等連接在 一起：且記憶胞源極由一共線C所連接。位元線和字線亦 連接至位址解碼電路以決定在陣列中記憶胞之位置。位元 線進一步連接至感應放大器或等效電路以由所選擇記憶胞 <1 中讀取胞資訊。記憶陣列最初在原始狀態，因此對任何在 陣列中之記憶胞而言，在浮動閘極沒有額外的電荷。藉由 執行程式化操作（詳細參考圖6A和6B，如下所述）， 可包含所需之資訊之記憶。 經濟部中夬揉準局貝工消费合作社印製 圖6A顯示快閃程式化，其中字線i +1可選擇以儲 存下列資訊：、〇 "對於胞j ，、1 #對於胞j + 1，和 '0^•對於胞j + 2。對於選擇之字線i +1，需施加高 壓至選擇之字線i + 1 ，而所有其它未選擇之字線保持接 地。所有的位元線和共源線會離開浮動而基底保持在接地 或負偏壓，如圖6A所示。由於字線i +1在高電壓，對 所有共用字線i + 1之記憶胞而言，電子會由記憶胞通道 注入浮動閘極。因此，在所選擇字線i + 1快閃程式化之 後，電子乃儲存在浮動閘極如圖6 B所示。記憶胞在浮動 閘極上具有額外的電子，意即髙的記憶胞臨界電壓，其受 指定爲在圖6B中之狀態'0#。 由於對所選擇之胞j ，j +1和j + 2，儲存在字線 本紙張尺度遢用中國國家標準（CNS)A4规格（ 210X297公釐）_ 18 - A7 ______B7__ 五、發明説明（16) i+l之所需資訊分別爲、0 1 0"，位在位元線i + 1和字線i +1之特殊記憶胞需要被抹除（亦即，由浮 動閘極所移動之額外電子），以在狀態變成中性（ 亦即，無額外電子，即低的記億胞臨界電壓）。爲了達成 上述之目標，必需執行第二陣列操作，即選擇性抹除。 爲了由選擇記億記億胞選擇性的抹除儲存電荷，在位 於字線i 一 1和位元線j +1上之記憶胞中，陣列乃偏壓 如圖6 C所示。選擇字線i + 1受提供以一 7y至 一 1 0V之負偏壓，未選擇字線保持接地或3V至5V， 選擇位元線偏壓在3 V至5 V，未選擇位元線保持在接地 或浮動，而源極線亦保持在浮動或接地。電子會由選擇記 億胞之浮動閘極（由於在選擇字線上爲一 7V至一 1 0V 偏壓，因此，其爲低申位）穿過而至基底之源極區域（其 爲正電位）。因此，以前述之方式，可以完成經由快閃程 式化之位元組位準記憶程式化和選擇的抹除一個或多個本 發明之高密度堆叠閘極記憶胞。 經濟部中央標準局負工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如前所述，個別記憶胞抹除提供執行多値邏輯狀態之 能力。饋回控制乃是在每個抹除脈衝施加至選擇位元線後 ，以監視記憶胞電流，例如比較感應電流和參考記億胞之 記憶胞電流，以避免對記憶胞之過度蝕刻。在記憶胞抹除 操作時，藉由執行饋回迴路控制電路，即可合理的控制記 憶胞電流和記憶胞臨界電壓在一確定範圍內。此外，亦可 進一步將不同的電流範圏歸類成離散的間隔，例如I < 50//Α； 50α<Α<Ι<10〇^Α； 100^Α<Ι 私纸張尺度適用中國國家標準（CNS)A4规格（ 210X297公釐）· 19 - A7 318961 _B7_ 五、發明説明（17) <1 5 0"A，和1 5 0"ASI ，其中I爲記憶胞電流 。每個電流間隔可受指定一邏輯狀態；例如0 0 ; 〇 1 ; (請先閲讀背面之注意事項再填寫本頁) 1 0 ; 1 1。對此四値邏輯而言，四個參考記憶胞（每個 具有相關的電流位準），可使用於饋回控制感應。 給定陣列之密度和隧道介電質和中介介電質均是相當 薄，因此記憶胞之擾動問題會在陣列程式化和讀取操作時 發生，如此產生了對多少個記憶胞可共用相同位元線或字 線之限制。在此例中，位元線可區分成數個部份，每個部 ·< 份包含小數目之記憶胞，其具有穿過電晶體以連接位元線 ，如圖7所示。由通過電晶體所連接之部份藉由施加一高 電壓以選擇至通過電晶體之閘極。相似的，如果考慮閘極 擾動，通過電晶體亦可沿著字線安排。 由上述詳細的記億胞結構，陣列結構和陣列操作，可 明顯的了解，智慧陣列程式化流程可以電路設計在晶片上 執行或以外部微控制器（亦即軟體執行）在離開晶片上執 行。圖10顯示執行上述程式化功能之程式化流程表示例 〇 經濟部中央搮準局貝工消费合作社印製 本發明之程式化處理流程之步驟101爲程式化之啓 始。在開始程式化記憶陣列之前，所儲存之數位資訊由操 作者/程式師所得知或由操作者输入並藉由程式編譯成適 當的數位圖樣。因此，假設欲程式化之記憶胞之位置是已 知的，則和記憶胞相關連之字線和位元線亦是已知的。因 此，在步驟1 0 2中，程式選擇受程式化之第一記憶胞之 字線。選擇字線之快閃程式化在步驟1 0 3中執行，而後 本紙張尺度逋用中國國家橾準（CNS ) A4规格（210X 297公釐）_ 2〇 - B7 五、發明説明（18 ) 在步驟1 0 4中，資料由選擇字線中讀出。快閃程式化之 細節可參考圖6 A — 6 C，其藉由施加一高壓至選擇字線 而進行，而其它的線保持在浮動，接地，或低電壓。在沿 著字線讀取資料時，程式會捜尋是否所有沿著選擇字線之 資料爲(如圖中步驟5之決定框所示）。（此系統 亦可辨定是否所有的胞具有％ 1 〃値，當此値是有需要時 ，對於熟悉此項技藝之人士而言，此種替換是相當明顯的 )在步驟1 〇 5之辨別之後之步驟決定於決定框之判斷結 果。如果不是所有沿著選擇字線之資料皆爲〃 ，則沿 著線1 0 6之指示，重覆1 0 3之快閃程式化，直到所有 沿著選擇字線之記憶胞具有相同的値。但是，如果資料辨 別指示所有相關的記憶胞沿著線1 0 7具有適當的値，而 後如果有需要，則執行選擇性抹除。 經濟部中央揉準局真工消费合作杜印製 (請先閲讀背面之注意事項再填寫本頁) 在步驟1 0 8中，沿著字線之第一位元組位址受到選 擇，且在步驟1 0 9中，資料由在所選擇之位址上之記憶 胞中讀取。在步驟1 1 0中，系統辨識在位元組位址上之 資料値是否爲所需之値（亦即，在現有的例子中，沿著選 擇字線之記憶胞在選擇位元組位址上是否爲。如 果此値並非所需要的，則如線1 1 1之指示，在步驟1 1 2中，程式選擇沿著具有相關位元組位址之記憶胞所在處 之位元線。而後在步驟113中，執行抹除操作，依照圖 6 A — 6 C之說明。如上所述，也許需要重覆數個抹除， 直到單一位元組位址之資料辨識步驟指示記億胞已具有適 當的資料値。 本纸張尺度適用中國國家標率（CNS ) A4规格（210X297公釐） -21 - 五、發明説明（10> A7 B7 19' 如果在位元組位址上之資料是所需要的，如沿著線 114所示，則在步驟115中，程式決定在選擇字線上 之所有位元組位址是否已受到讀取和辨識。如果不是所有 的位元組位址均受到辨識，如線117所示，在步驟 1 1 8中，位元組位址受到更新（亦即，下一個沿著字線 之位元組位址受到翠擇），而後，依需要的重覆步驟 1 0 9〜1 1 5。一旦在選擇之字線上最後的位元組位址 已被辨識，則如線1 1 6之指示離開決定框11. 5，而完 ·« 成程式化。 對於熟悉此項技藝之人士而言，明顯的，對於本發明 於此說明之程式流程，結構，材料和方法而爲之修改仍未 能悖離下述本發明之申請專利範圍所界定之精神和範糖。 ------.--,^------1T - I (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局負工消费合作社印装 木紙張尺度逍用中國國家棣準（CNS ) A4洗格（210X297公釐）-22 -

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 1 · 一種半導體裝置，包含： 第一導電型半導體基底； 形成在該基底上之第二導電型源極區域； 形成在該基底上之第二導電型汲極區域，藉此，該源 極區域和汲極區域由第一導電型半導體之通道區域所分離 t 兩個場絕緣區域成長在源極區域，通道區域或汲極區 域之基底表面上，該場絕緣區域延伸在該基底之上和下表 面； 形成在源極區域，通道區域和汲極區域之表面上，介 於場絕緣區域間之均勻厚度之第一介電層； 形成在第一介電層上之第一半導體層； 形成在第一半導體層上且部份的延伸在場絕緣區域之 第二半導體層，該第一和第二半導體層包含一浮動閘極； 第二介電層形成在該浮動閘極上；和 第三介電層形成在該第二介電層上且包含一控制閘極 〇 2 .如申請專利範圍第1項所述之裝置，其中該第一 和第二半導體選自包含多晶矽和非晶矽之群。 3 .如申請專利範圍第1項所述之裝置，其中該第三 半導體選自包含多晶矽和非晶矽之群》 4 .如申請專利範圍第1項所述之裝置，其中該第一 介電層包含二氧化矽。 5 .如申請專利範圍第1項所述之裝置，其中該場絕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準房身工消费合作社印製 一 1 一 經濟部中夾梯率局貝工消费合作社印策 A 8S18961_I__々、申請專利範圍 緣區域包含二氧化矽。 6.如申請專利範圍第1項所述之裝置，其中該第二 介電層包含多氧化物。 7 .如申請專利範圍第1項所述之裝置，其中該第二 介電層包含氧化物-氮化物-氧化物夾層。 8 .如申請專利範圍第1項所述之裝置，其中該源極 區域和汲極區域包含砷和摻雜矽之磷。 9 .如申請專利範圍第1項所述之裝置，其中該源極 區域包含摻雜劑矽之砷，而該汲域包含砷和摻雜矽之 鱗。 離 10. —種電可抹除記憶陣成在一基底中，包含 多列之字線； 多行之位元線，其相關於該字線正交的設置； 多列共源線平行於該字線； 多數的記憶胞，每個記憶胞包含源極區域形成在該基 底上，一汲極區域形成在該基底上，第一閘極包含第一半 導體材料層和第二閘極包含第二和第三半導體材料層，且 位於第一半導體閘極和該源極和汲極區域之間，藉此，在 行中每一記憶胞之汲極迪接至相同位元線，在列中每一記 億胞之第一半導體閘連接至字線，且在列中每一記億胞之 源極連接至共源線。 1 1 .如申請專利範圍第1 〇項所述之裝置，其中該 第二半導體閘極由第一介電層而與第一半導體閘絕緣，而 (請先閲讀背面之注意事項再填寫本頁) 訂- 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） 一 2 - 318961 ABCD 經濟部中央榇準局負工消费合作社印策 々、申請專利範圍 第二半導體閘極由第二介電層而與源極和汲極區域絕緣》 1 2 .如申請專利範圍第1 0項所述之裝置，進一步 包含多數之絕緣區域位在多數之記憶胞間用以電絕緣每個 該多數之記憶胞。 1 3 .如申請專利範圍第1 2項所述之裝置，其中該 第二半導體材料層位在該源極和汲極區域之上，介於兩相 鄰絕緣區域之間，且其中第三半導體層位在該第二半導體 層和兩相鄰絕緣區域上。 1 4 .如申請專利範圍第1 2項所述之裝置，其中均 勻厚度之薄介電層位在多數絕緣區域之相鄰絕緣區域之間 ，該多數之絕緣區域位在基底和第二半導體材料層之間》 1 5 . —種在一基底上用以製造可抹除記憶裝置之方 法，包含之步驟爲： 在該基底之表面上形成第一介電之定形層； 在該介電之表面上沉積第一半導體材料層； 在該第一半導體層上沉積第一氮化物層； 選擇性的移去第一氮化物和第一半導體以在所選擇區 域暴露基底之表面； 在該選擇區域形成第一絕緣區域； 移去氮化物層； 經由第一半導體，第一介電，和第一絕緣區域將摻雜 劑植入基底中； 提供第二保形半導體層在第一半導體和第一絕緣區域 之上； (請先閲讀背面之注$項再填寫本頁) .裝· 訂 本紙張尺度逍用中國國家梂準（CNS > A4g ( 210X297公釐） 3 ABCD 經濟部中央梂準局貝工消费合作社印裝 六、申請專利範圍 摻雜該第二半導體層； 選擇性的蝕刻第二半導體層以暴露每個第一絕緣區域 之中央部份； 沉積第二介電層在第二半導體上； 沉積第三半導體層在第二介電層之上； 摻雜該第三半導體層；和 藉由植入在該基底中形成源極和汲極區域。 1 6 .如申請專利範圍第1 5項所述之方法，進一步 包含同時的在該基底中製造週邊裝置。 17. —種半導體裝置，包含： 第一導電型半導體基底； 形成在該基底上之第二導電型源極區域； 形成在該基底上之第二導電型汲極區域，藉此，該源 極區域和汲極區域由第一導電型半導體之通道區域所分離 兩個場絕緣區域成長在接近源極區域，通道區域或汲 極區域之基底表面上，每一該場絕緣區域具有一邊延伸在 該基底之上和下表面； 形成在源極區域，通道區域和汲極區域之表面上，介 於場絕緣區域間之均勻厚度之第一介電層； 一非均勻厚度之浮動閘包含： 一厚第一半導體區域位於該場絕緣區域之邊緣間之第 一介電層上；及 一薄第二半導體區域，其係薄於第一半導體區域，並 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -· 訂- -! -4 - A8 B8 C8 D8 經濟部中央橾率局貝工消费合作社印袋 六、申請專利範圍 定位及連接至該第一半導體區域，該第二半導體區域部份 地延伸於場絕緣區域之邊緣上，其中，位於該場絕緣區域 之邊緣上之第二半導體區域之一部份具有該場絕緣區域邊 緣爲薄之外形； 一第二介電質層形成在該浮動閘上並在該場絕緣區域 之已曝光部份上：及 一控制閘包含一形成在該第二介電質層上之均勻厚度 之半導體層。 1 8 .如申請專利範圍第1 7項所述之裝置，其中該 第一和第二半導體選自包含多晶矽和非晶矽之群。 1 9 .如申請專利範圍第1 7項所述之裝置，其中該 半導體選自包含多晶矽和非晶矽之群。 2 0 ·如申請專利範圍第1 7項所述之裝置，其中該 第一介電層包含二氧化矽。 2 1 ·如申請專利範圍第1 7項所述之裝置，其中該 場絕緣區域包含二氧化矽。 2 2 .如申請專利範圍第1 7項所述之裝置，其中該 第二介電層包含多氧化物。 2 3 ·如申請專利範圍第1 7項所述之裝置，其中該 第二介電層包含氧化物-氮化物-氧化物夾層。 2 4 ·如申請專利範圍第1 7項所述之裝置，其中該 源極區域和汲極區域包含摻雜砷和磷之矽。 2 5 .如申請專利範圍第1 7項所述之裝置，其中該 源極區域包含摻雜砷之矽，而該汲極區域包含摻雜砷和磷 (請先閲讀背面之注$項再填寫本頁) 、-· T 本紙張尺度適用中國菌家標準（CNS ) A4規格（210X297公釐） A83ί8361 I 經濟部中夹標準局貝工消费合作社印*.. 夂、申請專利範圍 之矽。 2 6 . —種形成在一基底中之電可抹除記憶陣列裝置 ，包含： 多列之字線； 多行之位元線，其相關於該字線正交的設置； 多列共源線平行於該字線； 多數記憶胞；及 多數絕緣區域定位於該多數記憶胞之間，用以電絕緣 多數記憶胞之每一個，每一絕緣區域具有一邊， 每一記億胞包含一源極區域形成在該基底上，一汲極 區域形成在該基底上，一第一閘極包含一第一層半導體材 料及一非均勻厚度之第二閘極包含：一厚第一半導體區域 定位在該源極及汲極區域上，及一薄第二半導體區域薄於 該第一半導體區域’並位於該第一半導體區域及部份地延 伸於該兩鄰接絕緣區域之相鄰邊緣上，其中，該定位於絕 緣區域邊緣上之第二半導體區域之一部份具有較該絕緣區 域邊緣之外形爲平，該第二閘係定位於該第一閘，源極及 汲極間，藉以於一行中之每一記億胞之第一閘係被連接至 —共源極線。 2 7 ·如申請專利範圍第2 6項所述之裝置，其中該 第二閘極由第一介電層而與第一半導體閘絕緣，而第二閘 極由第二介電質而與源極和汲極區域絕緣。 28. —種半導體裝置，包含： 第一導電型半導體基底； —ill— —-----裝-- (請先閲讀背面之注意事項再填寫本頁) -59 線 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐） -6 - 經濟部中央梂準局負工消費合作社印裝 A8 B8 C8 D8六、申請專利範圍 — 形成在該基底上之第二導電型源極區域； 形成在該基底上之第二導電型汲極區域，藉此，該源 極區域和汲極區域由第一導電型半導體之通道區域所分離 f 兩個場絕緣區域成長在接近源極區域，通道區域或汲 極區域之基底表面上，每一該場絕緣區域具有一邊延伸在 該基底之上和下表i ; 形成在源極區域’通道區域和汲極區域之表面上，介 於場絕緣區域間之均勻厚度之第一介電層； 一非均匀厚度之浮動閘包含： 一厚第一半導體區域位於該場絕緣區域之邊緣間之第 一介電層上；及 一薄第二半導體區域，其係薄於第一半導體區域，並 定位及連接至該第一半導體區域，該第二半導體區域部份 地延伸於場絕緣區域之邊緣上，其中，位於該場絕緣區域 之浮動閘之邊緣部份是只包含該第二半導體區域，以及’ 該浮動閘之邊緣部份係薄於在該第一介電層上之該浮動閘 ， 一第二介電質層形成在該浮動閘上並在該場絕緣區域 之已曝光部份上；及 一控制閘包含一形成在該第二介電質層上之均勻厚度 之半導體層。 29.—種形成在一基底中之電可抹除記億陣列裝® ，包含： III - ^111、1τ— I'^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Μ規格（210Χ297公釐） -7 - 經濟部中央梯準局貝工消費合作社印製 A8318961 ?8 D8六、申請專利範圍 多列之字線； 多行之位元線，其相關於該字線正交的設置； 多列共源線平行於該字線； 多數記憶胞；及 多數絕緣區域定位於該多數記憶胞之間，用以電絕緣 多數記憶胞之每一個，每一絕緣區域具有一邊， 每一記憶胞包含一源極區域形成在該基底上，一汲極 區域形成在該基底上，一第一閘極包含一第一層半導體材 料及一非均勻厚度之第二閘極包含：一厚第一—導體區域 定位在該源極及汲極區域上，及一薄第二半導體區域薄於 該第一半導體區域，並位於該第一半導體區域及部份地延 伸於該兩鄰接絕緣區域之相鄰邊緣上，其中，該定位於該 絕緣區域上之第二閘極之一邊緣部份係只包含該第二半導 體區域，以及，該第二閘之邊緣部份是薄於定位於該絕緣 區域之邊緣間之第二閘極之一部份，該第二閘極係定位於 該第一閘極及該源極間，藉以於一行中之每一記憶胞之汲 極是連接至該位元線’於一列中每一記憶胞之第一閘係連 接至一共源線。 3 0 · —種用以在一基底上製造可抹除記億裝置之方 法，包含之步驟爲： 在該基底之表面上形成第一介電之定形層； 在該第一介電層之表面上沉積第一半導體材料層； 在該第一半導體層上沉積第一氮化物層； 選擇性的除去第一氮化物層和第一半導體層以暴露基 (請先閲讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） S18961六、申請專利範圍 底之表面； ; 中 域 域底區 區基緣 緣入絕 絕 物 一 1 雜 第 第摻和 成. 植 體 形佈導 份層半 部電 一 露介第 暴 一 在 之第層 擇及體 選層導 面 ·，體 半 表層導 形 之物半 保 底化一 二 基氮第 第 該去由 供 在移經 提 上 之 域 . 區 緣 絕1 第 個 每 露 暴 以 層 體 ;導 層半 體二 導第 半刻 二触 第的； 該性份 雜擇部 摻選央 中 之 上 ; 之 上層 豊 iloofl ipr 導介 半二 二第 第在 在層 層體 電導 介半 二三 第第 積積 沉沉 域 區 極 汲 和 極 源 成 形 中 域 區 和化 ;活 層之 體底 導基 半該 三在 第入 該植 雜由 摻藉 rH (請先閲讀背面之注意事項再填寫本頁) -裝· 、νβ 步1 進 法 方 之 述 所 。 項置 ο 裝 3 邊 第週 圍造 範製 利中 專底 請基 申該 如在 .的 時 同 含 包 經濟部中央揉準局負工消费合作社印*. 2 3 邊’ 週法 於方 用之 造體 製晶 上電 底 S 基 ο 體 Μ 導和 半體 的晶 同電 相憶 在記·· 以讀爲 用唯驟 種劃步 1 規之 . 可含 電包 之法 路方 電該 膜 ； 電層 介體 一 導 第半 之一 度第 厚積 勻沉 均上 成膜 形電 上介 底一 基第 該該 在在 該 定 界 以 層 ; 體 層導 物半 化一 氮第 一 和 第層 一 物 積化 沉氮 層 一 體第 導刻 半触 一 的 第性 該擇 在選 本纸張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 9 經濟部中央標牟局貝工消費合作社印装 A8 B8318961_§_六、申請專利範圍 基底之第一和第二活化區域； 在不包含第一和第二活化區域之基底區域上製造場絕 緣區域； 除去該第一氮化物層； 經由該第一半導體層及該第一介電質層佈植入該基底 > 沉積第二半導體層在第一半導體層和場絕緣區域上， 該第一和第二半導體層包含在基底上之浮動閘極； 選擇性的蝕刻該第二半導體層以曝露鄰接該第一活化 區域中之場絕緣區域之一部份； 形成第二介電層在第二半導體層上和該場絕緣區域之 曝露部份上； 選擇性的蝕刻第二介電層以曝露第二半導體層在第二 活性區域中之場絕緣區域之部份上； 沉積第三半導體層在第二介電層上； 選擇性的蝕刻第三半導體層，第二介電層，和第二和 第一半導體層以選擇性地曝露第一和第二活化區域之部份 :和 將摻雜劑植入第一活化區域。 3 3 .如申請專利範圍第3 2項所述之方法，其中該 記憶電晶體包含E2P ROM，且進一步包含在沉積第一 半導體層之前，選擇性的形成第三介電層在第二活化區域 中之第一介電層上。 3 4 . —種在一基底上用以製造非揮發性記憶裝置之 本&張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ^1 11 I— IT I In ϋ n I— I I n n τ ϋ n n ^11 1· ^ (請先閲讀背面之注意事項再填寫本頁) -10 - 經濟部中央揉準局貝工消費合作社印製 A8 B8 C8 D8 π、申請專利範圍 方法，包含之步驟爲： 在該基底之表面上形成第一介電之定形層； 在該介電層之表面上沉積第一半導體材料層； 在該第一半導體層上沉積第一氮化物層； 選擇性的移去第一氮化物層和第一半導體層以暴露基 底之表面之部份； 在該基底之選擇已暴露部份形成第一絕緣區域； 移去氮化物層； 經由第一半導體及第一介電層將摻雜物佈植入基底中 } 提供第二半導體層在第一半導體和第一絕緣區域之上 摻雜該第二半導體層： 選擇性地蝕刻第二半導體層以暴露每個第一絕緣區域 之中央部份； 沉積第二介電層在第二半導體上； 沉積第三半導體層在第二介電層之上； 摻雜該第三半導體層；和 選擇性地蝕刻該第三半導體層，該第二介電質層及該 第二及第一半導體層，以藉由植入經該第一介電質層之已 蝕刻部份，以在該基底中形成源極和汲極區域。 3 5 ·如申請專利範圍第3 4項所述之方法，進一步 包含同時的在該基底中製造週邊裝置。 3 6 . —種用以在相同的半導體基底上製造例如，用 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I I 裝"™ I 訂 線 (請先閱讀背面之注意事項再填寫本頁) -11 - 經濟部中央梯準扃貝工消費合作社印裝 A8 B8 C8 D8々、申請專利範圍 於週邊電路電可規劃唯讀記億電晶體和1^0 s電晶體之具 晶片上非揮發性記憶體之半導體積體電路之方法’該製造 方法包含步驟： 在該半導體基底上形成均勻厚度之第一介電層； 在該第一介電層上沉積第一半導體層； 在該第一半導體餍沉積一氮化物層； 選擇性地蝕刻第一半導物層和第一氮化物層以界定該 基底之第一和第二活化區域； 在不包含第一和第二活化區域之基底區域上製造場絕 緣區域： 除去該第一氮化物層； 經由第一半導體層及該第一介電質層佈植摻雜物至基 底中； 沉積第二半導體層在第一半導體層和場絕緣區域上， 該第一和第二半導體層包含在基底上之浮動閘極； 選擇性地蝕刻該第二半導體層以曝露接近第一活化區 域中之場絕緣區域之一部份； 形成第二介電層在第二半導體層上和該場絕緣區域之 已曝露部份上： 選擇性地蝕刻第二介電層以曝露第二半導體層在接近 第二活化區域中之場絕緣區域之部份上； 沉積第三半導體層在第二介電層上； 選擇性的蝕刻第三半導體層，第二介電層，和第二和 第一半導體層以選擇性的曝露第一和第二活化區域之部份 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐)"~'~~~' ---------^------ir------0 (請先閲讀背面之注意事項再填寫本頁) Α8 Β8 C8 D8 「、申請專利範圍 :和 將摻雜物植入第一活化區域。 3 7 .如申請專利範圍第3 6項所述之方法，其中更 包含在沉積第一半導體層之前，選擇性地形成第三介電層 在第一活化區域上，其中，該記憶電晶體包含一 E 2 P R 〇 Μ。 3 8 .如申請專利範圍第3 0項所述之方法，更包含 在摻雜該第三半導體層步驟後，形成源/汲區域；及 同時，形成一週邊裝置及佈植硼離子經由第一半導體 層及第一介電層進入基底，以調整一記憶胞臨界點。 ^ I I I I I 裝— — I I 訂 (請先閲讀背面之注意事項再填寫本頁) 線 經濟部中央橾率局貞工消费合作社印11 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公嫠）_ 13 _
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