TW440859B - IC test software system for mapping logical functional test data of logic integrated circuits to physical representation - Google Patents
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Description
440859 五、發明說明(1) 發明背景 1 .發明範疇 本發明與積體電路(I c)晶月測試軟體系統有關。 2.技藝描述 數位半導體晶片可能分成兩種生要種類’記憶體晶片及 •邏輯晶片。微處理器就是一種邏輯:晶>5 。具有晶片技能的 設計師利用複雜的軟體工具設計數位半導體晶片。因為測 試此類晶片非常困難,所以已出現名為測試設計(Des 1 gn For Te st ; DFT)的領域p DF T技術涉及晶片中一個或一個 以上的「掃描鏈」(scail chains)的設計’其中「掃描 鏈j可能用於讀寫晶片中無法用其他方式讀寫的部份°佈 局工具用於在矽上規劃晶片設計。產生的晶片佈局可能以 網表的形式表現,即低階設計單元格(c e丨1 s)的清單’與 單元格之間的互相連接。晶片佈局也可能以代表多邊形之 多層之實體設計檔案的形式表現。一旦完成設計後’則會 濟該部份存樓(taped out)(即,將代表晶月的檔案寫入 磁帶或磁碟)。此類檔案使用的格式為GDSil格式*然後’ 掩膜(mask house)成為用於製造晶片的光罩。 記憶體晶片及邏輯晶片都需要生產監視與測試。使用 Γ線内」(in-line)檢驗設備執行生產監視,並使用「線 末端j (end - 〇 f - 1 i n e)測試設備執行生產測試。「線内」 (in-line)檢驗設備檢驗整個半導體晶圓,而每個半導體 晶圓可能已形成上百個的晶片。「線末端」 (end-of-l ine)測試設備在半導體晶圓上執行「貯存排序
4 4 0 8 5 9 五、發明說明(2) 功能測試」(bi n sort functional test),測铽如 „ 觸晶片的焊接點(Dads)並「兮龄a Η 而-式期間將接 祛點〔pads)並s式驗J日日片β功能測試社 時,會依據測試結果「存放」(通常放置在 、、α束 同的種類)零件。 电卞。己錄内不 除了生產測試以外是故障分析。於生產( 間偵測到晶片故障之後,故障分析會嘗試鑑定特〜f试, 計之晶片故障的原s。故障分析通常可能需要比二:二: 碼(bin c〇de)更多的詳細故障數據。通常藉由 子程式 定數量之封裝零件取得詳細故障資訊。 ’劍成限 因為記憶體晶片的結構是規則陣列的記憶體單元格 以容易適合故障分析°測試記憶體晶月的方式可能J 憶體晶片進行一系列的讀寫操作。讀/寫測試中的%錯^誤對/己 能在晶片上可容易識別的位置上標示為可能的實體曰缺陷可。 或者’記憶體晶片設計可含有内建自我測試(bu i丨七— self-test ; BIST)功能性。無論是哪一種情況,會 測試結果「位元映射」到記憶體晶片上的故障位 ^此 -«-· 。 & 己 體位元映射期間,會在晶粒上相當小的實體「跡線 心 (trace )内將電子故障定位。 圖1顯示依據傳統記憶體位元映射測試的處理流程。曰 圓須經過線内(in-line)檢驗(圖1右列)及線末端 sa (end_o卜1 i n e )測試(圖1左列)。例如,可能利用光學於 設備C例如’可向KLA Tencor購買的KLA21xx系列)執行^ 内(in-1 ine)檢驗。線内(in_;iine)檢驗產生含有X,γ也 光缺陷資訊的缺陷檔案。然後,可能用任何方便的袼式置
440859 五、發明說明(3) (例如,本受讓人的良率管理程式(Yield Manager)工具用 的格式Knights Technology)輸出此資訊。線末端 (e n d - o f - 1 i n e )測試是利用測試器執行,有時候將該測試 器稱為ATE(Automatic Test Equipment ;自動測試設 備)。測試器鑑定故障的記憶、體位置。此資訊的處理是為 了確定X ’Y缺陷位置。X,γ缺陷資訊也可能輸出到良率管 理程式(Yield M an age r)工具β因為良率管理程式(Yield «&1^叾61")工具内的「線内」〇11-11116)及「線末端」 (end-of-line)缺陷資訊是用相同的格式,所以可取得組 合的缺陷覆蓋(defect overlay),以便確定「致命缺陷」 (ki 1 ler defects)(使零件無法運作的缺陷)。尤其,如果 缺陷與故障位置一致,則可能會假定缺陷是一個致命缺陷 (即’故障的直接原因),然後,在排除故障時,會將焦點 鎖定在生產處理程序,而不是鎖定在零件的基本設計。 等) 増加記憶體晶片可測試度的結果是,半導體製造工廠内 的良率增強組織長期依賴記憶體晶片對特定一代技術進行 除錯。良率增強工程師通常已利用記憶體生產線來監視生 產處理程序,並利用相同的技術確保其他邏輯產品的生產 線上的良率.針對記憶體晶片的良率增強已使用線内 (/n-line)缺陷檢驗工具配合線末端(end_〇卜〖〖π)功能測 試位元映射結果。可將記憶體位元映射故障數據進一步概 ,為故障種類(例如,單位元故障、行故障、或列故障等 故障分析工程師知道記憶體故障座標後’就可利用各種
第9頁 1 ο 8 5 9 五、發明說明(4) 「實體回溯處理」(physical deprocessing)方法來鑑定 故障的根本原因。工程師可以根據故障種類來判斷生產處 理程序過程中發生故障的地點(例如,多晶矽層沈殿步 驟、金屬1層沈澱步驟等等)。 但是,近年來,半導體產業内邏輯產品的市場佔有率曰 放增加,導致產生許多「只生產遽輯產品」的工廠a遺憾 的是,沒有「記憶體生產線監視」的優點,「只生產邏輯 產品」的工廠無法完全利用產業經過多年發展的良率增強 技術。現今’ 「只生產邏輯產品」工的良率增強工程師與 經營記憶體產品工廠的良率增強工程師相比,顯著嚴重缺 乏專業技術*迄今,尚未有任何方法可「位元映射」晶片 内的邏輯區。另外,邏輯晶片功能測試結果不提供故障晶 粒内故障之實體座標的開始點。 最先進的邏輯晶片設計含有掃描測試》掃描測試將晶片 的邏輯不動產(real estate)細分許多分離的邏輯鏈,可 針對基本功能性分別測試邏輯鏈。掃描測試使故障信號清 單可經過鑑定。但是,甚至產生特定晶粒的故障信號清單 後,還是無法找到故障的實體位置,這些因為每個故障信 號的「邏輯錐」(cone of l〇gic)内可能含有上百個電晶 體,並且通常有多故障信號。因此’傳統邏輯晶片良率增| 強技術非常依賴貯存排序(b i ns〇r t)功能測試結果的相關 性’以便預測並校正半導體處理問題。此方法具有數項缺 點匕括’無法將特定貯存的錯檢(fallout)與懷疑處理 層關聯,無法區分預先封裝良率問題與封裝良率問題;無
第10頁
五、發明說明(5) 法建立大族群故障晶粒之間明確的連結。 圖2顯示故障分析可利用已知的電氣診斷處理程序,藉 以取知疑是故障網格(suspected faiHng nets)的診斷清 單。利用測試器測試具有B I ST (掃描)功能性的封裝裝置。 掃描故障數據會經過轉譯成為ATPG (Automatic Test P at teirn Generation ;自動測試模式產生)工具可使用的 格式’例如,以前使用的ATPG工具,用以產生測試器使用 的測試模式檔案。ATPG工具利用經轉譯的測試數據,再配 合測試模式檔案、設定檔案、一個或一個以上的AT GP診斷 模型、及來自用以鑑定疑是故障節點(suspected failing nodes)之設計資料庫的設計資訊,以診斷清單(圖3 )的形 式輸出。 已發展用以輔助故障分析的CAD瀏覽工具。CAD瀏覽涉及 在電路佈局顯示内點擊(point and click)的能力,並藉 由點擊能力自動將FIB(Focussed Ion Beam ;聚焦離子束) 設備之類的設備驅動到晶>1上的該位置。CAD瀏覽也允許 使用者指定網格名稱,就可顯示對應的佈局。受讓人的 Merlin Framework CAD 瀏覽工具-Knights Technology - 即為此類的CAD瀏覽工具。此工具採用網表資訊、佈局 資訊、及有關這兩項資訊的互相參照檔案,並產生—致的 資料庫,該資料庫是具有高效率索引結構的Knights專利 格式。圖4更詳細顯示建立此類K n i g h t s資料庫的處理程 序。(若須要)將SP I CE格式化的網格轉換成適合的網格格 式。(若須要)轉換來自原理確認(Schemat i c
第11頁 440859 五、發明說明(6)
Ver i ί i cat i on )資料庫的數據,以便取得互相參照嫻格名 稱及數字化網格識別碼的互相參照檔案。(若須要)將佈居 數據轉換成適合的多邊形佈局格式。MMapper常式利用肩 表、互相參照檔案、及多邊形佈局擋案,以下列的方式產 生適合CAD瀏覽的資料庫β 發明概述 一般而言,本發明利用前述的功能性’決定並顯示對應 於網格名稱(net name)的X , Υ位置,其方法是將數位邏輯 晶片經過模擬模型的功能測試,以便辨識一項以上晶片缺 陷網格,並轉譯功能測試數據。對照前述類型的資料庫來 處理缺陷網格,以便取得這些網格的X,Y座標,允許缺陷 網格成為晶片佈局上的實體跡線(traces)記錄數據。依據 一項示範具體實施例,此映射的執行方式是取得功能測試 程式的輸出,並將該輸出從故障掃描鏈清單轉譯成疑是存 在之網表節點(suspected netlist nodes)清單。然後, 辨識疑是存在之網表節點(suspected netlist nodes)的 X ’Y座標並儲存到資料庫中’提供故障分析與良率增強 (yield enhancement)工程師執行故障分析的開始點,並 立即知道線内(in-line)檢驗數據是否可說明特定故障。 然後,可能針對設計内多光罩層的每一層,從電路設計到 晶片佈局進行彼等節點的互相映射。收集詳細的故障數 據’並在晶圓階段將故障數據作為綜合程式的—部份儲 存’而不是在封裝部份階段的必要基礎。因此,會以完入 自動化的方式取得大量的高品質數據,而不是以&常=二
、發明說明 五 的方式取得少县 圖式插塊 量的低品質數據。 圖1顯糸 圖2顯希^知的記憶體位元映射處理流程的方塊圖; 圖3顯禾〜知的電氣誇斷處理流程的方塊圖; 圖4顯禾ρ電路刀析工具取付之網袼/節點清單的範例; 程圖; 知適合CAt)瀏覽產生資料庫之方法的更詳細流 圖5顯帑根Μ + 方塊圖; 爆本發明之邏輯映射(Logic Map )處理流程的 圖6顯希M pi 圖7_希 科映射*^^。Map)處理流程的概括表示法; 檢視; '缺^數據與邏輯映射故障數據之輪廓圖的放大 圖8顯斤 圖9賴二致中k 1 11 er)比例圖的範例; 认批,,、系缺陷強度堆疊表(defect intensity stackmap) 的靶例; 圖 1 0 §§ _ 、 嘴示邏輯映射(Logic Map)處理流程的另一種表示 法, 圖1丨顯示根據本發明具體實施例之邏輯映射(Log i c Map)***的圖示; 圖1 2顯示有助於認識邏輯映射(L〇gi c Map)處理之特定 | 實施範例的更詳細流程圖。 最佳具體實施例詳細說明 圖5顯示根據邏輯映射(Logic Map)處理程序的處理流 程。假定晶圓具有掃描測試功能性。按照上文中有關圖1
440859 五、發明說明(8) 的說明執行線内(in-line)檢驗。因為晶圓是邏輯產品, 而不是記憶體產品,所以基本上難以執行線末端 (end-o f-line)測試-按照下文中更詳細的說明,線末端 (end-o f-line)測試會產生「ATE數據紀錄」(ATE datalog).。然後’一項診斷步驟利用ate數據紀錄及其他 的資訊’接著再利用ATP G工具《此診斷步驟產生疑是故障 網格(suspected failing nets)的診斷清單。配合設計資 訊來處理此項資訊,以確定X,Y缺陷位置s可以用任何想 要的格式輸出X,γ缺陷資訊’例如,良率管理程式(Yield ^4玨11&莒6]")格式。因為「線内」(11)-1^116)及「線末端」 (end-of-1 ine)缺陷資訊是用相同的格式,所以可取得組 合的缺陷覆蓋(defect overlay),以便容易破定Γ致命缺 陷」(k i 1 1 e r d e f e c t s )。 本文中稱為邏輯映射(Logic Map)的處理程序將完成故 障數據的邏輯到實體轉譯。邏輯映射(Logic Map)可產生 故障網表節點(failing netlist nodes)的X,γ座標。圖6 顯示邏輯映射(Logic Map)系統中數據流程的概括表示 法。邏輯映射(L 〇 g i c M a p )從晶圓級的功能測試開始,用 以產生功能測試輸出檔案(例如,AS C 11檔案)。—旦取得 功能;則5式輸出樓案後’可也使罔已知的方法來後處理功能 測試結果’並將功此測试結果轉換成適合輪入到設計梦斷 模型的故障信號表。有各種提供設計診斷模型的商用電路 分析工具。Mentor Graphics的FastScan電路分析工具即 為此類型的工具。
第14頁 440859 :L、發明說明(9) 轉換的功能測試輸出檔案會輸出到電路分析工具。電路 分析工具的功能疋產生疑是故障網格(suspected failing nets)清單。圖3顯示此類清單的範例。 運用懷疑之網表向量(suspected netlist vectors)確 定故障位置的準確度將視設計診斷模型或模擬模型的適當 性而定。需要電路設計師的參與,·.才能建立準確且效率高 的設計模型。在某些情況下,為了要取得疑是故障向量 (suspected fai 1 vectors)與電路分析所需時間之間的適 當平衡,可能需要修改電路模擬" 在設計角色中,模擬模型預定花費的計算時間與要找剡 最少數量之疑是故障網表節點(suspected failed net 1 i s t nodes )所需之計算時間一樣久。例如,電路設計 師執行一故障晶粒的模擬模型時,可能會花費幾分鐘到, 小時的時間,才能產生一個或兩個疑是故障向量 (suspected failure vectors)。在電路設計與確認中, 此項操作方法符合電路分析工具通常扮演的角色。為了使 模擬模型適合轉譯生產晶圓工廠内的功能測試數據,应生 的懷疑之網表節點(suspected netlist nodes)輸出數據 流比電路設計及確認角色更多。為了經由邏輯映射提供即 時故障資訊’生產工廠中執行的模擬模型應能夠在一分鐘 内診斷故障晶粒,即使表示疑是故障節點(suspected failing n〇des)清單將會更大(例如,3到1〇個節點 3另外’針對生產用途’允許模擬模型適合以批次模式或 背景模式執行 >> 接著’藉此完成測試數據的持續處理,益
第15頁 440859 五、發明說明(ίο) 將結果即時分發到整個企業^ 以批次處理操作時,模擬模型的輸出會繼續傳送到轉譯 程式’以便轉換成標準缺陷檔案格式。本受讓人的Merlin CAD淨j覽機構軟體-Knights Technology -提供一個適 合的轉譯程式。機構軟體利用晶圓的佈局數據,將疑是故 障節點(suspected failing n〇des)的輸出數據流轉換成 實體位元映射檔案。機構軟體也允許將實體位元映射覆蓋 在裝置佈局的上面,作為一項實體跡線(physical trace) ’如圖7所顯示。佈局跡線(iay0Ut trace)用與光 罩一樣大的尺寸顯示。最好將疑是故障網表節點 (suspected failing net 1 i st node)每個光罩層跡線 (trace)輸出到不同的擋案中’以便建立與線内(in_line) 缺陷數據之間準破的關聯性(即,可以將金屬缺陷與金屬 光罩上之疑疋郎點故障跡線(suspected node failing trace)比較)。 可將實體位元映射檀案匯出到各種良率管理工具,例如 本焚讓人的良率官理程式(Yield Manager)工具。良率管 理工具提供各種可視選項’例如,缺陷晶圓映射、位元映 射、及圖表。例如,圖8顯示的致命圖表可用來評估缺陷 比對邏輯位元映射故障的比例。圖9顯示位元映射故障強 度堆疊表(Bitmap failure intensity stackmaps)的範
例,可用來建議容許故障的佈局區D 若須要,可將位元映射數據輸出成各種標準格式之缺陷 數據的任一種格式,例如’ KLA格式、ESDS格式、等等。
第16頁 440859 五、發明說明(11) 在此方法中,可能用共同的格式來收集邏輯映射數據及線 内測試數據,以利進一步處理。 圖10顯示邏輯映射(Logic Map)處理流程的另一種表示 法。每項晶粒測試的數據紀錄會傳送到伺服器(例如,執 行1^3七3〇&11、311〇]:136等之類之人了?0套裝軟體的11:1丨又/(司服 器)。如果晶片遇到基本故障,則無法使用為該晶片取得 的數據紀錄。但是’通常可以使用數據紀錄的一大部份。 伺服器將這些數據紀錄轉譯成適當的模擬格式。邏輯映射 (Log i c Map )利用轉譯後的數據紀錄及設計數據來產生故 障網表節點(failing netlist nodes)的X,Y座標《如下 文中更完整的說明,邏輯映射程式使用的設計數據可包括 (例如)從GDSII佈局棺案的輸入、網表數據(net丨ist data)、及LVS (Layout Versus Schematic ;佈設與原理 圖對照)數據。取得X,Y座標數據後,故障分析及良率分 析就可使用X,Υ座標數據。鑑於故障分析通常寧願是特別 長的處理程序,而良率分析具有即時數據需求。如下文所 述,邏輯映射(Logic Map)處理程序可滿即時數據需求。 圖1 1顯示根據本發明具體實施例之邏輯映射(L 〇 g i c Map)系統的圖示。如上文中有關圖丨〇的說明,每項晶粒測 試的數據紀錄會傳送到伺服器(例如,執行Fastscan、 Sunrise等之類之ATPG套裝軟體的Unix伺服器),由該伺服 器將數據紀錄轉譯成適當的模擬格式。邏輯映射(L〇gic Map)利用轉譯後的數據紀錄及設計數據來產生故障網表節 點(fai ling netnst nodes)的$,γ座標。此資訊可能儲
第17頁 440859 五、發明說明(12) 存在良率管理工具的資料庫中,例如,Knights Technology的良率管理程式(Yield Manager)工具。 邏輯映射(Log i c Map)轉譯程式將收到的診斷清單轉換 成標準缺陷數據格式。產生之診斷數據與良率管理程式 (Yield Manager)資料庫内的線内(in-line)檢驗數據組合 在一起。在示範性具體實施例中,良率管理程式(γ i e i d Manager) 資料庫是用於覆蓋線内( in-line)缺陷數據及邏 輯映射(Logic Map)數據。一旦線内(in-line)缺陷數據及 邏輯映射(Logic Map)數據以共同格式存放到共同的資料 庫中後,在高位(例如,Windows NT)PCs YM上執行之良率 管理程式(Yield Manager)用戶端之類的用户端軚體用各 種方式來顯不數據’例如’晶園映射、圖表、及饰月等 等。此外,可能以各種檔案格式將數據匯出,以利數據分 享。 如上文所述,一旦故障網表跡線(failing netlist trace)轉換成標準缺陷數據格式後,就可取得許多覆蓋 (over丨ay)及可視輔助工具。可根據從缺陷(線内)到邏輯 映射程式(Logic Mapper )跡線(trace)上任何一點之使用 者定義的鄰近半徑範圍,執行缺陷匹配(defect matching)。良率管理工具可用於預先過濾缺陷數據,以 便在匹配之前,先排除「討厭的」缺陷。可將具有產品關 聯選中(product-correlated hits)的缺陷匯回CAD濁覽機 構,以利(例如)F I β (F 〇 c u s s e d I ο η B e a m ;聚焦離子束)劇 覽及回溯處理。可將選中的缺陷有選擇地分析成一群組,
440859 五、發明說明(13) 以確定最可能無可挽回的缺陷類型,並決定缺陷大小或強 度分配之類的重要差別結果將產生如何使用測試數據的 新範型。 範例 邏輯映射(Logic Map)是在Texas Instruments生產線上 只施。圖12顯示特定實施的詳細數據。圖12的編排方式 是,中間列代表執行的操作,左右兩列代表數據(或程式) 輸入。,1 2的上半部與電氣診斷流程有關。請注意,與傳 ,的,氣診斷流程(圖2 )相比,圖〗2中是測試晶圓,而不 疋測试封裝裝置。將修改測試程式,以便取得詳細的故障 數據,而不取得如傳統生產線上簡單的「可用/不可用」 f據,將針對每種裝置類型發展晶粒解碼表及解碼轉譯程 1 i以確保與晶圓上特定晶粒關聯的測試數據可映射到良 =程式(、Yie ld Manager)資料庫内正確的晶粒座標。 μ。拉ϋ下半部份與邏輯映射(L〇gi c Map)處理流程有 多邊形ίϊΐ據轉譯成多邊形樓案產生器可讀取的格式° 得的ί ^谨r生器讀取轉譯後的診斷數據,並對照先前取 案□接荖,(圖4 來二處理診斷數據,以便產生多邊形檔 準缺陷樓案可轉譯這些多邊形檀帛,以取得所要格式的標 將Hr熟知技藝的人士而…用其他的形式 此,目K體化,不會脫離本發明範圍或基本特性。因 是限制。ί:體實施例的所有觀點是用於解說,而不 疋限制。本發明的範4是由隨附的申請專利範圍指示,: 五、發明說明(14) 不是前文中的說明,而本發明等效的裝置及範圍内的所有 更改都包含在本發明範疇内。 第20頁 11··
Claims (1)
- 440859 六、申請專利範圍 1. 一種用以在半導體積體電路測試過程甲自動缺陷定位 的方法,係包括下列的步驟: 測試積體電路,以取得一般故障數據; 將一般故障數據輸入到電路分析工具; 從電路分’析取得第一筆找到的可能缺陷數據; 執行積體電路的線内(in-line)檢驗,以便取得第二筆 找到的可能缺陷數據;以及 使第一筆及第二筆找到的可能缺陷數據互相關聯。 2. 如申請專利範圍第1項的方法,其中將一般故障數據 輸入到電路分析工具的步驟,及從電路分析取得第一筆找 到的可能缺陷數據的步驟實質上連續用至少一程式化的電 腦來執行。 3. 如申請專利範圍第1項的方法,其中使第一筆及第二 筆找到的可能缺陷數據互相關聯的步驟包括:產生第一筆 及第二筆找到之可能缺陷數據的可視輪廓圖(overlay)。 4. 如申請專利範圍第1項的方法,其中積體電路是具有 内建自我測試(built-in self-test ; BIST)能力的邏輯電 路。 5. 如申請專利範圍第1項的方法,其中一般故障數據是 利用積體電路的線末端(e n d - 〇 f - 1 i n e )測試取得的數據。 6. 如申請專利範圍第5項的方法,其中積體電路的測試 是用晶圓形式。 7. 如申請專利範圍第1項的方法,其中從電路分析取得 第一筆找到的可能缺陷數據包括:第21頁 440853 六、申請專利範圍 對照處理的邏輯缺陷數據來建立資料庫,以便取得實體 缺陷數據;以及 對照該資料庫來處理邏輯缺陷數據,以便取得實體缺陷 數據。 8. 如申請’專利範圍第7項的方法,其中建立資料庫包括 將設計資訊從第一格式轉譯成第二格式。 9. 一種用以測試半導體積體電路的系統,包括: 一電路分析工具;以及 一些自動化裝置: 提供電路分析工具一般故障數據; 從電路分析取得找到的可能缺陷數據; 以標準格式表示找到的可能缺陷數據;以及 將找到的可能缺陷數據儲存到多用戶端機器可存取的資 料庫伺服器》0:V61\61316,PTD 第22頁
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/192,164 US6185707B1 (en) | 1998-11-13 | 1998-11-13 | IC test software system for mapping logical functional test data of logic integrated circuits to physical representation |
Publications (1)
Publication Number | Publication Date |
---|---|
TW440859B true TW440859B (en) | 2001-06-16 |
Family
ID=22708519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088119776A TW440859B (en) | 1998-11-13 | 2000-05-05 | IC test software system for mapping logical functional test data of logic integrated circuits to physical representation |
Country Status (9)
Country | Link |
---|---|
US (1) | US6185707B1 (zh) |
EP (1) | EP1149385B1 (zh) |
JP (1) | JP2002530659A (zh) |
KR (1) | KR100527911B1 (zh) |
CN (1) | CN1256733C (zh) |
AT (1) | ATE291274T1 (zh) |
DE (1) | DE69924296T8 (zh) |
TW (1) | TW440859B (zh) |
WO (1) | WO2000030119A1 (zh) |
Families Citing this family (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3055516B2 (ja) * | 1997-12-25 | 2000-06-26 | 日本電気株式会社 | 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 |
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ATE291274T1 (de) | 2005-04-15 |
KR20020008108A (ko) | 2002-01-29 |
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Date | Code | Title | Description |
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GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |