TW419820B - Dram-cell arrangement and its production method - Google Patents

Dram-cell arrangement and its production method Download PDF

Info

Publication number
TW419820B
TW419820B TW087107706A TW87107706A TW419820B TW 419820 B TW419820 B TW 419820B TW 087107706 A TW087107706 A TW 087107706A TW 87107706 A TW87107706 A TW 87107706A TW 419820 B TW419820 B TW 419820B
Authority
TW
Taiwan
Prior art keywords
transistor
source
trench
adjacent
drain region
Prior art date
Application number
TW087107706A
Other languages
English (en)
Inventor
Bernd Gobel
Emmerich Bertagnolli
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW419820B publication Critical patent/TW419820B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • H10B12/053Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

4 1 ^ Ο ^ 〇 Α7 B7 經濟部中央標準局肩工消費合作社印装 五、發明説明 ( ) 1 1 1 本 發 明 傜 關 於 種 dram - K*D 単 胞 配 置 * 邸 9 動 態 随 機 存 1 1 1 取 記 億 m 單 胞 配 置 9 其 中 言己 億 m 單 胞 含 有 三 籲 m 晶 體 〇 1 在 DRAH- 單 胞 配 置 中 » @ 前 幾 乎 是 專 門 使 用 所 諝 單 一 /-V. 請 先 1 [ 電 晶 體 - 記 憶 體 單 胞 單 _ · 電 晶 醱 - 記 億 釅 單 胞 含 有 閲 讀, jk. I m m 擇 m 晶 m 和 一 館 記 億 钃 電 容 器 〇 資 訊 是 以 霣 荷 之 形 背 面 之 1 式 儲 存 在 記 億 體 電 容 器 中 * 其 中 霣 荷 是 表 示 邏 輯 值 0 或 注 意 1 I 1 經 由 宇 線 來 控 制 m 揮 窜 晶 體 » 刖 可 由 位 元 線 讀 出 資 Ύ 項 再 1 訊 〇 儲 存 在 記 億 體 電 容 器 中 之 η 荷 於 是 可 驅 動 位 元 線 0 填 寫 1 由 於 記 億 體 密 度 是 由 __- 桓 畤 代 至 另 一 侮 時 代 而 逐 m 增 頁 1 | 加 » 刖 單 一 鼋 晶 醱 - 記 億 m 單 胞 所 需 之 面 積 必 須 一 代 一 1 I 代 地 降 低 〇 瑄 樣 會 造 成 基 本 技 術 性 上 之 實 際 間 匾 0 例 如 1 1 記 憶 體 電 容 器 在 較 小 面 稹 之 單 一 電 晶 體 - 記 億 體 單 胞 之 ! if 情 況 下 仍 然 必 須 可 儲 存 —» 霍 最 小 數 量 之 電 荷 9 以 便 能 m 1 驅 動 位 元 练 4 [ 1 此 一 問 題 在 另 — 棰 DRAM - 單 胞 配 置 (其中使用所諝增益 1 1 m 單 胞 作 為 記 億 醱 單 胞 )中須避開》 此時資訊亦以電荷之 J 1 緣 1 形 式 儲 存 9 但 電 荷 不 必 直 接 驅 動 位 元 線 1 而 是 儲 存 在 電 晶 體 之 閘 搔 電 極 中 且 只 作 為 闥 棰 電 極 之 控 制 用 9 因 此 原 I 本 數 量 很 少 之 m 荷 即 已 足 夠 0 1 1 在 Η . Η e s h a ,i所 箸 之 1996 I ΕΕ Ε J. 0 f S 〇 1 id S t a t e 1 1 C i Γ C u i t s 9 Vo 1 . 3 1, N 0 · 3中 描 述 一 種 含 有 三 傾 電 晶 醴 1 [ 之 增 益 型 單 胞 〇 電 荷 儲 存 在 第 一 η 晶 釀 之 闥 棰 霣 m 中 〇 1 1 1 此 種 電 椅 之 儲 存 作 用 是 藉 助 於 第 二 電 晶 體 來 兀 成 0 第 一 電 晶 髑 之 闞 極 罨 極 是 舆 第 -3 電 晶 匾 之 第 源 棰 / 汲 極 匾 1 1 1 1 1 本紙張尺度適用中國國家樣準(CNS ) Α4規格(210X297公釐) 4 彳 982 0 A7 B7 經濟部中央標準局員工消资合作社印製 五、發明説明( > ) 1 1 相 連 接 且 第 二 電 晶 體 之 第 二 葱 極 / 汲 棰 區 是 舆 寫 入 用 1 1 I 之 位 元 線 相 建 接 〇 第 二 霄 晶 體 之 閘 極 電 極 是 由 寫 人 用 之 1 宇 線 所 控 制 以 便 進 行 儲 存 作 用 〇 電 椅 之 數 量 以 及 其 所 代 請 1 先 表 之 資 訊 (其傜儲存在第- -電晶體之閘極電極中)是 由 寫 閲 讀 I 入 用 之 位 元 線 上 之 電 壓 所 決 定 〇 資 訊 之 讀 出 是 藉 肋 於 第 背 1 I 之 電 晶 體 來 ti!n TG 成 〇 第 一 電 晶 體 之 第 二 源 m / 汲 極 區 是 與 注 意 1 事 ί 第 三 電 晶 體 之 第 —^- m 棰 / 汲 極 區 相 連 接 且 第 — 電 晶 體 之 項 再 t 第 二 源 m / 汲 極 匾 是 與 讀 出 用 之 位 元 線 相 連 接 〇 第 三 電 寫 本 I 晶 體 之 閘 棰 電 極 是 由 謓 出 用 之 字 線 所 控 制 以 便 進 行 讀 出 頁 1 1 過 程 〇 電 荷 之 數 量 及 其 所 代 表 之 資 訊 是 經 由 謓 出 用 之 位 1 1 元 線 而 被 讀 出 〇 1 1 本 發 明 之 目 的 是 提 供 種 DRAM 早 m 配 置 > 其 含 有 增 訂 益 型 〇〇 早 胞 (其分別具有三傕電晶體)以作 為 記 憶 JUK 腊 單 胞 且 1 能 以 特 別 高 之 封 裝 密 度 而 製 成 〇 此 外 > 本 發 明 亦 提 供 此 1 種 DRAM on m 胞 配 置 之 製 造 方 法 〇 1 I 上 述 的 是 緒 由 丰 請 専 利 範 圍 第 1 項 之 DRAM - 單 胞 配 1 1 置 來 逹 成 其 製 法 方 法 則 依 據 串 請 專 利 範 圍 第 9 項來逹 岐 1 成 本 發 明 之 其 它 構 造 敍 述 在 其 餘 之 袖 請 專 利 範 圍 中 〇 1 | 在 本 發 明 之 DRAM - 〇〇 単 胞 配 置 中 » 記 億 體 〇〇 早 胞 中 至 少 有 1 1 —* 電 晶 體 是 以 垂 直 式 電 晶 體 構 成 〇 記 億 體 cm 単 晦 之 所 有 三 1 I 傾 電 晶 體 都 是 以 垂 直 式 電 晶 體 構 成 是 有 利 的 這 曰 疋 因 為 I | 記 憶 體 單 胞 之 面 積 可 因 此 而 變 得 特 別 小 0 «1 1 本 發 明 之 領 域 包 括 ; 在 第 一 構 渠 和 第 二 構 渠^之邊 緣 形 成 上 述 之 三 個 電 晶 體 f 其 中 此 二 m 構 渠 基 本 上 是 互 相 平 1 I -4 1 1 1 本紙浪尺度適用中國K家橾準(CNS) A4規格(2丨OX 297公釐) A7 B7 經濟部中央標準局員工消費合作社印袋 五、發明説明 ( ) 1 1 行 的 〇 第 一 電 晶 體 閘 榷 電 極 (資訊儲存於其中) 能 舆 第 二 1 1 1 電 晶 體 之 第 一 源 極 / 汲 槿 匾 相 連 接 是 Μ 由 一 導 m 性 结 構 1 來 完 成 f 此 - 導 電 性 結 構 例 如 在 第 —* m 渠 内 部 是 和 第 二 讀 1 I 先 邊 緣 相 鄰 接 的 此 三 傾 電 晶 體 中 任 —«* m 都 不 是 形 成 在 第 閲 讀 1 一 邊 緣 上 〇 背 面 1 I 之 I 於 是 在 不 同 電 晶 體 之 相 鄰 的 由 第 一 導 電 型 所 摻 雜 之 源 意 古 1 I m / 汲 棰 區 之 間 沿 箸 第 一 溝 渠 和 第 二 溝 渠 之 邊 旗 不 會 有 Ψ 項 4 1 Ί I 電 流 流 動 在 這 些 雷 晶 體 間 之 第 _- 溝 渠 和 第 二 m 渠 之 邊 填 寫 1 本 Λ<~ I 緣 上 藉 由 傾 斜 式 之 植 入 作 用 可 産 生 高 接 雜 之 通 道 - 停 止 頁 'w 1 I - 區 〇 這 些 通 道 一 停 止 - 匾 是 以 和 第 一 導 電 型 相 反 之 第 1 1 二 導 電 型 來 進 行 摻 雜 〇 1 1 為 了 滅 小 記 億 體 DCS 単 胞 之 面 積 > 則 當 相 鄰 之 電 晶 體 (其在 1 ΐτ i 電 性 上 是 互 相 連 接 的 )互相叠合時是有利的Ρ 本 發 明 之 領 域 除 了 記 億 體 HCI 単 胞 之 m 電 晶 體 以 及 使 其 I 它 紐 件 (例如, 電容器) 積 體 化 於 記 憶 體 〇〇 早 胞 中 這 些 待 點 1 1 之 外 * 另 外 亦 涉 及 DRAM — 早 胞 配 置 各 種 性 質 之 改 良 〇 l i 由 於 漏 電 流 之故 資 訊 必 須 在 固 定 之 期 間 重新 寫 人 第 一 電 晶 體 之 閘 掻 m 極 0 為 了 增 大 此 種 期 間 1 則 各 記 億 I 體 單 胞 分 別 設 置 電 容 器 是 有 利 的 此 一 電 容 器 之 第 一 1 板 Η 是 與 第 電 晶 amt 腊 之 閘 極 電 m 相 連 接 0 1 1 本 發 明 以 下 將 依 據 顯 示 在 圖 式 中 之 實 施 例 作 詳 細 描 述 1 i 〇 圖 式 簡 BC3 単 說 明 如 下 : 1 第 1 圖 顥 示 第 一 基 體 之 表 面 t 其 14 分 成 第 一 區 和 第 二 ’ | 區 9 第 區 包 括 第 區 1 第 -5 區 包 括 第 四 區 基 體 中 會 1 I 1 i 1 1 本紙張尺度適用中國國家揉隼(CNS ) A4規格(210X297公釐) 4 1 9 82 Ο Β7 經濟部中央標準局員工消費合作社印裝 五、發明説明( 4 ) 産 生 第 一 溝 渠 和 第 二 溝 渠 〇 第 2 a 圖 顔 示 一 種 沿 箸 第 一 匾 之 中 線 經 由 層 中 所 摻 雜 之 第 _- 基 體 所 顯 現 之 第 一 横 切 面 9 然 後 産 生 第 一 隔 m 請 先 層 第 一 溝 渠 9 第 二 溝 渠 » 第 —- 電 晶 醱 之 第 一 源 掻 / 汲 閲 讀 m 區 , 第 二 電 晶 體 之 第 二 源 m / 汲 極 區 P 第 三 電 晶 體 之 背 ιέ 之 第 二 源 搔 / 汲 極 匾 $ 第 一 通 道 — 停 止 區 以 及 第 二 通 道 I 4 - 停 止 - 區 〇 事 項 1 1 第 2 b 圖 沿 箸 第 二 區 之 的 中 線 在 平 行 於 第 —«· 描 切 面 填 寫 ! 本 之 第 二 横 切 面 中 由 第 2 a圖 所 構 成 之 基 體 e ΐ 1 I 第 3 圖 由 第 2 b 圖 所 構 成 之 横 切 面 • 然 後 産 生 第 二 電 1 1 晶 體 之 第 一 源 棰 / 汲 極 m > 第 三 電 晶 醴 之 第 一 源 棰 / 汲 I ί 搔 區 9 第 _. 電晶體之第二源極/ 汲掻區, 閘棰介電質, ! 訂 第 一 電 晶 體 之 閛 棰 電 槿 * 第 二 電 晶 體 之 閘 棰 電 棰 以 及 第 1 zr 電 晶 體 之 閛 掻 電 極 〇 1 第 4 圓 由 第 2 a . 圖 所 構 成 之 横 切 面 然 後 産 生 第 二 電 1 1 晶 體 之 第 一 源 棰 / 汲 m 區 第 三 電 晶 體 之 第 一 源 棰 / 汲 1 1 棰 區 第 一 電 晶 體 之 第 二 Μ 極 / 汲 棰 匾 9 閛 棰 介 電 質 9 | 第 一 閘 極 電 極 第 二 電 晶 體 之 閘 極 電 極 > 第 三 電 晶 醱 之 1 I 闊 捶 電 槿 9 第 一 隔 離 結 構 以 及 第 二 隔 離 結 構 〇 1 1 第 5 圖 由 第 4 圖 所 構 成 之 横 切 面 » 然 後 産 生 導 電 性 結 1 | 構 t 其 使 第 —· 電 晶 體 之 閘 榷 電 極 能 與 第 二 電 晶 體 之 第 . I J 源 極 / 汲 極 區 相 連 接 〇 1 第 6 圖 由 第 5 圖 所 構 成 之 横 切 面 % 然 後 産 生 位 元 線 以 1 及 位 元 線 之 接 觸 區 〇 -6 - ! 1 1 1 1 本紙張尺度逋用中國國家橾準(CNS > A4規格(210X297公釐) 4 1 9 82 Ο υ Α7 Β7 五、發明説明(^ ) 第7圖顯示一種經由一層中所接雜之第二基體所顯現 之横切面,其類似於第2圏中之横切面,然後植入第一 匾且沈稍第一隔離層,導罨層以及第二隔離層β 第8圓由第7匾所構成之横切而,然後産生第一溝渠, 第二溝渠,第一電晶之第一源極/汲極區,第二電晶體之 第二源棰/汲極匾,第三電晶體之第二源棰/汲極匾,通 道-停止-匾,第二電晶體之第一源棰/汲捶區,第三 電晶體之第一源榷/汲掻匾,第一電晶體之第二源摧/汲 極匾,閘極介罨質,第一電晶體之閘搔電棰,第二電晶 體之閘極電樯,第三電晶體之閘搔電掻以及第一隔離結 構。 第9圖由第8圖所構成之横切面,然後産生第二隔離 結構以及導電结構。 第lfl圏顯示一種經由第三基體所顯現之横切面,其類 似於第2 圖中之横切面,然後産生第一隔離層,導電 層以及以Si02埔入之第一溝渠和第二溝渠。 第11匾由第1〇_所構成之横切面,隨後産生凹口。 經濟部中央樣準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第12圖在製成DRAM-單胞配置之後經由第四基體所顯 現之橫切面,其類似於第6圖中之横切面,DRAM-單胞 配置之記億體單胞分別含有三個垂直式電晶體以及一倨 電容器。 依據第一實施例,由矽所構成之第一基體1須P-摻雜 成含有一層厚度大約為2;ue且與第一基體1之表面0相 郯接之層S ^摻雜物質之濃度大約是10 表而0 -7 - 本紙張九度適用中國國家橾準(CNS ) A4規格(210X297公釐) '419 82 0 v A7 B7五、發明説明(b ) 種 區一 η 是 第Β2 和區 Β 二 區第 一 和 第Β1 括區 包一 第 閲 參 請 /1" 2 為 約 大 度 寛 第之互 f 是 ί ^ 2 圖5 i 圓 第式 。形 三 第 2 -Β 之 區形 二方 第長 5 括 Β 包 區Β1 一 匾 第一 〇 第 伸 〇 延接 而鄰 行相 平互 相且 互置 且配 itη·ϋ 地 CE3 替 - Μ交Β3 條相區 度 -,¾ Ϊ 第 5 寬 2 之 } 2 是 約 大 0 " 的一 Λί鄰第 ).5相之 }之鄰 1 目 B if 區 ο 是 約 長一二B 且 第區 之鄰 3 1 B 相 點第 中的 閲 參 請 Μ 大 ttff 距 的 間 圖 1 是 第約 小 最 的 間 之 3 B 匾 三 中 圖 於 示 顯 未 y(«- 罩 遮 阻 光 1 第 於 助 藉 0 η 是 約 大 離 距 4 η Β ο I 5 區 1 四約 第大 之楢二 5 生 0.産 為式 約方 大入 度植 寬由 且藉 可 1 則 為 , 約丨 大 度 長 蓋 覆 其
鬪 1 0 閲 參 -IB 雜是 摻B4 η-區 之四 0^0 2 Bit 閲 參 請 和 圖 6 區 雜 第10 的 X 間 5 a之是 3 I B 約 區大 三度 第濃 在質 G 置物 匾配雜 摻 之 圖 b 之 2 B 匾 之摻 述 。 上部 , 内 經濟部中央標準局員工消費合作社印製 在表面0上沈積一層由Si02所構成之第一隔離層si且 藉助於第二光阻進罩(未顯示於圖中)以非等向性之蝕刻 方式對第一隔離層S1進行結構化 <請參閲第2a圖和第2b 圃)。CHF3+ 02例如睡合作為蝕刻劑β藉由選擇性地 對Si02進行矽之非等向性蝕刻,則可産生第一溝渠G1和 第二溝渠82{請參閲第2a圖和第2b圖),溝渠61和62 是垂直於第一區B1和第二區B2而互相平行地延伸β已结 構化之第一隔離層S1可作為遮罩。HBrF適合作為蝕刻劑 〇第一溝渠G1和第二溝渠G2大約是0.6;um深,〇.5/<·寛 以及50G#ii長且互相交替地配置箸。第一溝渠G1之中央 線和第三區B3之中央之間的最短距離以及第二溝渠6 2之 -8 - -----------,衣-------訂—^-----』線I. ' y - (請先鬩讀背面之注意事項再填寫本頁〕 本紙張尺度適用中國囷家標準(CNS ) A4規格(210X297公釐) Α7 Β7 - 4 1 982 Ο 五、發明説明(7 ) (請先閲讀背面之注意事項再填寫本頁) 中央線和第三匾B3之中央之間的最短距雔大約是625na (奈米E域G在第三匾B3内部所剩下之部份適合用作 第二電晶體之第二源棰/汲極區2S/D2且同時可用作第三 電晶體之第二獠極/汲極區3S/D2。匾域G在第三區B3之 間的第一區B1内部所剩下之部份適合用作第一電晶體之 第一源搔/汲極匾1S/D1。區域G在第二區B2内部所剩下 之部份使沿著第二溝渠G2而相鄰之第一電晶體的第一猓 極/汲掻匾1S/D1互相連接。 藉肋於第三光阻遮罩(其覆蓋第一匾Β1以及第一溝渠G1) ,則藉由植入法可産生Ρ-摻雜之第一通道-停止-區C1 (請參閲第2a匾)。此種植入法偽以傾斜方式進行,使 得第一通道-停止-匾C1鄰接於第一溝渠G1之第二邊緣 1F2且鄰接於第二溝渠G2第一邊緣2F1之存在於第二區B2 内部之部份。在第一溝渠G1之第二邊緣上以及在第二溝 渠G2之第一邊緣上第一通道-停止-區C1之寬度大約是 iOOn·。第一通道-停止-區C1之摻雜物質濃度大約是 1 0 19 c II 3 0 經消部中央標準扃员工消介合作社印裝 赭肋於第四光阻遮罩(未示於圃中,其未覆蓋第二區B2 ),則藉由植入法可産生(P—摻雜之第二通道-停止-區 C 2 (請參閱第2b圖)。此種植入法傜以傾斜方式進行,使 得第二通道-停止-區C2鄰接於第一溝渠G1之第一邊緣 1F1且鄰接於第二溝渠G2之第二邊緣2F2。在第一溝渠G1 之第一邊緣1F1上以及第二溝渠G2之第二邊緣2F2上第二 通道-停止-區C2之寛度大約是c*3 9 藉肋於第五光咀遮罩(未示出,其覆蓋第二區B2),則 藉由植入法可産生第二電晶體之舆第一溝渠G1底部相鄰 接之第一潁楢/汲楱匾2S/D1以及産生第Ξ電晶體之與第 '__:_^_ 本紙張尺度迸用中國國家標準(CNS ) A4規格(210X 297々i"l 經:欢部中次榡率局员^消资合作社印^ 4 1 9 8 2 Ο^ ΑΊ ____ Β7 ---------- -------…… _____ 五、發明説明Μ ) 二嫌渠G2底部相郯接之第一源極/汲極區3S/D1(其同時 也楚第一電晶體之第二源極/汲極區1S/D2,謓參間第4 麵)。随後所進行之RTp_方法可驅動第二電晶體之第一源 搔/汲極匾2S/D1之摻雜物質以及第三電晶醴之第一療極 /圾棰區3S/D1之摻雜物質〇第二霄晶體之第一顴槿/汲 槿匾2S/D1以及第三雷晶臞之第一源極/汲極® 3S/D1是 η~摻雜的且摻雜物質濃度大約是5 xl〇2〇c·3· 轉由熱氣化作用來産生閘槿介電質Gd,其覆蓋第一溝 渠61之第一邊線1F1,第二邊緣1F2和底部且覆蓋第二溝 蕖G2之第一邊綠1F2,第二邊線2F2和底部(請參閲第3 圖)。 然後沈積厚度大約為15 0nn之摻雜的多晶矽且進行回蝕 刻,使得在第一溝渠61和第二溝渠G2之邊緣上産生間隔 物(spacer,請參閲第3、4圖)。C2Pe+〇2例如適合作 為蝕刻劑。在第一溝渠G1之第一邊緣1F1上之間隔物可作 為寫入用之字線WS。在第二溝渠G2之第一邊绨2F1上之間 隔物可作為謓出用之字線間隔物之第一部份(其配置 在第一區B1之内部旦和第二溝渠G2之第二邊终2F2相鄰接 )作為第一電閘極笛棰Gal。寫入用之宇線》fS之配置在第一 區ΙΠ内部之此一部份是作為第二電晶體之閘極霄極6a2。 讀出用之字線W A之配置在第一匾B1内部之此一部份是作 為第三電晶塍之閘棰電極Ga3e藉肋於第六光阻遮單(未 示於圖中,其在第二匾B2中未S蓋第一溝渠61之第二邊 緣1F2以及第二溝渠G2之第二邊線2F2),則藉由多晶矽之 蝕刻可去除間隔物之第二部份,使得閛栴電極Sal可和沿 箸第二溝渠G2而柑鄰接之第一電晶賭互相隔離(鯖參間*第 3、4麵)。和第一通道-停止-匾C1以及第二通道-停止 ___ __丄 Q·:__ 本紙张尺度適用中國园家標準(CNS ) 格(210X 297公釐) (讀先閲讀背面之注意事項再填寫本頁,)
X
、1T 經濟.砰中夾榡準局貝二消费合作社印^ 4 1 9 82 0 五、發明説明(9 ) -匾C2相鄰接之間隔物由於第一 5S道-停止-MCI和第 二通道-停止-區C2較高之摻雜物質綦度而不會在第一 通道停止-匾C2C1和第二通道-停止-區C2 Φ ®生通道電流。相鄰之第二電晶體 之通道匾以及相鄰之第三電晶體之通道區於是可互相隔 離。 為了形成第一隔離結構II,則第一溝渠G1和第二溝渠 G2須填入Si02 ,其中先沈積Si〇2 ,然後再進行等向性 之回轴刻(請參閲第4圈)〇
Si02沈積之厚度大約是25Gni且随後_助於第七光阻 遮箪(未示於圜中,其在第一區B1内部中未覆蓋第一溝渠 G1之第二邊绨1F2以及第二溝渠G2之第二邊線2F2)來進行 蝕刻,於是産生第二隔離結構12(請參閲第4團>。 然後藉肋於第八光阻遮罩(未示於圃中,其在第一區B1 内部中未覆蓋第一溝渠G1之第二邊緣1F2)首先以例如 C2 F6 +02對多晶矽進行牲刻,然後例如以CHF3 +〇2對 3102進行蝕刻,使得在第一溝渠G1之第二邊銻1F2上之 間隔物被去除且露出第一溝渠G1之底部的一部份。 然後沈積厚度大約是150η·之摻雜的多晶矽。_助於第 九光阻疲罩(未示於圖中,其在第一區Β1中覆蓋第一溝渠 61之第二邊緣1F2以及第二溝渠G2之第二邊緣2F2)對多晶 矽進行蝕刻,於是産生一種具有水平成份Lh和垂直成份 LV之導電結構L ,其可將第一電晶體之閛棰電SGal連接 至第二電體之相關的第一源極/汲搔區2S/D1(請參閲第 5圖}。 随後産生第三隔離結構13,其中須沈積厚度大約是 500η*之Si02且藉助於第十光阻遮箪(未示出,其未覆蓋 第三1SB3)夾准行轴划亩荃笛二菹基_夕隹二Μ堪/淋 本紙张尺度迸用中囷囤家標準(CNS ) Λ4現格(210X297公釐> -11- yt. --:-------)------訂——^-----.^-. ---- - * (請先閱讀背面之注項再填寫本I·) 4 1 982 Ο Α7 Β7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( ) 1 Ί 匾 3S/D 2之- -部份露出為止(諸 參閲 第6 圖 )〇 然後例如沈 1 1 I 積 一 層 m 且 進 行 回 站 刻 9 於 是 可形 成即 將 産 生 之位 元線 1 j Β 所 裔 之 接 觸 匾 Κ 1 〇 SF 6 例 如 適合 作為 蝕 刻 m 。位 元線 請 1 1 先 Β 是 條 形 的 且 垂 直 於 寫 入 用 之 字線 WS和 讀 出 用 之宇 線HA 閱· 讀 1 .背 1 而 互 相 平 行 地 延 伸 〇 面 I 之· 1 I 為 了 産 生 位 元 線 B, 首先須沈積〜 -層鋁, 然後藉助於第 注 意 1 1 事 1 十 - 光 姐 遮 罩 (未示於圖中, 其未覆蓋第二區S 2 >來 進行 項 再 ί I 結 構 化 {參考第6 m )〇 填 寫 .本 1 在 第 二 實 施 例 中 t 由 矽 所 構 成之 第二 基 am 歴 1 ' 須P- 摻雜 頁 、_ 1 1 成 含 有 一 層 厚 度 大 約 為 2 μ η 且 與第 二基 體 ί · 之 表面 0 相 1 1 1 鄰 接 之 層 S ' 〇 摻 雜 物 質 之 濃 度 大約 是10 17 C通-3 〇類 似於 1 1 第 一 實 施 例 第 二 基 體 1 ' 之 表 面0 包括 第 區 和第 二匾。 訂 1 1 類 似 於 第 一 實 施 例 第 一 區 包 栝第 三區 且 第 二 匾包 括第 四 區 〇 就 像 第 一 實 施 例 一 樣 ί 藉由 植入 法 可 産 生一 種深 1 度 大 約 是 1 5 On m之η -摻雜區G < 0 随後沈稹- -層厚度大約是 1 1 15 On β之由s i 0 2 構 成 之 第 一 隔 離層 S 1、 其上沈積- -層 [ I 由 多 晶 矽 所 搶 稱 成 之 導 電 層 S L 1 其上再沈積- -層厚度大約 線 1 是 20 0 η β之由S ί 0 2 構 成 之 第 二 隔離 層S2 '( 請 參 閲第 7圖)〇 I 然 後 就 像 第 實 施 例 一 樣 産 生第 一溝 渠 G 1 • * 第二溝渠 1 1 G2 量 » 第- -電晶體之第- -源棰/ 汲槿區1 S /D 1 t I 第三電晶 1 I 體 之 第 二 源 極 / 汲 m 區 3S /D2 ' 以及 第二 電 晶 體 之第 二源 1 I 極 / 汲 極 區 2S/D2' 0 然 後 m 由 選擇 性地 對 矽 來 進行 S io 2 1 之 蝕 刻 以 便 去 除 第 二 隔 離 層 SZ '之其餘部份β 然後就像第 1 '1 一 實 施 例 一 樣 産 生 第 一 通 道 - 停止 -匾 C 1 f 第二通道- - 1 1 -1 2- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X29?公釐) 4 1 982 Ο Α7 Β7五、發明説明(Η ) 停止-匾C2',第二電晶體之第一源極/汲棰匾2S/D1、 第三電晶體之第一源搔/汲棰區3S/D1·,第一電晶體之 第二源槿/汲極區1S/D2’,闕棰介電質Gd_,第一電晶釀 之閛棰電棰Gal'第二電晶體之閘棰電極Ga2',第三電 晶體之閘極電棰<5a3',寫入用之宇線以及謫出用之字線 。就像第一實施例一樣,閘極電極Gar藉助於第六光阻 遮罩而與沿箸第二溝渠62'相鄰之第一電晶體互相隔離β 就像第一實施例一樣,然後第一溝渠Gl和第二溝渠G2_ 以Si02構成之第一隔離結構II’填入。藉肋於十二光阻 遮罩(未示於圖中,其在第一區中覆蓋第一溝渠G1’之第 二邊緣以及第第二溝渠G2’之第二邊緣),則可選擇性地 對Si02來進行多晶矽之蝕刻(請參閲第8圖)。然後産生 第二隔離結構12‘,其中須沈積Si02且g肋於第十三光 阻遮罩{未示於圍中,其在第一區中未覆蓋第一溝渠6厂 之第二邊線)來對Si02進行蝕刻直至導電層SL’之一部份 露出為止。然後對多晶矽進行蝕刻,再對Si02進行蝕刻 ,使第一溝渠Gl_底部之一部分露出。然後沈積厚度大約 為250ηΒ之摻雜的多晶矽且進行回蝕刻,於是産生一種具 有水平成份Lh'和垂直成份Lv'之導電結構L_,其可將第 一霄晶體之閘極電極Gal’連接至第二電晶體之第一源棰 /汲搔區2S/D1'(請參閲第9圖)β 就像第一實施例一樣,然後産生第三隔離結構,位元 線以及位元線之第一接觭匾。 在第三實施例中,由矽所構成之第三基醱1"須Ρ-摻雜 -1 3 - -----.----,------ίτ·------绛' (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適州中國囤家標準(CNS > Α4規格(210X297公釐) 4(9 82 0 'Η A7 B7五、發明説明( 相第 ο 像 商就 表。 之-3 η Β n c 體17 基10 三是 第约 與大 且度 V 2 之 為質 約物 大雜 度接 厚 〇 層s' 一 層 有之 含接 成鄰 包由 匾藉 一 下 第況 ; 情 區之 二罩 第遮 和霈 區不 一 ο 第匾 括四 包第 0"括 面包 表區 ,二 樣第 一 且 例區 施三 實第 1 括 類層成 後離構 然隔 2 ο 一10 Μ 1Ϊ CS 第 匾之 雜成 摻構 - η 2 之10 m S on由 15層 為一 約生 大産 度樣 深一 種例 一 施 生實 産二 法第 入於 植似 層 0 隔)<, 二圖 1st ο 每 1 之第 ! 2 由 G 層渠 1 溝,二 L·'第 S , i 及 0 ,, IMK- 1 G 導渠 之溝 成一 構第 矽 , 晶 2 多 由 層 閲 參 謫 經濟部中央標準局員工消費合作社印製 然後須沈積Si02且進行商蝕刻,於是在第一溝渠和第 二溝渠中填入Si〇2 (請參閲第10圓)。藉肋於第十三光阻 遮單(其未覆蓋第四區)首先對Si02進行蝕刻,然後再對 多晶矽蝕刻,然後再蝕刻Si〇2,使表面之一部份露出》 去除第十三光阻遮罩。然後産生一些凹口,於此選擇性 地對Si02進行矽之蝕刻直至深度大約為3 0 0 HI為止。區 域G"之其餘部份滴合作為第二電晶體之第二源極/汲極 區,第三電晶體之第二源極/汲極區以及第一電晶體之 第一源棟/汲極區。然後對Si02進行鈾刻,使第一溝渠 Gl_'及第二溝渠G2”之邊緣和底部裸露出來。 然後就像第二實施例一樣産生第一通道-停止-區, 第二通道-停止-區,第三電晶體之第一源棰/汲極區 ,第一電晶體之第二源極/汲棰匾,第二電晶體之第一 源極/汲極區,閘極電介質,第一電晶體之閘搔電極, 第二電晶體之閘極電極以及第二電晶體之閘搔電極。藉 -14- -----------_ %-------訂 I L-----^ 1. r (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 經漭部中次標準局負工消资合作社印犁 4 19 82 0 A7 B7五、發明説明(< ) 助於第+四光阻遮罩(其在第二匾中未覆蓋第一溝渠之第 二邊鋒和第二溝渠之第二邊緣且未覆蓋第三匾以及未覆 蓋第四區之一部份)而對多晶矽進行蝕刻,於是閘極電棰 與沿箸第二溝渠而相鄰接之第一電晶體互相隔離且第二 源棰-汲極區與沿著第二構渠而相鄰接之第二電晶體互 相隔離》 然後類似於第二實施例而産生導電結構,位元線以及 位元線之第一接觸區。 在此三個實施例之記億醱單胞中可設置電容器,這將 在第四實施例中說明,就像第一實施例一樣,須産生第 一溝渠,第二溝渠G1** ,第一電晶體之第一源極/ 汲掻匾1S/D1* ,第三電晶體之第二源棰/汲棰區3S/D2* ,第二電晶體之第二源極/汲棰區2S/D2·,第一通道-停止-匾C1·,第二通道-停止-匾,第二電晶體之第 一源槿/汲極區2S/D1* ,第三電晶體之第一源極/汲搔 區3S/D1",第一電晶髑之第二源棰/汲棰區1S/D2* , 閘極介電質G d ·,第一電晶體之閛棰電掻G a 1 ·,第二電 晶體之閘®電極Ga2* ,第三電晶體之閛棰電棰Ga3* , " kj (讀先閱讀背面之注意事項再填寫本頁) 線 第 * V , L * 份 1A I 成 構 結 離和 隔· lLh 第份 , 成 線平 宇水 之有 用具 出及 讓以 線12*1 字播構 之結結 rm 隹 1— 月 入隔導 寫二之 i 2 s s 由層 藉離 後隔 然 一 生 産 來 積 沈 之 大 度 厚 層 罩 遮 阻 光 五 十 第 於 肋 0 之Ρ > 中 on圖 3 於 為示 約未 第 於L*第 位構於 蓋結位 覆電至· 未導直 其之刻
極 源 1 第 之 體 晶 1 jJSDT 份 成 平 水 之 部 之 進 汲來 \1/ "份 極 汲 / 極 源 1 第 之 0 晶 i ιρν 匾行1S 捶進匾 上蝕之 * 之上 本紙张X度遍州中SS家樣4*. ( CNS ) Μ規格(210Χ297公嫠) 經濟部中央標準局貝工消費合作社印製 4 1 9 82 0 ‘ α7 Β7 五、發明説明(4 ) 導電結構L**之水平成份Lh**之部份露出為止。然後産生 此種邸将産生之第一電容器板片P1·之第二接觸區K2· ,其中須沈積例如鎢且進行回蝕刻。 隨後例如沈積厚度大約為2〇βηπι之鉑。藉助於第十六光 咀遮罩(未示於画中,其在第一匾内部未覆蓋位於第二電 晶體之第二源梅/汲極區2S/D2*上方以及第三電晶體之 第二源極/汲捶匾3S/D2"上方之第二隔離層S2*之部份 >例如以Ci2+02來對鉑進行蝕刻,於是産生第一電容器 板 Η P1"。 然後沈積厚度大約為2〇η*之餌缌鈦酸迤,其上再沈積 厚度大約是200n e之鉑〇 g助於第十七光阻遮罩(未示於 圏中,其未覆蓋此種平行於第一溝渠而延伸且配置在邸 將産生之第一接觸匾Kle之間的條形區,這些條形區包 括第一電容器板HPle ),則例如以Cl2+02同時對鉑和 鋇锶鈦酸塩進行蝕刻,於是産生第二電容器板HP2*和 電容器介電質Kde 。 然後就像第一實施例一樣産生第三隔離結構13* ,位 元線B*之第一接觭ΕΚ”以及位元線B"。 上述實施例之許多受型是可想像得到的,這些變型同 樣是在本發明之領域中。特別是上述各層,區域以及溝 渠之大小可依各別之需求進行調整。同樣情況亦可適用 於所建議之摻雜物質濃度。由3102所構成之各結溝和各 層特別是可藉由熱氧化作用或沈積方法而産生。多晶矽 可在沈積期間或沈積之後進行摻雜e若不用摻雜之多晶 -1 6 - : > ------17--1-----練 τ (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中困K家梯準(CNS > A4規格(210X297公釐) 4 19 820.4 A7 B7 五、發明説明(^ ) 矽,則例如亦可使用金鼷矽化物及/或金屬。具有高的 介電常數之介電質適合作為電容器介電質之材料,例如 SI之 OV積 er沈 p J ί 已 礦對 钛不 鈣若 機 學 化 用 使 可 亦 則 刻 蝕 回 行 進 蝕 行 進 再 地 撖 輕 後。 随構 且結 構電 結導 離生 隔産 一 於 第用 生適 産亦 來況 法情 光樣 抛同 式 0 械刻 (請先閱讀背面之注意Ϋ.項再填寫本頁) T '-° 魄 經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210X297公釐) 4 1 9 82 0 a A7 B7 五、發明説明(a ) 1 , 1 Μ ", 1 * 11,11' ,11* I 2 , I 2 ' , I Ζ ** 13,13* … S 1 , S 1 ' , S 1 * S 2 , S2 _,S2 * G , G 1 , G ".... .....基髏 .....第一隔離結構 .....第二隔離结構 .第三隔離結構 .....第一隔離層 .....第二隔離層 .區域 表面 ——第一溝渠 ——第二溝渠 .導電結構 G 1 , G ] M , G 1 * G 2 , G 2 " , G 2 * L , I, r , L * .. V.....凹口 B , B * .....位元線 S,S,,S ”,S * .....層 WA.....讀出用之宇線 WS.....寫入用之字線 K 1 , K 1 K 2 , K 2 * . G d , G d 1 , G d 第一接觸區 第二接觸匾 ——閘極介電質 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 -1 8 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐>

Claims (1)

  1. “19 82 0 : ui 第87 107706號"DRAM-單胞配置及其製造方法”專利案 87年8月修正 申請專利範圍
    Mi 煩請委Μ明 ,Μ... 绫齊郎 tit瞟合咋it^lt 1 ·一種DRAM-犟胞配置,其 -具有記億醵單胞,其含有第一霉晶體,第二霣晶饉 和第三霄晶體, -第一電晶體之鬧極電極(6al)是與第二電晶體之第一 源槿/汲棰區(2S/D1)相連接, -第二電晶體之第二源棰/汲掻區(2S/D2)是輿寫入用 之位元線(B )相連接· -第二電晶薛之閘極電極(Ga2)是舆寫人用之宇線(WS) 相建接, -第三電晶醭之閘搔電榷(Ga3)是舆讀出用之宇線UA) 相連接, -第一電晶體之第二源棰/汲極區US/D2)是與第三電 晶體之第一源極/汲棰區(3S/D1>相連接, -第三電晶髏之第二源® /汲掻匾(3S/D2)是與讀出用 之位元線(B>相連接,此種DRAH-單胞配置之待撤為 -第一電晶體,第二電晶體和第三電晶體是垂直式 NOS-電晶醱。 2.如申請專利範圍第1項之DRAM-單胞配置,其中 -由半導醱材料所構成之基體(1)中已存在之第一溝蕖 (G1)之第一邊緣設有閘棰介電質(Gd), -第二溝渠(Ga2)之第一邊绨設有閛搔介電質(Gd), -第一溝渠(G1)和第二溝渠(G2)基本上是平行地延伸 著, -寫入用之字線(WS)沿著第一溝蕖(G1)而延伸, -讀出用之宇線(WA)沿箸第二溝渠(G2)而延伸, -第二罨晶體之閘摧電極(Ga2)在第—溝渠(G1)内部是 -1 9- 本紙張尺度適用中國國家標準(CNS ) A4規淋(2丨0X297公釐) ---^---:------V— (請先閲讀背面之注意事項再填寫本頁) 、1Τ 4 1 9 82 Ο Α8 Β8 C8 D8 六、申請專利範圍 舆第一溝渠(Gl>之第一邊緣(1F1)相鄰接, -第三電晶體之閛棰電極(Ga3)在第二溝渠(G2)内部是 與第二溝渠(G2)之第一邊緣<2F1)相鄰接。 3. 如申請專利範圍第2項之DRAM-單胞配置,其中 -第二電晶體之第一源掻/汲棰匾(2S/D1)是輿第一溝 渠U1)之底部相鄰接, -第三電晶體之第一源極/汲搔匾(3S/D1)是與第二溝 渠(G2)之底部相鄰接, -第二電晶體之第二獠掻/汲極區(2S/D2)是與第一溝 渠(G1)之第一邊緣(1F1)相鄰接, -第三電晶體之第二源搔/汲掻區(3S/D2)在側面上是 舆第二溝渠(G2>之第一邊综(2F1)相鄰接, -寫入用之位元線(B)和讓出用之位元線(B)是垂直於 寫入用之字線(WS)和讀出用之字線UA)而延伸, -寫入用之立元線<B)是配置於第二電晶體之第一源棰 /汲極區(2S/D1)上方,讀出用之位元線(B)是配置 於第三電晶體之第一源^極/汲搔匾(3S/D1)上方β 4. 如申諳專利範圍第3項之DRAM-單胞配置,其中 -第一電晶體之閘極電極(Gal)是與第二溝渠(G2)之第 二邊緣(2F2)柑鄰接且是配置在第二溝渠(G2)之内部, -第二溝渠(G2)之第二邊緣(2F2)設有閛極介電質(Gd), -第三電晶體之第一源棰/汲榷區(3S/D1)是與第一電 晶體之第二源榷/汲極區(1S/D2)相《合, -第一電晶體之第一源極/汲檳區(1S/D1)在倒面上是 -2 0- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中囷國家楳準(CNS ) A4泥格(2丨OX”7公釐) ο 2 8 9 1H 4 ABCD 々、申請專利範圍 與第二溝渠(G2)之第二邊絲(2F2)相鄰接, -第一電晶體之閛棰電棰(Sal)經由導電结構(L)而與 第二電晶體之第一獠棰/汲榷區(2S/D1)相連接, -導電結構U)含有一箱水平成份(Lh)和一值垂直成份 (L v ), -水平成扮(Lh)gg置在第一隔離層(S1)之第一部份上 方,而該第一部份是配置於第一電晶體之第一源檳 /汲極區(1S/D1)上方, -垂直成份(Lv)是與第一溝渠(G1)之第二邊緣(1F2)相 鄰接且是配置於第一溝渠(61)内部, -讀出用之位元線(B)是與寫入用之位元線(B)相疊合β 5.如申請專利範圍第4項之DRAH-單胞配置,其中 -第一電晶體之第一源榷/汲極區(1S/DU在倒面上是 與第一溝渠(G1)之第二邊緣(1F2)相鄰接, -第一電晶體之第一源搔/汲極區(1S/D1),第一電晶 體之第二源極/汲棰區(1S/D2),第二電晶體之第一’ 源掻/汲極區(2S/D1),第二電晶體之第二鳔極/汲 搔匾(2S/D2),第三電晶體之第一源極/汲棰區(3S/D1) 以及第三電晶體之第二源棰/汲極區(3S/D2)是以第 一種導電型式來摻雜, -舆基體(1)之表面(0)相鄰接之層(S>中基體(1)是以 和第一種導電型式相反之第二種導電型式來摻雜, -層(S)具有一種第一摻雜物質接度, -第一通道-停止-匾(C1)是舆第一溝渠(G1)之第二 邊緣相鄰接且是配置在基醴U)中, -第一溝渠(G1)之第二邊綠設有閛棰介電質(Gd), -2 1- I— I 1^1 1^1 I i 4 .Mj/ I -- — I - i —— \-* _ . K (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣隼(CNS ) A4現格(2丨0X297公釐) ο 2 8 1— 4 ABCD 六、申請專利範圍 -第一通道-停止-匾(C1)是以第二種導電型式來摻 雜且具有第二摻雜物質濃度,其較第一摻雜物質濃 度理高。 6. 如申請専利範圍第1至第5項中任一項之DRAM-單胞 配置,其中第二電晶體之相鄰的第二源搔/汲槿區 (2S/D2)以及第三電晶體之相鄰的第二源棰/汲棰匾 (3S/D2)分別藉由一以隔離材料填入之凹口而互相隔離β 7. 如申謫専利範圍第1至第5項中任一項之DRAK-單胞 配置,其中 -各記億體單胞分別含有一 g電容器, -該電容器含有一個第一電容器板片(Ρ1β ), —籲第 二電容器板片(Ρ2-)以及一種介於第一電容器板片 和第二電容器板片之間的電容器介電質<Kd· >, -第一罨容器板片(P1")是與第一電晶體之第一源棰 /汲ffi匾(1S/D1· >相連接。 8. 如申請專利範圍第7項之DRAM-單胞配置,其中 -第一電容器板H(ple >是經由第二接觸區(K2- >而 舆第一電晶體之第一源榷/汲ffi匾(lS/Dl» )相連接 且是配置於第一電晶體之第一源極/汲掻區(1S/D1-) 上方, -第二電容器板片(Ρ2β >是配置於第一電容器板Η(Ρ1β ) 上方以及位元線(Ββ >下方, -第二電容器板Η(Ρ2β >是與沿箸第一溝渠(G1** )而 相鄰之各電容器相連接。 9. 一種DRAM-單胞配置之製造方法,其待擞為: -須産生記億體單胞,其含有一餡第一電晶體,一館 第二霄晶體以及一值第三霜晶體, -22- 本紙浪尺度適用中國國家標準(CNS ) Α4ΛΙ格(210X297公釐) _ ‘ 於 訂r. Ί (請先閲讀背面之注意事項再填寫本頁) 4 1^ 82 0 eg D8 六、申請專利範圍 -須産生寫入用之宇線(WS)和讀出用之宇狳(WA>以及 産生一種舆寫入用之宇線(WS)和饋出用之宇線(WA) 相垂直之寫入用之位元線(B)和黷出用之位元線(B), -須産生閛棰電捶,第一葱搔/汲榷區以及第二海榷 /汲棰區, -第一電晶體之蘭極電捶(GaU是舆第二電晶體之第一 源榷/汲梅匾(2S/D1)相連接, -第二電晶體之第二源《 /汲掻匾(2S/D2)是輿寫入用 之位元線(B )相連接, -第二電晶醱之闞掻電棰(Ga2)是與寫入用之字線<WS) 柑連接, -第三電晶體之閘棰電棰(Ga3)是舆讀出用之宇線UA) 柑連接, -第一電晶體之第二源棰/汲槿區(lS/i)2)是與第三電 晶體之第一源棰/汲棰區<3S/D1)相連接, -第三電晶體之第二源搔/汲棰匾(3S/D2)是舆讀出用 之位元線(B)相連接, -第一電晶體,第二霣晶體以及第三電晶體是以垂直 式電晶體構成》 10.如申_專利範圍第9項之方法,其中 -在基皚(1)中須産生第一溝渠(G1)和第二溝渠(62), 此二傾溝渠基本上是互相平行而延伸, -第一溝渠(GU之第一邊線(1F1)和第二溝渠(G2)之第 一邊綠(2F1)設有閘極介電質Ud), •第二電晶鱧之閘棰電極(Ga2)在第一》渠(61)内部中 構成間隔物(spacer)而鄰接於第一溝渠(G1)之第一 -23- --:---:-----^ ^-- (請先聞讀背面之注意事項再填寫本頁) 、17 r 本紙張尺度逋用中國國家梯準(CNS > A4現格(210X297公釐) 4 1 9 82 Ο 4 Α8 Β8 C8 D8 六、申請專利範圍 邊緣(1F1 > , -寫入用之宇線(WS)沿著第一溝渠(G1)而延伸, -第三電晶體之閘極電榷(Ga3)在第二溝渠(G2)内部中 _成間隔物(spacer)而郯接於第二溝渠(G2)之第一 邊箨(2F1), -讀出用之宇線(WA)沿著第二溝渠(G2>而延伸。 11. 如申請專利範圍第10項之方法,其中 -須産生第二電晶體之第一源極/汲棰區(2S/D1),使 其鄰接於第一溝渠(G1)之底部, -須産生第三電晶體之第一源極/汲棰區(3S/D1),使 其鄰接於第二溝磨(G2)之底部, -須産生第二電晶體之第二源棰/汲搔區(2S/D2),使 其在側面上郯接於第一溝渠(G1)之第一邊緣(1F1), -須産生第三電晶體之第二源極/汲搔區(3S/D2),使 其在Μ面上鄰接於第二溝渠(G2)之第一邊絲(2F1), -須産生寫人用之位元線(Β>和讀出用之位元線(Β), 使.其垂直於寫入用之宇線(WS)和謓出用之字線(WA) 而延伸, -寫入用之位元線(Β)形成在第二電晶體之第一源棰/ 汲極區(2S/D1),上方,讀出用之位元線(Β)形成在 第三電晶體之第一源捿/汲極區(3S/D1),上方。 12. 如申請專利範圍第11項之方法,其中 -第二溝渠(G2)之第二邊綠(2F2)設有閘槿介電質(Gd) -第一雷晶醱之閘極電搔(Gal)在第二溝樂(G2)内部是 -24- —-—-----ΓΑ-------ΐτ------r (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS } Μ洗格(210><2们公釐) 經濟印令央樣奉局員工消費合作;ϋ印装 ΑΒ Β8 C8 D8々、申請專利範圍 鄰接於第二溝渠(G2)之第二邊緣(2F2>, -須産生第二電晶體之第二源棰/汲極區(2S/D2),使 其鄰接於第一溝渠(Gl>之底部, -須産生第一電晶體之第一源掻/汲極區(1S/D1),使 其在榭面上鄰接於第二溝渠(G2)之第二邊緣(2F2), -在第一電晶體之第一源極/汲搔匾(1S/D1),上方産 生導電結構U)之水平成伤(Lh),使其能與第一電晶 體之閘槿電搔(Gal)相連接, -在與第一溝渠(G1)之第二遴線(1F2)相鄰接之處産生 閛搔介電質(G d ), -在第一溝渠<GU内部中與第一溝渠(SU之第二遴線 (1F2)相鄰接之處産生導電結構之垂直成份(Lv> ,使其能舆第二電晶體之第一源掻/汲極區(2S/D1) ,以及導霍結構(L)之水平成份(Lh)相連接, -須産生位元線<B),其不但作為讀出用之位元線(B) ,而且亦作為寫入用之位元線(Β>β 13.如申謓專利範圍第12項之方法,其中 -基體(1)含有半導體材料,在與基體(1)之表面(0)相 鄰接之層(S)中基體是以具有第一摻雜物質濃度之第 二種導電型式來進行摻雜, -須形成第一電晶體之第一源棰/汲極區(1S/D1),使 其在側面上能和第一溝渠(61)之第二邊線(1F2)相鄰 接, -須形成第一記憶體單胞之第三電晶體的第二源棰/ -2 5 - (請先閲讀背面之注意事項再填寫本页) 本紙張尺度適用中國固家標準(CNS > Α4说格(21〇Χ:297公釐) 41 9 82 Ο Α8 Β8 C8 D8 i. 年 * 申請專利範圍 汲極區(3S/D2),以及相鄰之第二記億體覃胞之第二 電晶體的第二源棰/汲榷匾US/D2),使它們互相鄰 接或互相叠合, -在基體(1>中須藉由植入法産生第一電晶體之第一源 搔/汲搔區(1S/D1),第一電晶體之第二猓樓/汲極 區(1S/D2),第二電晶體之第一源極/汲搔匾(2S/DU ,第二電晶體之第二源楂/汲搔區(2S/D2),第三電 晶體之第一源搔/汲棰區(3S/D1),以及第三電晶體 之第二源極/汲極區(3S/D2),使它們能以和第二種 導電型式相反之第一種導電型式來摻雜, -在第一溝渠(G1)外部之舆第一溝渠(G1)之第二邊緣 相鄰接之處藉由植入法産生一種以第二種導電型式 摻雜之第一通道-停止-區(Cl>,使其具有一種較 第一摻雜物質濃度還高之第二摻雜物質濃度, -位元線(B)是在第一電晶體之第一源極/汲極區US/D1 ,第一電晶體之第二源極/汲極區(1S/D2),第二電 晶體之第一源棰/汲棰區(2S/D1),第二電晶體之第 二源極/汲極區(2S/D2),第三電晶體之第一源搔/ 汲棰匾(3S/D1),以及第三電晶體之第二源槿/汲極 區(3S/D2),上方延伸。 14.如申請專利範圍第13項之方法,其中 -在基體(1)之層(S)中須産生一種以第一導翟型式來 摻雜之區域(G), -在表面(0)上沈積一種隔離材料且進行蝕刻,使産生 -26- I Ml : ^-llrll—ιί 訂 I-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中囷國家榡準(CNS ) A4規格(2〖0X297公釐) 4ι^Β2〇 - ί® C8 _ D8 __ 六、申請專利範圍 一種結構化之第一隔離層(S1), --,--·----'装--I I 訂 <請先閲讀背面之注意事項再填寫本頁) -在直域(G)中藉由第一溝渠(G1)和第二薄渠(G2)之産 生來形成第一電晶醱之第一源楔/汲棰匾US/DU, 第二電晶體之第二源極/汲搔畐(2S/D2)以及第三觜 晶體之第二獠搐/汲極區(3S/D2), -在産生第一溝渠(G1)和第二溝渠<G2)之後,須藉由 傾斜式植入法産生第一通道-停止-區(C1), -在植入第三電晶體之第一潁極/汲極匾(3S/D1),第 一電晶醴之第二源極/汲権區(1S/D2),以及第二電 晶鶄之第一源極/汲掻BUS/D1)之過程中於産生第 一通道-停It -匾(C1)之後使用一種條形之第五光 阻遮單,其可保議此種介於相鄰之位元線(8)之間的 第二區(B2)不會受到植入過程之影響, -為了産生第一霉晶體之閘棰電掻(Gal),第二電晶體 之閘樓電極(Ga2)以及第三霣晶醱之閛極電搔(Ga3) ,朗在産生閛搔介踅質(Gd)之後須沈積導電性材料 旦進行回蝕刻,使第一電晶體之閛極電極(Gal),第 二電晶體之閛搔電棰(Ga2)以及第三電晶襞之蘭極電 極(Ga3)以間隔物之形式産生, -藉肋於第六光阻遮覃沿箸第二清渠(G 2)藉由導電性 材料之蝕刻而使相鄰之第一蘭極電榷(Gal)互相隔離, -第一溝渠(GU和第二溝渠(G2)然後以隔離材料填入, -在産生導電结構(L>之後,須産生一種由隔_材料所 構成之第三隔雌结構U3),其中藉助於第十光 -2 7- 本紙張尺度適用中國國家梯準(CNS) A4規格(210X297公釐) 4 1 9 82 Ο 1 ΑΒ Β8 C8 D8 々、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 罩來對隔離材料進行蝕刻,使第三電晶體之第二源 搔/汲極匾(3S/D2)和第二電晶體之第二源ffi /圾掻 區(2S/D2)之一部份裸g出來, -然後沈積一種導電性材料且藉助於第十一光阻遮罩 來進行結構化,以便産生位元線(B )以及位元線{ B ) 之接觸區(K)。 15. 如申請專利範圍第14項之方法,其中 -在産生第一隔離結構(II)之後須産生第二隔離結構 (12),其中須沈積一種隔離材料且藉肋於第七光阻 遮罩(其未覆蓋第一溝渠(G1)之第二遴緣以及第二溝 渠(G2)之第二jg緣(2F2U來進行蝕刻,使第一閘極 電極(Gal)之一部份裸露出來, -藉肋於第八光阻遮罩(其未覆蓋第一溝^(61)之第二 邊緣(〗F2)>使第二電晶體之第一源搔/汲掻區(2S/D1) 之一部份裸露出來,然後沈積一種導電性材料且進 行結構化以便産生導電結構(L)。 16. 如申謓專利範圍第14項之方法,其中 -在對表面<〇’)上所沈積之隔離材料進行蝕刻之前須 在此種隔離材料上方沈積一種導電層(S厂), -第一溝渠(G〗')和第二溝渠(G2')以隔離材料填入之 後,藉肋於第十二光阻遮罩(其覆蓋第一溝渠(G1') 之第二邊緣以及第二溝渠(G2’)之第二邊緣(2F2")) 使導電層(S11)之一部伤被去除, -然後沈積一種隔離材料且藉助於第十三光阻遮罩(其 _ 2 8 _ 本紙張尺度逋用中國國家榡準(CNS > A4洗格(2丨0><297公釐) 4 1 9 82 Ο Λ8 BS C8 D8 申請專利範圍 互相建接, -電容器介電質(Kd" >産生於電容器第一板片<Ρ1·) 上方,電容器第二板Η (Ρ2* )産生於電容器介電質 (Kd")上方,位元線(Β* )産生於電容器第二板片 (P2W >上方, -電容器第二板片(P2* )是與沿箸第一溝渠(G1·* )而 相鄰之各電容器相連接。 請 先 閱 讀 背 注 $ 項 再 填 ·&.. Λ、 1 丁 經濟部中央揉率局貝工消費含;&Ei.f si 本紙張尺度適用中國國家榡準(CNS ) A4規格(2[0X297公釐)
TW087107706A 1997-06-06 1998-05-19 Dram-cell arrangement and its production method TW419820B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19723936A DE19723936A1 (de) 1997-06-06 1997-06-06 DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Publications (1)

Publication Number Publication Date
TW419820B true TW419820B (en) 2001-01-21

Family

ID=7831705

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087107706A TW419820B (en) 1997-06-06 1998-05-19 Dram-cell arrangement and its production method

Country Status (7)

Country Link
US (1) US6087692A (zh)
EP (1) EP0883185A1 (zh)
JP (1) JPH1187532A (zh)
KR (1) KR100528352B1 (zh)
CN (1) CN1218325C (zh)
DE (1) DE19723936A1 (zh)
TW (1) TW419820B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19929211B4 (de) * 1999-06-25 2005-10-06 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung
DE19961779A1 (de) * 1999-12-21 2001-07-05 Infineon Technologies Ag Integrierte dynamische Speicherzelle mit geringer Ausbreitungsfläche und Verfahren zu deren Herstellung
US6642552B2 (en) 2001-02-02 2003-11-04 Grail Semiconductor Inductive storage capacitor
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
CN1326233C (zh) * 2003-08-22 2007-07-11 南亚科技股份有限公司 多位元垂直存储单元及其制造方法
DE10344604B4 (de) * 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
KR101036927B1 (ko) * 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
US9324780B2 (en) * 2013-11-01 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure including redistribution layer
US10236214B2 (en) * 2016-06-29 2019-03-19 International Business Machines Corporation Vertical transistor with variable gate length
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
CN111640461B (zh) * 2020-05-22 2021-12-03 福建省晋华集成电路有限公司 Dram的操作方法
CN116347889B (zh) * 2023-03-14 2024-01-12 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763181A (en) * 1986-12-08 1988-08-09 Motorola, Inc. High density non-charge-sensing DRAM cell
US4989055A (en) * 1989-06-15 1991-01-29 Texas Instruments Incorporated Dynamic random access memory cell
TW199237B (zh) * 1990-07-03 1993-02-01 Siemens Ag
TW223172B (en) * 1992-12-22 1994-05-01 Siemens Ag Siganl sensing circuits for memory system using dynamic gain memory cells
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
ATE212149T1 (de) * 1995-09-26 2002-02-15 Infineon Technologies Ag Selbstverstärkende dram-speicherzellenanordnung
EP0917203A3 (de) * 1997-11-14 2003-02-05 Infineon Technologies AG Gain Cell DRAM Struktur und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
DE19723936A1 (de) 1998-12-10
JPH1187532A (ja) 1999-03-30
EP0883185A1 (de) 1998-12-09
CN1210339A (zh) 1999-03-10
KR100528352B1 (ko) 2006-04-21
KR19990006543A (ko) 1999-01-25
CN1218325C (zh) 2005-09-07
US6087692A (en) 2000-07-11

Similar Documents

Publication Publication Date Title
TW419820B (en) Dram-cell arrangement and its production method
TW419821B (en) DRAM cell arrangement and method for its fabrication
TW402816B (en) Memory-cell arrangement, method for its production and method for its operation
TW462127B (en) Semiconductor memory device
TW444383B (en) NAND-Type nonvolatile memory device, manufacturing method thereof and driving method thereof
TW543159B (en) A semiconductor memory and its production process
TW519729B (en) Non-volatile semiconductor memory
CN104752435B (zh) 半导体器件
TW200411908A (en) Integrated circuit arrangement with capacitor and fabrication method
TW200532758A (en) Twin EEPROM memory transistors with subsurface stepped floating gates
TW408481B (en) Memory-cells arrangement and its production method
TW444384B (en) Semiconductor device
TW469598B (en) Capacitor with a high-ε-dielectric or a ferro-electric according to the fin-stack-principle and production method by using a negative form
TW474006B (en) Permanent semiconductor memory-cell and its production method
TW200404364A (en) SRAM formed on SOI substrage
TW400643B (en) Dram-cells arrangement and its production method
TW425718B (en) Vertical transistor
TW312041B (zh)
TW456028B (en) Semiconductor device and process for manufacturing semiconductor device
TW504837B (en) DRAM-cells arrangement and its production method
TW541533B (en) Semiconductor memory and method for driving the same
TW556345B (en) Transistor-arrangement, method for operating a transistor-arrangement as a data storage element and method for producing a transistor-arrangement
TW421888B (en) Method for the production of a capacitor for a semiconductor arrangement
TW399327B (en) The manufacturing method of DRAM capacitor
JPH0738066A (ja) 接合電界型ダイナミックramおよびその製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees