CN1218325C

CN1218325C - 动态随机存取存储器单元装置及其制造方法

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Publication number: CN1218325C
Application number: CN98109712XA
Authority: CN
Inventors: B·格贝尔; E·贝尔塔诺利
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-06-06
Filing date: 1998-06-05
Publication date: 2005-09-07
Anticipated expiration: 2018-06-05
Also published as: DE19723936A1; JPH1187532A; TW419820B; EP0883185A1; CN1210339A; KR100528352B1; KR19990006543A; US6087692A

Abstract

DRAM单元装置中的每个存储单元包含三个晶体管，在这些晶体管中至少有一个为垂直晶体管结构。这些晶体管可形成在第一沟槽和第二沟槽的侧壁上，其中，写字线沿第一沟槽的第一侧壁伸展，读字线沿第二沟槽的第一侧壁伸展并且位线(B)在字线的上方并垂直于该字线伸展，并且第三个第一源/漏区(3S/D1)和第一个第二源/漏区(1S/D2)以及第三个第二源/漏区(3S/D2)和第二个第二源/漏区(2S/D2)重叠。

Description

动态随机存取存储器单元装置及其制造方法

本发明涉及一种DRAM单元装置，即具有动态可自由选择存取的存储单元装置，在这种装置，一个存储单元包含三个晶体管。

当前，在DRAM单元装置中，几乎全部使用所谓的单晶体管存储单元。一个单晶体管存储单元包含一个读出晶体管和一个存储电容器。在该存储电容器中，信息是以电荷的形式存储的，该电荷代表一个逻辑量，0或1。经一字线通过控制读出晶体管，该信息可以经位线被读出。在此，存储在存储电容器中的电荷驱动位线。

因为从一代存储器到另一代存储器存储密度不断增加，所以单晶体管存储单元所需面积由一代到另一代不断减小。这种情况导致带有根本性的技术和物理问题。例如，虽然单晶体管存储单元面积较小，但存储电容器必须能存储一个最小量电荷，以便从而能驱动位线。

这个问题在另一种DRAM单元装置中得以回避，在这种装置中使用所谓的增益单元(Gainzelle)作为存储单元。在这里，信息也是以电荷形式存储的。然而该电荷却不必直接驱动位线，而是存储在一个晶体管的栅极中。并只用于驱动该晶体管，为此，很少量的电荷已足够用。

在M·Heshami，1996 IEEE J.of Solid StateCircuits，Vol.31，No.3中提出了一种增益单元，该单元包含三个晶体管。该电荷存储在一个第一晶体管的栅极中。这种电荷的存储是借助一个第二晶体管实现的。第一晶体管的栅极与第二晶体管的第一源/漏区相连，并且第二晶体管的一个第二源/漏区与一个写位线相连接。为了存储，第二晶体管的栅极经一个写字线被控制。在此，在第一晶体管的栅极中所存储的电荷量和从而所存储的信息，是通过写位线上的电压确定的。信息的读出是借助一个第三晶体管实现的。第一晶体管的一个第二源/漏区与第三晶体管的一个第一源/漏区相连，并且第三晶体管的一个第二源/漏区与一个读位线相连。为了读出，第三晶体管的一个栅电极经一个读字线被控制，电荷量和从而信息经读字线被读出。

本发明的任务在于提供一种DRAM单元装置，该装置包含作为存储单元的、具有各三个晶体管的增益单元并且是可以特别高的存储密度制造的。此外，还应提供一种制造这样的DRAM存储装置的方法。

此任务是通过如下的一种DRAM单元装置，以及一种如下的用于制作该装置的方法解决的：该装置具有存储单元，这些单元各包含一个第一晶体管、一个第二晶体管和一个第三晶体管，第一晶体管的栅电极(Ga1)与第二晶体管的第一源/漏区(2S/D1)相连，第二晶体管的第二源/漏区(2S/D2)与一个写位线(B)相连，第二晶体管的栅电极(Ga2)与一个写字线(WS)相连，第三晶体管的栅电极(Ga3)与一个读字线(WA)相连，第三晶体管的栅电极(Ga3)与一个读字线(WA)相连，第一晶体管的第二源/漏区(1S/D2)与第二晶体管的第一源/漏区(3S/D1)相连，第三晶体管的第二源/漏区(3S/D2)与一读位线(B)相连，其中尤其是第一晶体管、第二晶体管和第三晶体管是垂直的MOS晶体管。用于制造该装置的方法中，各包含一个第一晶体管，一个第二晶体管和一个第三晶体管的存储单元被建立，写字线(WS)与读字线(WA)和垂直于写字线(WS)与读字线(WA)的写位线(B)和读位线(B)被建立，栅电极、第一源/漏区和第二源/漏区被建立，第一晶体管的一个栅电极(Ga1)与第二晶体管的一个第一源/漏区(2S/D1)被连接，第二晶体管的一个第二源/漏区(2S/D2)与一个写位线(B)连接，第二晶体管的一个栅电极(Ga2)与一个写字线(WS)连接，第三晶体管的一个栅电极(Ga3)与一个读字线(WA)被连接，第一晶体管的第二源/漏区(1S/D2)与第三晶体管的一个第一源/漏区(3S/D1)连接，第三晶体管的一个第二源/漏区(3S/D2)与一个读位线(B)连接，第一晶体管、第二晶体管和第三晶体管被形成为垂直晶体管。本发明的其它实施形式由其它权利要求给出。

在发明的DRAM单元装置中，一个存储单元的至少一个晶体管为一个垂直晶体管结构。存储单元的所有三个晶体管都是垂直晶体管结构是有利的，因为借助这种结构存储单元的面积变得特别小。

本发明的范围包括，这三个晶体管是在一个第一沟槽和一个第二沟槽的侧壁上形成的，这些沟槽是基本上相互平行的。第一晶体管的其内存储有信息的栅电极与第二晶体管的第一源/漏区经一个导电结构连接，该导电结构例如在第一沟槽内与一个第二侧壁相邻，在该侧壁上不形成三个晶体管中的任一个。

为了沿着第一沟槽和第二沟槽的侧壁，在不同晶体管的相邻的、由一种第一导电类型掺杂的源/漏区之间没有电流流动，可以通过向第一沟槽和第二沟槽的侧壁倾斜注入，在晶体管之间产生高掺杂的沟道阻挡区。这种沟道阻挡区是用一种与第一导电类型相反的第二导电类型掺杂的。

为了减小存储单元的面积，如果相邻晶体管的相互电连接的源/漏区重叠是有利的。

为了改进DRAM装置的不同的性能，本发明的范围包括，给存储单元的三个晶体管附加其它元件，例如电容器集成在存储单元内。

由于漏泄电流的作用，必须把信息按有规律的时间间隔重新写在第一晶体管的栅极上。为了加大时间间隔，给存储单元各设置一个电容器是有利的，这种电容器的第一电容器板是与第一晶体管的栅极连接在一起的。

下面借助附图中示出的实施例进一步阐述本发明。

图1示出一个第一衬底的表面，该表面被分成包含第三区域的第一区域和包含第四区域的第二区域。在此制成第一沟槽和第二沟槽。

图2a示出在制成第一绝缘层、第一沟槽、第二沟槽、第一晶体管的第一源/漏区、第二第二晶体管的第二源/漏区、第三晶体管的第二源/漏区、第一沟道阻挡区和第二沟道阻挡区之后形成的第一横截面，该横截面沿第一区域中心线通过在一个层中掺杂的第一衬底。

图2b示出沿第二区域之一的中心线，在一个与第一横截面平行的第二横截面中的图2a所示的衬底。

图3示出在制成第二晶体管的第一源/漏区、第三晶体管的第一源/漏区、第一晶体管的第二源/漏区、栅介电质、第一晶体管的栅电极、第二晶体管的栅电极和第三晶体管的栅电极之后图2b所示的横截面。

图4示出在制成第二晶体管的第一源/漏区、第三晶体管的第一源/漏区、第一晶体管的第二源/漏区、栅介电质、第一栅电极、第二晶体管的栅电极、第三晶体管的栅电极、第一绝缘结构和第二绝缘结构之后图2a所示的横截面。

图5示出在制成导电结构之后图4所示的横截面，该结构分别将一个第一晶体管的一个栅电极与一个第二晶体管的一个第一源/漏区连接。

图6示出在制成位线和位线的接触之后图5所示的横截面。

图7示出在一个第一区域被注入之后和在淀积一个第一绝缘层、一个导电层和一个第二绝缘层之后与图2a所示的横截面相似的一个横截面，该横截面通过一个在一层内掺杂的第二衬底。

图8示出在制成第一沟槽、第二沟槽、第一晶体管的第一源/漏区、第二晶体管的第二源/漏区、第三晶体管的第二源/漏区、沟道阻挡区、第二晶体管的第一源/漏区、第三晶体管的第一源/漏区、第一晶体管的第二源/漏区、栅介电质、第一晶体管的栅电极、第二晶体管的栅电极、第三晶体管的栅电极和一个第一绝缘结构之后图7所示的横截面。

图9示出在制成一个第二绝缘结构和一个导电结构之后图8所示的横截面。

图10示出在制成一个第一绝缘层、一个导电层和用SiO₂填满的第一沟槽和第二沟槽之后的一个与图2b相似的横截面，该横截面通过一个第三衬底。

图11示出在制成凹槽之后图10所示的横截面。

图12示出在制成DRAM单元装置之后一个与图6所示的横截面相似的通过一个第四衬底的横截面，该装置的存储单元各包含三个垂直晶体管和一个电容器。

按照第一实施例，一个硅材料的第一衬底1，在一个与第一衬底1的一个表面O相邻界的约2μm厚的层S中是P掺杂的。掺杂物的浓度约为10¹⁷cm^-3。该表面O包括第一区域B1和第二区域B2(见图1和图2)。第一区域B1和第二区域B2具有约为0.5μm宽的条形状并相互平行伸展。第一区域B1和第二区域B2是交替相互并行排列并相互毗邻。第一区域B1包含宽约0.5μm的矩形第三区域B3(见图1)。第一区域。B1的相邻的第三区域B3的中心距约为2.25μm。相邻的第一区域B1的相邻第三区域B3之间的最小间距约为1μm。借助一个覆盖约1μm长和约0.5μm宽的第四区域B4(见图1)的第1光刻胶掩膜(未示出)，通过注入产生一个n掺杂的、约150nm深的区域G(见图2a和2b)，该第四区域B4位于第二区域B2内介于第三区域B3之间。该区域G的掺杂浓度约为5×10²⁰cm^-3。

在表面O上淀积一个由SiO₂构成的第一绝缘层S1，并且借助一个第2光刻胶掩膜(未示出)通过各向异性刻蚀结构化(见图2a和2b)。作为刻蚀剂，例如CHF₃+O₂是适宜的。通过硅对SiO₂选择性各向异性刻蚀制成第一沟槽G1和第二沟槽G2，这些沟槽相互平行地垂直于第一区域B1和第二区域B2(见图2a和2b)。已结构化的第一绝缘层S1用作掩膜。作为刻蚀剂，HBrF是适宜的。第一沟槽G1和第二沟槽G2约0.6μm深，0.5μm宽和500μm长，并且交替并行排列。介于第一沟槽G1的中心线与第三区域B3的中心之间的最短距离和介于第二沟槽G2的中心线与第三区域B3的中心之间的最短距离为约625nm。区域G的在第三区域B3内的剩余部分适于用作第二晶体管的第二源/漏区2S/D2和同时用作第三晶体管的第二源/漏区3S/D2。区域G的在第一区域B1内介于第三区域B3之间的剩余部分适于用作第一晶体管的第一源/漏区1S/D1。区域G的在第二区域B2内的剩余部分将沿第二沟槽G2相邻的第一晶体管的第一源/漏区1S/D1相互连接。

借助不覆盖第一区域B1以及第一沟槽G1的一个第3光刻胶掩膜，通过注入产生P掺杂的第一沟道阻挡区C1(见图2a)。该注入是倾斜进行的，使第一沟道阻挡区C1与第一沟槽G1的第二侧壁1F2和与第二沟槽G2的第一侧壁2F1的位于第二区域B2内的部分相邻界。在第一沟槽G1的第二侧壁上和在第二沟槽G2的第一侧壁上，第一沟道阻挡区C1宽约100nm。第一沟道阻挡区C1的掺杂物浓度约为10¹⁹cm^-3。

借助一个未覆盖第二区域B2的第4光刻胶掩膜(未示出)，通过注入制成P掺杂的第二沟道阻挡区C2(见图2b)。该注入如此倾斜进行，使第二沟道阻挡区C2与第一沟槽G1的第一侧壁1F1和与第二沟槽G2的第二侧壁2F2邻界。在第一沟槽G1的第一侧壁1F1上和在第二沟槽G2的第二侧壁2F2上，第二沟道阻挡区C2的宽度约为100nm。第二沟道阻挡区C2的掺杂物浓度约为10¹⁹cm^-3。

借助一个掩盖第二区B2的第5光刻胶掩膜(未示出)，通过注入建立与第二晶体管的与第一沟槽G1的底部邻界的第一源/漏区2S/D1，和与第三晶体管的与第二沟槽G2的底部邻界的、同时是第一晶体管的第二源/漏区1S/D2的第一源/漏区3S/D1(见图4)。一个随后的RTP处理活化第二晶体管的第一源/漏区2S/D1的掺杂物和第三晶体管的第一源/漏区3S/D1的掺杂物。第二晶体管的第一源/漏区2S/D1和第三晶体管的第一源/漏区3S/D1是n掺杂的，并且具有约5×10²⁰cm^-3的掺杂物浓度。

通过热氧化制成一层栅介电质Gd，该介电质层覆盖第一沟槽G1的第一侧壁1F1，第二侧壁1F2和一个底部和第二沟槽G2的第一侧壁1F2，第二侧壁2F2和一个底部(见图3)。

随后，淀积具有厚约150nm的掺杂多晶硅并进行反刻蚀，以便在第一沟槽G1和在第二沟槽G2的侧壁上形成侧墙(见图3，4)。作为刻蚀剂，例如C₂F₆+O₂是适宜的。在第一沟槽G1的第一侧壁1F1上的侧墙起写字线WS的作用。在第二沟槽G2的第一侧壁2F1上的侧墙起读字线WA的作用。侧墙的位于第一区域B1内的和与第二沟槽G2的第二侧壁2F2邻界的第一部分起第一晶体管的栅电级Ga1的作用。写字线WS的位于第一区域B1内部分起第二晶体管的栅电极Ga2的作用。读字线WA的位于第一区域B1内部分起第三晶体管的栅电极Ga3的作用。借助在第二区域B2中不覆盖第一沟槽G1的第二侧壁1F2和第二沟槽G2的第二侧壁2F2的第6光刻胶掩膜(未示出)，，通过刻蚀多晶硅，如此去除侧墙的第二部分，使沿第二沟槽G2相邻的第一晶体管的栅电级Ga1相互隔离开(见图3和4)。与第一沟道阻挡区C1和与第二沟道阻挡区C2相邻界的侧墙基于第一沟道阻挡区C1和第二沟道阻挡C1的高掺杂物浓度，在第一沟道阻挡区C1和在第二沟道阻挡区C2内不会导致沟道电流。相邻的各第二晶体管的各沟道区以及相邻的各第三晶体管的各沟道区因此而相互隔离。

为了制造第一绝缘结构I1，用SiO₂把第一沟槽G1和第二沟槽G2填满，其做法是淀积SiO₂，并且随后各向同性反刻蚀(见图4)。

淀积厚约250nm的SiO₂并且随后借助第7光刻胶腌膜(未示出)进行刻蚀，由此形成第二绝缘结构I2(见图4)，该光刻胶掩膜不覆盖第一区域B1内第一沟槽G1的第二侧壁1F2和第二沟槽G2的第二侧壁2F2。

随后，借助不覆盖第一区域B1内第一沟槽G1的第二侧壁1F2的第8光刻胶掩膜(未示出)，首先用例如C₂F₆+O₂刻蚀多晶硅和然后用例如CHF₃+O₂刻蚀SiO₂，以便将第一沟槽G1的第二侧壁1F2上的侧墙去掉，并使第一沟槽G1的部分底部曝露出来。

随后，淀积厚约150nm的掺杂多晶硅。借助一个在第一区域B1内覆盖第一沟槽G1的第二侧壁1F2和第二沟槽G2的第二侧壁2F2上的第9光刻胶掩膜(未示出)刻蚀多晶硅，通过这种刻蚀形成具有一个水平元件Lh和一个垂直元件Lv的导体电结构L，这些导电结构分别将第一晶体管的一个栅电极Ga1与第二晶体管所属的第一源/漏区2S/D1相连接(见图5)。

随后，制造第三绝缘结构I3，其做法是淀积厚约500nm的SiO₂，和借助不覆盖第三区域B3的第10光刻胶掩膜(未示出)对SiO₂进行刻蚀，直到第三晶体管的第二源/漏区3S/D2部分曝露出(见图6)。然后，例如钨被淀积并且被反刻蚀，用这种方法形成需制造的位线B的第一接触K1。作为刻蚀，剂例如SF₆是适宜的。位线B是带状的并且垂直于写字线WS和读字线WA相互平行伸展。

为了制造位线B，首先淀积例如铝和随后借助不覆盖第二区域B2的第11光刻胶掩膜(未示出)使其结构化(见图6)。

第二实施例中，一个硅材料的第二衬底1′在一个与第二衬底1′的表面O′相邻界的、约2μm厚的层S′内是P掺杂的。掺杂物的浓度为约10¹⁷cm^-3。与第一实施例相似，第二衬底1′的表面O′包含第一区域和第二区域。与第一实施例相似，第一区域包含第三区域并且第二区域包含第四区域。如同第一实施例，通过注入形成一个n掺杂的、约150nm深的区域G′。随后淀积一个约150nm厚的、由SiO₂构成的第一绝缘层S1′。在其上淀积一个由多晶硅构成的导电层SL′。在其上淀积一个约200nm厚的、由SiO₂构成的第二绝缘层S2′(见图7)。

随后，如同第一实施例，建立第一沟槽G1′、第二沟槽G2′、第一晶体管的第一源/漏区1S/D1′，第三晶体管的第二源/漏区3S/D2′和第二晶体管的第二源/漏区2S/D2′。然后，通过对SiO₂针对硅的选择性刻蚀去除第二绝缘层S2′的剩余部分。随后，如同第一实施例形成第一沟道阻挡区C1′、第二沟道阻挡区、第二晶体管的第一源/漏区2S/D1′、第三晶体管的第一源/漏区3S/D1′、第一晶体管的第二源/漏区1S/D2′、一个栅介电质Gd′、第一晶体管的栅电极Ga1′、第二晶体管的栅电极Ga2′、第三晶体管的栅电极Ga3′、写字线和读字线。如同第一实施例借助第6光刻胶掩膜将沿第二沟槽G2′相邻的第一晶体管的栅电极Ga1′相互绝缘。如同第一实施例，随后将第一沟槽G1′和第二沟槽G2′用由SiO₂构成的第一绝缘结构I1′填满。借助在第一区域内覆盖第一沟槽G1′的第二侧壁和第二沟槽G2′的第二侧壁的第12光刻胶掩膜(未示出)，针对SiO₂选择性刻蚀多晶硅(见图8)。随后形成第二绝缘结构I2′，其办法是淀积SiO₂，并借助一个在第一区域内不覆盖第一沟槽G1′的第二侧壁的第13光刻胶掩膜刻蚀SiO₂，直到导电层SL′的一部分曝露出。随后刻蚀多晶硅和再刻蚀SiO₂，使第一沟槽G1′的底部部分曝露出。随后淀积厚度约为250nm的掺杂多晶硅并对其进行反刻蚀，据此，形成具有水平元件Lh′和垂直元件Lv′的导电结构L′，这些结构分别将第一晶体管的栅电极Ga1′与第二晶体管的第一源/漏区2S/D1′连接(见图9)。

如同第一实施例，随后形成一个第三绝缘结构、位线和位线的第一接触。

在第三实施例中，一个由硅构成的第三衬底1″在一个与第三衬底1″的一个表面O″相邻界的、约2μm厚的层S″中是P掺杂的。掺杂物浓度约为10¹⁷cm^-3。如同在第一实施例中，表面O″包含第一区域和第二区域。如同在第一实施例中，第一区域包含第三区域并且第二区域包含第四区域。在无掩膜的情况下，通过离子注入形成一个n掺杂的约150nm深的区域G″。随后，与第二实施例相似，形成一个由SiO₂构成的第一绝缘层S1″、一个由多晶硅构成的导电层SL″、一个由SiO₂构成的第二绝缘层、第一沟槽G1″和第二沟槽G2″(见图10)。

随后，淀积SiO₂并对其进行反刻蚀，据此，用SiO₂填充第一沟槽和第二沟槽(见图10)。借助于一个不覆盖第四区域的第13光刻胶掩膜，首先刻蚀SiO₂，然后刻蚀多晶硅和然后刻蚀SiO₂，致使曝露出部分表面。第13光刻胶掩膜被去除。随后形成凹槽，其办法是针对SiO₂有选择性地刻蚀直到刻蚀深度为约300nm为止。区域G″的剩余部分适于作为第二晶体管的第二源/漏区、第三晶体管的第二源/漏区和作为第一晶体管的第一源/漏区。然后，SiO₂被刻蚀，致使曝露出第一沟槽G1″和第二沟槽G2″的侧壁和底部。

随后，如同在第二实施例中，形成第一沟道阻挡区、第二沟道阻挡区、第三晶体管的第一源/漏区、第一晶体管的第二源/漏区、第二晶体管的第一源/漏区、栅介电质、第一晶体管的栅电级、第二晶体管的栅电极和第三晶体管的栅电极。借助第14光刻胶掩膜刻蚀多晶硅，用此方法分别使沿第二沟槽相邻的第一晶体管的栅电极相互绝缘，和分别使沿第二沟槽相邻的第二晶体管的第二源/漏区相互绝缘，其中，第14光刻胶掩膜在第二区域中不覆盖第一沟槽的第二侧壁和第二沟槽的第二侧壁和第三区域以及第四区域的一部分。

随后，与第二实施例相似，形成导电结构、位线和位线的第一接触。

电容器可装入三个实施例的存储单元中。这种情况可以在第四实施例中予以阐明。与第一实施例相似，形成第一沟槽G1^*、第二沟槽G2^*、第一晶体管的第一源/漏区1S/D1^*、第三晶体管的第二源/漏区3S/D2^*、第二晶体管的第二源/漏区2S/D2^*、第一沟道阻档区C1^*、第二沟道阻挡区、第二晶体管的第一源/漏区2S/D1^*、第三晶体管的第一源/漏区3S/D1^*、第一晶体管的第二源/漏区1S/D2^*、栅介电质Gd^*、第一晶体管的栅电级Ga1^*、第二晶体管的栅电极Ga2^*、第三晶体管的栅电极Ga3^*、写字线、读字线、第一绝缘结构I1^*、第二绝缘结构I2^*和具有水平元件Lh^*和垂直元件Lv^*的导电结构L^*。

随后，通过淀积SiO₂形成厚约300nm的第二绝缘层S2^*。借助一个不覆盖第一晶体管的第一源/漏区1S/D1^*上方的导电结构L^*的部分水平元件Lh^*的第15光刻胶掩膜(未示出)，刻蚀SiO₂，直到第一晶体管的第一源/漏区1S/D1^*上方的导电结构L^*的部分水平元件Lh^*曝露为止。随后，形成待建立的第一电容器极片P1^*的第二接触K2^*，其办法是淀积钨和对其进行反刻蚀。

随后淀积例如厚约200nm的铂。借助一个第16光刻胶掩膜(未示出)用例如Cl₂+O₂刻蚀铂，借此形成第一电容器极片P1^*，其中，第16光胶掩膜在第一区域内不覆盖位于第二晶体管的第二源/漏区2S/D2^*和第三晶体管的第二源/漏区3S/D2^*上方的部分第二绝缘层S2^*。

随后，淀积厚约20nm的钛酸钡锶并在其上淀积厚约200nm的铂。借助一个第17光刻胶掩膜(未示出)，用例如Cl₂+O₂同时刻蚀铂和钛酸钡锶，用此方法制成第二电容器极片P2^*和电容器介电质Kd^*，其中，第17光刻胶掩膜不覆盖条状的、平行于第一沟槽伸展的、位于待建立的第一接触K1^*之间的、包含第一电容器极片P1^*的区域。

随后，如同在第一实施例中，形成一个第三绝缘结构I3^*、位线B^*的第一接触K1^*和位线B^*。

在本发明的框架内同样可以设想许多种实施例。尤其是所描述的层、区、区域和沟槽的尺寸可以与具体的要求相匹配。同样的情况也适用于所建议的掺杂物浓度。由SiO₂构成的结构和层尤其可以通过热氧化或通过一种淀积法制成。多晶硅既可以在淀积期间也可以在沉积之后被掺杂。也可以例如用金属硅化物和/或金属代替掺杂的多晶硅。首先是具有高介电常数的介电质，例如钙钛矿适于用作电容器介质的材料。

为制造第一绝缘结构，也可以采用化学-机械抛光和随后轻微的过腐蚀，代替对淀积的SiO₂的反刻蚀。同样的情况适于制造导电结构。

Claims

1.DRAM单元装置，

-具有存储单元，这些存储单元各包含一个第一晶体管、一个第二晶体管和一个第三晶体管，这些第一、第二和第三晶体管构成为垂直的MOS晶体管，

-其中，第一晶体管的栅电极(Ga1)与第二晶体管的一个第一源/漏区(2S/D1)相连，

-其中，第二晶体管的一个第二源/漏区(2S/D2)与一个写位线(B)相连，

-其中，第二晶体管的栅电极(Ga2)与一写字线(WS)相连，

-其中，第三晶体管的一个栅电极(Ga3)与一个读出字线(WA)相连，

-其中，第三晶体管的一个第二源/漏区(3S/D2)与一读位线(B)相连，

-其中，在位于一个半导体材料的衬底(1)的第一沟槽(G1)的一个第一侧壁具有一层栅介质(Gd)，

-其中，写字线(WS)沿第一沟槽(G1)延伸，

-其中，第一沟槽(G1)内的第二晶体管的栅电极(Ga2)与第一沟槽(G1)的第一侧壁(1F1)邻界，

-其中，第二晶体管的第二源/漏区(2S/D2)在侧向与第一沟槽(G1)的第一侧壁(1F1)邻界，

-其中，写位线(B)和读位线(B)交叉于写字线(WS)和读字线(WA)延伸，

-其中，写位线(B)设在第二晶体管的第一源/漏区(2S/D1)的上方并且读位线(B)设在第三晶体管的第一源/漏区(3S/D1)的上方，

-其中，一个第二沟槽(Ga2)的一个第一侧壁具有该层栅介质(Gd)，

-其中，第一沟槽(G1)和第二沟槽(G2)基本上平行延伸，其中，还有，

-第一晶体管的一个第二源/漏区(1S/D2)与第三晶体管的一个第一源/漏区(3S/D1)相连，

-读字线(WA)沿第二沟槽(G2)延伸，

-第三晶体管的栅电极(Ga3)在第二沟槽(G2)内与第二沟槽(G2)的一个第一侧壁(2F1)邻界，

-第二晶体管的第一源/漏区(2S/D1)与第一沟槽(G1)的底邻界，

-第三晶体管的第一源/漏区(3S/D1)与第二沟槽(G2)的底邻界，

-其中，第三晶体管的第二源/漏区(3S/D2)在侧方与第二沟槽(G2)的第一侧壁(2F1)邻界。

2.按照权利要求1所述的DRAM单元装置，

-其中，第一晶体管的栅电极(Ga1)与第二沟槽(G2)的一个第二侧壁(2F2)邻界并且设在该第二沟槽(G2)之内，

-其中，第二沟槽(G2)的第二侧壁(2F2)具有栅介质(Gd)，

-其中，第三晶体管的第一源/漏区(3S/D1)与第一晶体管的第二源/漏区(1S/D2)重合，

-其中，第一晶体管的一个第一源/漏区(1S/D1)在侧方与第二沟槽(G2)的第二侧壁(2F2)邻界，

-其中，第一晶体管的栅电极(Ga1)经由一个导电的结构(L)与第二晶体管的第一源/漏区(2S/D1)相连，

-其中，该导电的结构(L)包括一个水平的构件(Lh)和一个垂直的构件(Lv)，

-其中，该水平的构件(Lh)设在一个第一绝缘层(S1)的一个第一部分的上方，所述的第一部分设在第一晶体管的第一源/漏(1S/D1)的上方，

-其中，该垂直的构件(Lv)与第一沟槽(G1)的一个第二侧壁(1F2)邻界并且设在该第一沟槽(G1)之内，

-其中，读位线(B)与写位线(B)重合。

3.按照要要求2所述的DRAM单元装置，

-其中，第一晶体管的第一源/漏区(1S/D1)在侧方与第一沟槽(G1)的第二侧壁(1F2)邻界，

-其中，第一晶体管的第一源/漏区(1S/D1)、第一晶体管的第二源/漏区(1S/D2)、第二晶体管的第一源/漏区(2S/D1)、第二晶体管的第二源/漏区(2S/D2)、第三晶体管的第一源/漏区(3S/D1)和第三晶体管的第二源/漏区(3S/D2)被掺杂成第一导电类型，

-其中，衬底(1)在一个与该衬底(1)的表面(0)邻界的层(S)中被掺杂成与第一导电类型相反的第二导电类型，

-其中，所述的层(S)具有一个第一掺杂物浓度，

-其中，一个第一沟道阻挡区(C1)与第一沟槽(G1)的第二侧壁邻界并且设在衬底(1)中，

-其中，第一沟槽(G1)的第二侧壁具有栅介质(Gd)，

-其中，所述的第一沟道阻挡区(C1)被掺杂成第二导电类型并且具有一个高于第一掺杂物浓度的第二掺杂物浓度。

4.按照权利要求1至3之一所述的DRAM单元装置，其中，第二晶体管的相邻的第二源/漏区(2S/D2)和第三晶体管的相邻的第二源/漏区(3S/D2)各通过一个填充有绝缘材料的凹槽相互隔离。

5.按照权利要求1至3之一所述的DRAM单元，

--其中，存储单元各包含一个电容器，

--其中，电容器包含一个第一电容器极片(P1^*)、一个第二电容器极片(P2^*)和一个设在第一电容器极片与第二电容器极片(P2^*)之间的电容器介质(Kd^*)，

--其中，第一电容器极片(P1^*)与第一晶体管的第一源/漏区(1S/D1^*)连接。

6.根据权利要求5所述的DRAM单元装置，

--其中，第一电容器极片(P1^*)经第二触点(D2^*)与第一晶体管的第一源/漏区(1S/D1^*)连接并安置在第一晶体管的第一源/漏区(1S/D1^*)的上方，

--其中，第二电容器极片(P2^*)安置在第一电容器极片(P1^*)的上方和位线(B^*)的下方，

--其中，第二电容器极片(P2^*)由沿第一沟槽(G1^*)的相邻电容器连接。

7.用于制造DRAM单元装置的方法，

-其中，各包含构成为垂直的MOS晶体管的一个第一晶体管，一个第二晶体管和一个第三晶体管的存储单元被形成，

-其中，写字线(WS)与读字线(WA)和交叉于写字线(WS)与读字线(WA)的写位线(B)和读位线(B)被形成，

-其中，栅电极、第一源/漏区和第二源/漏区被形成，

-其中，第一晶体管的一个栅电极(Ga1)与第二晶体管的一个第一源/漏区(2S/D1)连接，

-其中，第二晶体管的一个第二源/漏区(2S/D2)与一个写位线(B)连接，

-其中，第二晶体管的一个栅电极(Ga2)与一个写字线(WS)连接，

-其中，第三晶体管的一个栅电极(Ga3)与一个读字线(WA)连接，

-其中，第三晶体管的一个第二源/漏区(3S/D2)与读位线(B)连接，

-其中，在衬底(1)中，第一沟槽(G1)和第二沟槽(G2)被形成，所述的第一和第二沟槽基本上相互平行地延伸，

-其中，在第一沟槽(G1)的第一侧壁(1F1)上和在第二沟槽(G2)的第一侧壁(2F1)上被设置栅介质(Gd)，

-其中，第二晶体管的栅电极(Ga2)在第一沟槽(G1)内作为间隔部与第一沟槽(G1)的一个第一侧壁(1F1)邻界地形成，

-其中，写字线(WS)沿第一沟槽(G1)延伸，

-其中，第二晶体管的第二源/漏区(2S/D2)这样形成，就是使该区在侧向与第一沟槽(G1)的第一侧壁(1F1)邻界，

-其中，写位线(B)和读位线(B)这样形成，就是使这些位线交叉于写字线(WS)和读字线(WA)延伸，

-其中，写位线(B)在第二晶体管的第一源/漏区(2S/D1)的上方形成，并且读位线(B)在第三晶体管的第一源/漏区(3S/D1)的上方形成，其中还有，

-第一晶体管的一个第二源/漏区(1S/D2)与第三晶体管的一个第一源/漏区(3S/D1)连接，

-第三晶体管的栅电极(Ga3)在第二沟槽(G2)内作为间隔部与第二沟槽(G2)的一个第一侧壁(2F1)邻界地形成，

-读字线(WA)沿第二沟槽(G2)延伸，

-第二晶体管的第一源/漏区(2S/D1)被形成为与第一沟槽(G1)的底邻界，

-第三晶体管的第一源/漏区(3S/D1)这样形成，就是使该源/漏区与第二沟槽(G2)的底邻界，

-第三晶体管的第二源/漏区(3S/D2)被形成为在侧方与第二沟槽(G2)的第一侧壁(2F1)邻界。

8.根据权利要求7的方法，

-其中，在第二沟槽(G2)的第二侧壁(2F2)上设置栅介质(Gd)，

-其中，第一晶体管的栅电极(Ga1)在第二沟槽(G2)内与第二沟槽(G2)的一个第二侧壁(2F2)邻界地形成，

-其中，第二晶体管的第二源/漏区(2S/D2)这样形成，就是使该区与第一沟槽(G1)的底部邻界，

-其中，第一晶体管的一个第一源/漏区(1S/D1)是这样被形成的，使该区侧向与第二沟槽(G2)的第二侧壁(2F2)邻界，

-其中，在第一晶体管的第一源/漏区(1S/D1)上，一导电结构(L)的一水平元件(Lh)这样形成，就是使该元件与第一晶体管的栅电极(Ga1)连接，

-其中，栅介质(Gd)与第一沟槽(G1)的第二侧壁(1F2)邻界地形成，

-其中，与第一沟槽(G1)的第二侧壁(1F2)相邻界地在第一沟槽(G1)内这样形成导电结构(L)的一个垂直元件(Lv)，这样就是使该元件与第二晶体管的第一源/漏区(2S/D1)和导电结构(L)的水平元件(Lh)连接，

-其中，位线(B)被形成，这些位线分别既用作读位线(B)，又用作写位线(B)。

9.根据权利要求8的方法，

-其中，包含半导体材料的衬底(1)在一个与衬底(1)的一个表面(0)邻界的薄层(S)内以第一掺杂物浓度掺杂成第二导电类型，

-其中，第一晶体管的第一源/漏区(1S/D1)这样形成，就是使该区在侧向与第一沟槽(G1)的第二侧壁(1F2)邻界，

-其中，一个第一存储单元的第三晶体管的第二源/漏区(3S/D2)和一个相邻的第二存储单元的第二晶体管的第二源/漏区(2S/D2)这样形成，就是使这两个区相互邻界或重合，

-其中，在衬底(1)内，第一晶体管的第一源/漏区(1S/D1)、第一晶体管的第二源/漏区(1S/D2)、第二晶体管的第一源/漏区(2S/D1)、第二晶体管的第二源/漏区(2S/D2)、第三晶体管的第一源/漏我(3S/D1)和第三晶体管的第二源/漏区(3S/D2)通过注入而形成，这样使这些源/漏区掺杂成与第二导电类型相反的第一导电类型，

-其中，在第一沟槽(G1)之外，一个掺杂成第二导电类型的第一沟道阻挡区(C1)与第一沟槽(G1)的第二侧壁邻界地通过注入而形成，使该区具有一个第二掺杂物浓度，该浓度高于第一掺杂物浓度，

-其中，位线(B)在第一晶体管的第一源/漏区(1S/D1)的、第一晶体管的第二源/漏区(1S/D2)的、第二晶管体的第一源/漏区(2S/D1)的、第二晶体管的第二源/漏区(2S/D2)的、第三晶体管的第一源/漏区(3S/D1)的和第三晶体管的第二源/漏区(3S/D2)的上方延伸。

10.根据权利要求9的方法，

-其中，在衬底(1)的薄层(S)内，形成一个由第一导电类型掺杂的区域(G)，

-其中，在表面(0)上，绝缘材料被淀积并被刻蚀，使结构化的第一绝缘层(S1)得以形成，

-其中，通过形成第一沟槽(G1)和第二沟槽(G2)，由区域(G)形成第一晶体管的第一源/漏区(1S/D1)、第二晶体管的第二源/漏区(2S/D2)和第三晶体管的第二源/漏区(3S/D2)，

-其中，在形成第一沟槽(G1)和第二沟槽(G2)之后，通过倾斜注入形成第一沟道阻挡区(C1)，

-其中，在形成第一沟道阻挡区(C1)之后，在注入第三晶体管的第一源/漏区(3S/D1)、第一晶体管的第二源/漏区(1S/D2)和第二晶体管的第一源/漏区(2S/D1)时，使用一个条状的第5光刻胶掩膜，该掩膜保护位于相邻位线(B)之间的第二区域(B2)不被注入，

-其中，为了形成第一晶体管的栅电极(Ga1)、第二晶体管的栅电极(Ga2)和第三晶体管的栅电极(Ga3)，在形成栅介质(Gd)之后，导电材料被淀积并被深刻蚀，以便以间隔部的形式形成第一晶体管的栅电极(Ga1)、第二晶体管的栅电极(Ga2)和第三晶体管的栅电极(Ga3)，

-其中，用第6光刻胶掩膜刻蚀导电材料，使沿第二沟槽(G2)相邻的第一栅电极(Ga1)相互绝缘，

-其中，随后第一沟槽(G1)和第二沟槽(G2)用绝缘材料填充，

-其中，在形成导电材料(L)之后，形成一个由绝缘材料构成的第三绝缘结构(I3)，其方法是借助一个第10光刻胶掩膜对绝缘材料进行刻蚀，使第三晶体管的第二源/漏区(3S/D2)和第二晶体管的第二源/漏区(2S/D2)部分地露出，

-其中，随后，导电材料被淀积并借助一个第11光刻胶掩膜这样被结构化，使位线(B)和位线(B)的接触部(K)得以形成。

11.根据权利要求10的方法，

-其中，在形成第一绝缘结构(I1)之后，形成一个第二绝缘结构(I2)，其方法是，淀积绝缘材料，并用一个不覆盖第一沟槽(G1)的第二侧壁和第二沟槽(G2)的第二侧壁(2F2)的第7光刻胶掩膜进行刻蚀，使第一栅电极(Ga1)部分露出，

-其中，借助一个不覆盖第一沟槽(G1)的第二侧壁(1F2)的第8光刻胶掩膜部分地露出第二晶体管的第一源/漏区(2S/D1)，并且随后，为了形成导电结构(L)，导电材料被淀积并结构化。

12.根据权利要求10的方法，

-其中，在刻蚀淀积在表面(0’)上的绝缘材料之前，在该绝缘材料上淀积一导电层(S1’)，

-其中，在用绝缘材料填充第一沟槽(G1’)和第二沟槽(G2’)之后，借助一个覆盖第一沟槽(G1’)的第二侧壁和第二沟槽(G2’)的第二侧壁(2F2^*)的第12光刻胶掩膜，部分地去除导电层(S1’)，

-其中，随后，绝缘材料被淀积并借助一个不覆盖第一沟槽(G1)的第二侧壁(1F2’)的第13光刻胶掩膜被结构化，

-其中，随后，通过刻蚀露出第二晶体管的第一源/漏区(2S/D1’)，

-其中，随后，为形成导电结构(L’)，导电材料被淀积并被结构化。

13.根据权利要求11或12的方法，其中，为了对第二晶体管的相邻的第二源/漏区(2S/D2)进行绝缘，借助一个覆盖位于第二晶体管的第二源/漏区(2S/D2)之间的第四区域(B4)的第一光刻胶掩膜，通过注入形成区域(G)。

14.根据权利要求11或12的方法，

-其中，在无掩膜的情况下，通过注入形成区域(G”)，

-其中，为了对第二晶体管的相邻的第二源/漏区进行绝缘，形成凹槽(V)并用绝缘材料填充。

15.根据权利要求7至12之一的方法，

-其中，为存储单元，各形成一个具有第一电容器极片(P1^*)、电容器介质(Kd^*)和第二电容器极片(P2^*)的电容器，

-其中，第一电容器极片(P1^*)与第一晶体管的第一源/漏区(1S/D1^*)连接。

16.根据权利要求15的方法，

-其中，在第一晶体管的第一源/漏区(1S/D1^*)上方形成第一电容器极片(P1^*)，

-其中，形成一个第二接触部(K2^*)，该接触部使第一电容极片(P1^*)与第一晶体管的第一源/漏区(1S/D1^*)连接，

-其中，在第一电容器极片(P1^*)的上方形成电容器介质(Kd^*)，在电容器介质(Kd^*)的上方形成第二电容器极片(P2^*)并在第二电容器极片(P2^*)的上方形成位线(B^*)，

-其中，沿第一沟槽(G1^*)相邻的电容器的第二电容器极片(P2^*)被连接。