TW417231B - Semiconductor device with conductor plug and fabrication method thereof - Google Patents
Semiconductor device with conductor plug and fabrication method thereof Download PDFInfo
- Publication number
- TW417231B TW417231B TW088104992A TW88104992A TW417231B TW 417231 B TW417231 B TW 417231B TW 088104992 A TW088104992 A TW 088104992A TW 88104992 A TW88104992 A TW 88104992A TW 417231 B TW417231 B TW 417231B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- dielectric layer
- dielectric
- conductive
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims description 58
- 239000004020 conductor Substances 0.000 title abstract description 11
- 238000004519 manufacturing process Methods 0.000 title description 17
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 125000006850 spacer group Chemical group 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims description 473
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052681 coesite Inorganic materials 0.000 claims description 30
- 229910052906 cristobalite Inorganic materials 0.000 claims description 30
- 229910052682 stishovite Inorganic materials 0.000 claims description 30
- 229910052905 tridymite Inorganic materials 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- 230000005611 electricity Effects 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 230000002079 cooperative effect Effects 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 238000005530 etching Methods 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 11
- 229910007277 Si3 N4 Inorganic materials 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 230000008901 benefit Effects 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000000875 corresponding effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000004576 sand Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000009834 vaporization Methods 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 101100289061 Drosophila melanogaster lili gene Proteins 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 241000233805 Phoenix Species 0.000 description 1
- 229910052778 Plutonium Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- -1 dielectric Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- OYEHPCDNVJXUIW-UHFFFAOYSA-N plutonium atom Chemical compound [Pu] OYEHPCDNVJXUIW-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical class O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
A7 I 41723 i B7_ 五、發明說明(f ) 氩里—JLS_ 1 .發明領域 本發明有關一種半導體裝置及其製造方法且更特別地 ,有關一種具有在®之®!ϋ中所形成之導 體插塞的半導體裝置,其可應用於一 半導體 場效電晶體(MOSFET)或利用MOSFETs之半導體記億體裝 置,及該裝置之製造方法。 2 .習知枝術說明 近年來,半導體記億體裝置之記億體單元之積體化及 小型化已逐漸地在進步中,蜜於此趨勢,已有強烈需 求於改善用於製造建構該半導體記億體裝置之半導體, 電介質及金颶層圏案或之 在此之同時,可淮許之圖案對圖案或遮罩對 遮罩對齊之餘裕已逐漸地減少,結果,在習知上,為因 應上述趨勢,已執行重新考慮建構該半導體記億體裝置 之電子元件或組件之結構及製造方法。 例如,具有利用MOSFETs之M0S半導體記億體裝置,形 成於基板中之<£122£&^及透過層間電介質層形成在 該源極/汲極區上之配線層傺藉稱為I" ❹,或 形成為垂直地穿透該層間電介質層之導體性 構件相互地電氣連接,該接觸或導體插塞偽位於垂直地 穿過該層間電介質層且互連下方之源極/汲極區與上方 之配線層之接梅孔之中。 圖案對圖案或遮罩對遮罩之對齊餘裕之降低將增加由 本紙張尺度適用中國國家標準(CNS〉A4規格(210 X 297公釐) -------------裝--- 0 t (請先閱讀背面之注意事項再本頁)
I i線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明(> ) 於導體插塞而發生於配線層與源極/汲掻區之間之電氣 檢_.之危險,換言之,若在製程中遮罩或圖案之放置或 覆蓋大於一特定範圍時,則配線層與源極/汲極區之間 的霍氣短路會趨於頻繁地發生,此情勢將徹底地劣化該 半導體記億體装置之製造_鸣及H歲Λ。 習知地,為防止上述有關短路之問題發生,已研究 及發展種種之改進。 第1Α至1D圖顯示一半導體裝置之習知製造方法,其像 發展來解決上述問題而掲示於日本羣教崖;^第2-285658, 1990年公開。 實際地,許多源極/汲極區俗形成於單晶矽(Si)基板 中且因此許多閘極電搔及許多接觭孔形成在該基板上, 然而,為簡化說明起見,僅顯示該等源極/汲極區之一 ,該等接觸孔之一,該等接觸插塞之一,及該等閘極電 搔之兩個於第1A至1D圖中且解説於下。 首先,如第1A圖中所示,製備一具有源極/汲極區l〇la 於其表面區域之單晶矽基板,接箸,一作用為層間電介 質層之二氧化矽(Si02 )層102形成於該基板101之表面 上,一導電層(未圖示)形成於該Si02層102之上且製作 圖案,藉此形成MOSPETs之兩痼閘極電極105於該Si02 層102之上,以便定位該源極/汲極區l〇la於該等閛極 電極105之間,該等閘極電極105沿箸該基板101之表面 延伸,卽,相對於紙面而垂直地延伸,部分正好在該等 閘極電極105下方之Si02層102作用為該等MOSFETs之諸 -4 - 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐) -- ----— 1· I — I — — 11 訂-------- (請先閱讀背面之注意事項再本頁) Α7 r 41723 i Β7_ 五、發明說明(a ) 閛搔絶緣物,在此级之吠態偽顯示於第1A_中。 接著,如第1B團中所示,硼摻雜之磷矽酸鹽玻璃UPSG) 層108你沈積於該Si〇2層102之上當作g蓋該等閲極電® 105之靥間電介質層,然後,利用一製作圖案之光阻膜 (未圖示)藉榭影技術.選擇性地蝕刻WSG膜108及下方 之si〇2層1〇2而形成一沬-费蓋該等LH.麗捧..10 5 ’ 間之基板1 0 1表®的接Λυ〇9 ,例如,該接觸孔1 09具 有一矩形或圖形之平面形狀,該接觸孔109之底部會到 達該下方獠極/汲極區101a。 在第1B圖中,該接觸孔1〇9横向地延伸自其所要或正 確位置至左手側,在所要或正確位置處,該接觸孔109 擦與該等ft鄰之閛蘭極電極105分離而位於該源極/汲 極區101a之中間。 由或氣化砂(Sia H4 )所製成之電介質層(未圖 示)係沈積於BPSG層108之上且回蝕刻該,藉此選擇性地留下 電介質層於該接觸孔109之中。因此,如第1C圖中所示 ,一配對之側壁間隔物1 〇 3偽形成於該接觸孔之相對之 内餺處,、該紀复之1麵隔物3作.1.為防▲在,稍後? 製程步置中屬充》镇範9中-么藤槪:插| 電極1 0 5接觸,。 接箸,沈積一多晶矽層(未圖示)於該BPSG® 108之上 ,該多晶矽層之厚度偽確定使得該多晶砂層充填該接梅 孔,接箸,回蝕刻多晶矽層直到暴露出該下〇BPSGIS108 之表面為止,藉此,選擇性地留下僅沈積在接觸孔109 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公髮) ----------:!_ - - ----—---I i ^ <請先閱讀背面之沒意事項寫本頁) 經濟部智慧財產局員工消費合作社印製 一 A7 _B7 五、發明說明(* ) {請先閱讀背面之注意事項再填寫本頁) 中之多晶矽層,所以,如第1D圖中所示,一接觸插塞110 係藉剩下之多晶矽層而形成於該接觸孔1 〇 9之中,該插 塞110之底部係與該基板1Q1之源極/汲極區101a接觸, 該插塞1 1 〇之相對側邊係藉侧壁間隔物1 〇 3而與相對應之 閘極電極105分離。 之後,如第1D圖中所示,一導電層(未圖示)傈形成於 該BPSG層108之上且製作圖案以具有一特定之平面形狀, 産生一配線層111於該BPSG層108之上,該配線層111之 底部表面傜與該接觸插塞110之頂部接觸。 透過上逑製程步驟,該配線層ill係透過該多晶矽層 插塞UD而電氣地連接於該基板101之源極/汲極區101a 。典型地,該配線層111作用為H0S半導體記憶體裝置之 諸位元線。 具有第1A至1D画中所示之半導體記億體裝置之習知製 造方法,可解決上述電氣短路之問題,然而,在形成接 觸孔109而穿過該BPSG層108及Si02層之後,該等側壁 間隔物103俗形成於該接觸孔109之内,因此,該接觸孔 丄政么為哉j'·鹿'用"病好办,爲良燃 經濟部智慧財產局員工消費合作社印製 滅一忠,…低-二胤凰,Ι,-A黑息氣蠢親邋丨_〇 處之接觸電阻。 第2 Α至2D圖顯示半導體裝置之另一習知製造方法,偽 發展來解決上述電氣短路之問題。 首先,如第2A_中所示,在製備一具有一源極/汲捶 區201a於其表面之多晶矽基板201之後,作用為層間電介 本紙張尺度適用中圉國家標準(CNS)A4規格(210x 297公釐) A7 r 417 B7_ 五、發明說明(f ) (請先閱讀背面之注意事項^寫本頁) 質層之Si02層202偽形成於該基板201之表面上,接箸 ,沈積一導電層(未圖示)於Si02層202上且沈積一 Si3 N4 層於锘此所沈積之導電層之上,該Si3K4層與導電層 偽製作圖案而具有相同之特定形狀,藉此形成由該導體 層所製成之閘極電極205及由該Si3 K4層製成於Si02層 202上之電介質帽蓋2 0 4,該電介質層帽蓋204偽位於該等 閘搔電極205之上,部分正好在該閘極電極205下方之 Si02層作用為閘極絶緣物。 之後,如第2B圖中所示,一 Si3K4層(未圖示)偽形 成於該Si02層202之上以g蓋該電極205及該等電介質 層帽蓋2 0 4 ,接箸,固蝕刻該Si3 (U層以選擇性地在該等 閘極電極205及帽蓋204之兩刨留下該Si3 tU層,所以 ,兩配對之倒壁間隔物207會形成於該Si02層202之上 ,如第2B圓中所示,各配對之刨壁間隔物會位於相對應 之該等閘棰電極205之一及相對應之該等帽蓋204之一之 兩相對側邊處。 在此级之處,各閘極電極205之頂部表面偽覆蓋有 Si3 H4帽蓋204而其兩側面覆蓋有該配對之Si3 惻壁 經濟部智慧財產局員工消費合作社印製 間隔物207,如第2B圖中所示。 接箸.如第2C圖中所示,BPSG層20 8沈積於S丨02層202 上當作覆蓋該閘極電極205及電介質帽蓋204之層間電介 質層,接箸,藉徹影技術利用一製作圖案(未 圖示κ裝及為冰教暴㈣心及層難祕碎潘:為,。鉍見是應4及m 形爲^未暴蓋I,麗麗篇雇漏>接4仙凋名:J 2 0 1.轰面^ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員Η消費合作社印製 A7 B7_ 五、發明說明U ) 接觸孔209,例如,該接觸孔209具有一矩形或圓形平面 形吠,該接觸孔2 0 9會到達下方源極/汲極區2〇la。 類似第1B_,在第2C圖中,接觸孔209橫向地延伸自 其所要或正確位置至左手侧,在該所要或正確位置之處 ,該接觸孔2 0 9偽與該等閘極電極2 0 5分離及位於該源極 /汲搔區201a之中間。 為防止或抑制所不要之Si3 N4帽蓋204及Si3 N4倒 壁間隔物207之鈾刻,供BPSG層208及Si02層202用之蝕 刻方法偽執行於一條件下,及SJ0 2之:飾鲁 接著,沈積一多晶矽層(未圖示〉於該BPSG層208之上 ,其中確定該多晶矽層之厚度會瑱滿整艏接艏孔209,
回蝕刻該多晶矽層直到暴露出該BPSG層208之表面為止, 藉此僅選擇性地在該接觸孔209中留下該多晶矽層,所 以,如第2D圖中所示,由多晶矽所製成之接觸插塞210 會形成於接觸孔209之中,冷J 接s觸。 之後,如第2D圖中所示,導電層(未圖示)傜形成於 BPSG層208上且製作围案以具有一待定之平面形狀,産 生配線層2 1 1於該B P S G層2 0 8之上,該配線層2 1 1之底部 偽與該接觭插塞210之頂部接觸。 透過上述製程步驟,該配線層211偽透過該多晶矽插 塞210而電氣連接於基板201之配線層201a。典型地,該 配線層211作用為半導體記憶體裝置之位元線。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1 III -1 ------訂----*----- <請先閱讀背面之注意事項寫本頁> A7 ;i' 4172 3 1 _Β7_ 五、發明說明(7 ) 不似第1A至ID圖中所示之習知方法,具有第2A至2D圖 中所示之習知方法,各閘極電極205傜覆蓋有電介質帽 蓋2 0 4及倒壁間隔物2 0 7,因此,該等閘極電極難以在接 觸孔2 09之蝕刻製程期間暴露,此意謂可解決上述電氣 短路之問題。 然而,各閘極電極205之整個頂部面覆蓋有電介質層 帽蓋20 4且其整値側面覆蓋有電介質層侧壁間隔物207, 其中該等帽蓋204及側壁間隔物207傜由具有高電介質常 數之Si3H4所製成,結果,會有由於該等閛極電極2 05 及該配線層211呈高之<;生電^之另一問題。 其他之此種習知方法則掲示於日本未審査專利公報第 鐵號及躺中,其二者均公開於1997年 中。 在曰本未審査專利公報第中所掲示之習知 方法中,在形成一閘極電極及位於該閘極電極之各側邊 處之電介質倒壁間隔物之後,形成一第一電介質層來覆 蓋該閘極電極及側壁間隔物,接箸,形成一第二電介質 層於該第一電介質層之上,選擇性地鈾刻該第二電介質 餍以去除該電介質層自閘搔電極底部至該閘極電極高度 之一半,藉此形成一帽蓋結構之閘極電搔而從該第二電 介質層暴露出下半之第一電介質層。 所以,具有掲示於日本未審査專利公報第9-162388號 中之習知方法,當藉蝕刻法來形成一到達下方源極/汲 極區之接觸孔於欲形成覆蓋該閘極電極之層間電介質層 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----------.-----------訂--------- (請先閲讀背面之注意事項再¥寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明(ί ) 之中時,該第二電介質層作用為一蝕刻胆斷物,因此, 避免該閘極電極在接觭孔之蝕刻製程中暴露,造成閘極 電極與源掻/汲極區間之電氣短路之預防。 然而,該閛極電極及該等惻壁間隔物偽整痼地覆蓋有 第一電介質層而該閘極電極之上半部及該等側壁間隔物 俗進一步地覆蓋有第二電介質層,所以,相似於第2A至 2D藤中所示之習知方法,會有一由於閘極電極與其毗鄰 配線層或諸層择高生電問題。 在日本未審査專利公報第9 -246 486號中所掲示之習知 方法中.在形成一電介質層於一導電層之上時,該電介 質層偽製作圖案來形成一覆蓋閘極電極之頂部之上的上 方電介質層(亦卽,帽蓋層),接箸,利用上方電介質層 作為遮罩來製作該導電層圖案以形成閘極電極,然後, 蝕刻該閛極電極之兩侧,使該蘭極電極之寬度小於該上 方電介質層之寬度,之後,形成電介質倒壁間隔物於該 閘極電極之各隹ί。 所以,具有日本未審査專利公報第9-2 46 486號中所掲 示之習知技術,在藉蝕刻法使閛極電極之寬度小於上方 電即極 質, 等,源 介物 該此與 電隔 ,因極 方間 後 ,電 上壁 之側極 有倒 度各閛。蓋有 寬之在生覆蓋 之極述煢地覆 極電上-Μ,.個地 電極 ,t 整艏 極閘,,t面整 閘該 i題方面 少於I問上邊 減成一^路之 Μ 需形之1短極諸 所傜物I氣電之 度物隔一電極極 寬隔間一的閘電 之間壁一間該極 層壁刨i 區 ,閛 質刨等極而該 介質該汲然且 電介使 \ 層 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 B7 41723 五、發明說明(9 因此,相似於第2A至2D圖中之習知方法,會有一由於閘 極電極與其毗鄰配線層或諸層而呈高之之問題。 發明槪沭 所以,本發明之目的在於提供一種半導體裝置及其製 造方法,其會ik ¥相關於單j£l3f於導體插塞處及 於接近該導體插塞處之任何問題。 本發明之另一目的在於提供一種半導體装置及其製造 方法,其以#行對於相對應之導體性構件來形成接觸 孔於電介質層中,而避免透過形成於接觸孔中之導體插 塞之電氣短路。 上述目的與其他未待定提及者將從下述說明而呈現明 顯於該等熟習於本項技術者。 根據本發明之第一觀點,提供一種半導體裝置,包含: (a) —第一電介質層,直接地形成於或間接地透過一層 而形成於一半導體基板之上;(b)—第一圖案之導電層, 形成於該第一電介質層之上;(c) 一第二圖案之電介質層 ,形成於該第一圖案之導電層;該第二圖案之電介質層 請 先 閱 讀 背 面 之 注 意 事 項 再 |裝 尽 . 頁 訂 線 經濟部智慧財產局員工消費合作社印製 丨三案該 該自 (d第圖分}.,露 .,該一部(e上暴 狀.,第.,;之於 形上該層層層用 面之蓋質質質 , 平層覆介介介物 之質地電電電隔 層介傾之三三間 電電整案第第壁 導一 ,圖該該M 之第層二自於為 案該質第露成用 圖於介該暴形作 一成電蓋俗 · 第形間覆層曆靥 該,層地質質質 於層為分介介介 同質用部電電電 相介作及之之之 致電層層案案案 大三質電圖圖圖 有第介導二 四四 具一電之第第第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 f 4 _B7_ 五、發明說明() 該第三電介質層之該部分之第二圖案之電介質層;(f) 一第五電介質層,形成於該第三電介質層之上;該第五 電介質層作用為層間電介質層,覆蓋暴露自該第三電介 質層及第四圖案之電介質層之該部分之第二圖案之電介 質靥;(g) —接觸孔,形成以穿過至少該第五及第三電 介質層;(h)—導電性插塞,充填於該接觸孔之中;(π 一第二導電層,形成於該第五電介質層之上;該第二導 雷層骼與該導體性插塞接觸;u)該導電性插塞在該接 觸孔中藉第三電介質層本身而與該第一圖案之導電層電 氣隔離;以及(k)該第二導電層傜透過該導體性插塞來 雷氣連接於該基板之一區或位於該基板與該第一電介質 層間之一導電層。 具有根據本發明第一觀點之半導體裝置,該第一圖案 之導電層偽形成於該第一電介質層之上.旦同時,具有 大致相同平面形狀於該第一圖案之導電層之該第二圖案 之電介質層則形成於該第一圖案之導電層之上,該第一 圖案之導電層偽整傾地覆蓋有作用為層間電介質層之該 第三電介質層,而部分該第二圖案之電介質層偽暴露自 該第三雷介質層,此外,該第四薩案之電介質層形成該 等刨壁間隔物以用於暴露自該第三電介質層之該部分之 第二電介質層。 因此,該第一圖案之導電層僅覆蓋有作用為層間電介 質層之第三電介質層,結果,卽使該第二圖案之電介質 層偽由具有高電介質常數之電介質材料所製成,由該第 本紙張尺度適用中國國家標準<CNS)A4規格(210 X 297公釐) I ---裝--------訂---------線 (請先閲讀背面之注意事項^寫本頁) 經濟部智慧財產局員工消費合作杜印製 417231 A7 B7 五、發明說明( 經濟部智慧財產局員工消費合作社印製 電而形與效 相介圔諸體及形之 圖有該 第矽與之 三 身中塞有 致電四在導二來塞 二具中 該化層外 第。本孔插之 大之第有之第@)插 第,程 ,氣副額 該制層觸性孔 具案該會案該11性 該中製 中一矽有 供抑質接體觸。有圖由不圖於 Μ 電 -例之 例及化具 用以介在導接險蓋 一一有,一齊 U 導 中施孔 施層氮 , 利予電需該於危覆第蓋此第對 Θ 之 例實觸 實副該中 it 料三無於由之面之覆因該行II填 施此接 佳矽於例 可材第故緣有高部狀面,露自 1 充 實在該 較化位施 容質該.絶會現頂形邊物暴以|-所 佳。成 一 m 倦實 電介藉層氣不呈之面刨隔中以 W 中 較成形 另 一層此 生電俗電電此阻層平之間程可-孔 之製在 之有副在 寄之塞導於因電電之層壁製孔’觸 置所了 置含矽 〇 之數插之用,觸導靥電刨乳觸 接 裝矽保 裝一化間3-致常性案以間接之電導之阑接 5 該 之化確 之有氧之-1 導質體圖物之使案導之成接該層在 點氮更。點具該層 所介導一隔層而圖之案形成,質過 觀由,護觀層,電 層電該第間電少一案圖所形果介透 一换卽保一質構導 電低為該壁導減第圖一層之結電了 第層 ,之第介結之 導之因於M案小該一第質程,之止。該質點層該電層案 二用 ,離質圖大 .第該介製險案防路據介優電據之雙圖 第層時隔介一用外該,電刻危圖而短根電之導根案之 一 及質同氣電第有此於層之蝕之四 ,氣在之外一在圖層第 一介 電成該或 同質案如層第成電 案額第 二副該 --------11.1----------訂 --------- (請先閱讀背面之注意事項寫本頁) 本紙張尺度適闬中國國家標準(CNS:)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明(π ) ff-點,卽不僅更確保了在形成該接觸孔之製程中該第 _案之遵電層之保護,而且進一步地降低了該寄生電容。 在梅據該第一觀點之裝置之仍一較佳實施例中,該第 四雷介質層傜由氤化矽所製成。在此實施例中,具有額 外之優點,即,更確保了在形成該接觸孔之製程中該第 一圖案之導電層之保護。 根據本發明一第二觀點,提供一種半導體裝置之製造 方法,其換包含下列步驟U)至(h)。 在第(a)步驟中,形成一結構含有一第一電介質層, 該第一電介質層直接地形成在一半導體基板之上或間接 地透過一層形成在該半導體基板之上;一第一圖案之導 電層;形成於該第一電介質層之上;一第二圖案之電介 質層,形成於該第一圖案之導電層上;以及該第二電介 質靥具有大致相同於該第一圖案之導電層之平面形狀。 在第(b)步驟中,形成一第三電介質層於該第一電介 質層之上,該第三電介質層作用為一層間電介質層,整 傾地覆蓋該第一圖案之導電層及部分地覆蓋該第二圖案 之電介質層,部分該第二圖案之電介質層偽暴露自該第 三電介質層。 在第(c)步驟中,一第四電介質層傜形成於該第三電介 質層之上,該第四電介質層覆篕暴露自該第三電介質層 之該部分之第二圖案之電介質層。 在第(d)步驟中,該第四電介質層傲製作圖案來形成 諸刨壁間隔物以用於暴露自該第三電介質層之該部分之 —1 4 _ 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) - - ----------— 1 I 訂---------- <請先間讀背面之注意事項再^寫本頁) A7 4172 31 B7_ 五、發明說明(θ ) 第二圖案之電介質層。 在第(e)步驟中,形成一第五電介質層於該第三電介 暫靥之上,該第五電介質層作用為一層電介質層,覆蓋 暴露自該第三電介質層及該第四圖案之電介質層之該部 分之第二電介質層。 在笫(f)步驟中,一接觸孔偽形成穿過至少該第五及 第三電介質層。 在第(d步驟中,形成一導體性插塞以充请該接觸孔 ,該插塞傜與該基板之一區域位於該基板與該第一電介 質層之一導電層接觸,該插塞在該接觸孔之中藉該第三 電介質層本身電氣絶緣於該第一圖案之導電層。 在第(h>步驟中,形成一第二導電層於該第五電介質 層之上,該第二導電層偽與該導體性插塞接觸,該第二 導電層偽透過該導體性插塞與該基板之該區或與位於該 基板與該第一電介質層間之該導電層電氣連接。 類似於根據該第一觀點之半導體裝置,具有根據本發 明第二觀點之半導體装置之製造方法,該第一圖案之導 電層偽形成於第一電介質層之上,而具有大致相同於該 第一圖案之導電層之平面形狀之第二圖案之電介質層則 形成於該第(a)步驟中之第一圖案之導電層之上.第三 電介質層形成為一層電介質層以整個地覆蓋該第一圖案 之導電層及部分地覆蓋第(b)步驟中之第二圖案之電介 質層,其中該部分之第二圖案之電介質層係暴露自該第 三電介質層,進一步地,在第(c)及(d)步驟中,該第四 -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----I------- I-----I - I I 1--I-- (請先閱讀背面之注意事項再<寫本頁) 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明(<4 ) (請先閱讀背面之注意事項再填寫本頁) 電介質層傜形成覆蓋暴露自該第三電介質層之該部分之 第二圖案之電介質層,而接箸製作該第四電介質層圖案 ,辅此形成該等側壁間隔物以用於暴露自該第三電介質 層之該部分之第二圖案之電介質層。 因此,該第一圖案之導電層偽僅覆蓋有作用為一層電 介曹層之該第三電介質層,結果,即使該第二圖案之電 介質靥偽由一具有高雷介質常數之電介質材料所製成, 由該第一及第二導電層所導致之寄生電容會藉利用一用 於該第三電介質層之具有低電介質常數之電介質材料予 以抑制。 同時,因為該導體性插塞偽藉該第三電介質層本身而 雷氣絶緣於該第一圖案之導電層,故無需電介質斜壁間 隔物形成於該接觸孔之中供該導體性插塞與該第一画案 之導雷層間之電氣絶緣用,因此,並沒有由於該接觸孔 之有效或有用大小之減少使接觸電阻呈現高之危險。 經濟部智慧財產局員工消費合作社印製 此外,該第一圖案之導電層之頂部面偽覆篕有具大致 相同於該第一圖案之導電層之平面形狀,該第一圖案之 導電層覆蓋有由該第四圖案之電介質層所形成之制壁間 隔物,因此,並没有該第一圖案之導電層在形成該接觭 孔之第(f)步驟中之第三電介質層之危險,結果,該接觸 孔可以以自行對齊於該第二及第四圖案之電介質層(亦 卽,該第一画案之導電層)予以形成.而免於透過充埴 於該接觸孔中之導體性插塞的電氣短路。 在根據該第二觀K之該方法之較佳實施例中,該第二 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 417231 B7_ 五、發明說明(β ) 國案之電介質層恪由氮化矽所製成。在此實施例中,有 著額外之優點,卽,更確保了該第一圖案之導電層在形 成該接觸孔之第(f)步驟中之保護。 在根據該第二觀點之該方法之另一較佳實施例中,該 第二國案之電介質層具有一雙層結構,含一氮化矽副層 及一氣化矽副層,該氧化矽副層偽位於該氮化矽副層與 該第一導雷層之間。在此實施例中,有箸額外之優點, PJ1,不僅更確保了該第一圖案之導電層在形成該接觸孔 之第(f)步驟中之保護,而且進一步地減低了寄生電容。 在根據該第二觀點之該方法之仍一較佳實施例中,該 第四雷介質層傺由氤化矽所製成。在此實施例中.有著 額外之優點^即=更確保了該第一導電層在形成該接觸 孔之第(f)步驟中之保護。 在根據該第二觀點之再一較佳實施例中,形成該第三 電介質層之第(b)步驟中,包含:一第一副步驟(卜1), 形成一底部電介質層於該第一電介質層之上,以整傾地 覆蓋該第一匾案之導電層及該第三電介質層;一第二副 步驟ib-2),平面化該底部電介質層之一表面;以及一 第三副步驟(b-3),回蝕刻底部電介質層之平面化表面 以暴露至少部分之該第二圖案之電介質層。在此實施例 中,有箸額外之優點,即,可即時形成該第三電介質層 而自該第三電介質層來暴露至少部分之該第二圖案之電 介質層。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------裂 --------訂-------ϊ_ 線 (請先閱讀背面之注意事項>^寫本頁) 經濟部智慧財產局員工消費合作社印製 .· * > - - - ^ ii d' ’,五、發明說明(4 ) is ...s A7 B7 行式 執圖 效 面 有 截 地 横 時 分 即 部 可 傜 明 圖 發1D 本 至 使1A 為 C 第 明 說 以 予 圖 附 照 參 將 現 體 導 半 一 示 潁 地 rtj 分 體 導 半1 示 顯 地 別 分 示 0 面 截 ;横 法分 方部 造偽 製圖 知2D 習牵 之2A 置第 裝 發 本 據 根 示 顯 地 分 示 麵 ; 面 法截 方橫 造分 製部 知偽 習匾 1 Ε ί 3 另至 之3Α W 第 裝 第 之 圖 D ; 3 法至 方3Α 造第 製據 之根 置示 裝顯 體 , 導示 半画 unu 1 種面 一 平 之分 例部 施一 實偽 一 圖 第 4 一 第 明 發 本 摩 艮 〇 示法 顯方 地造 別製 分之 ,置 示裝 圖體 及面導 以截半 ; 橫種 法分一 方部之 造偽例 製圖施 之5E實 例至二 施5A第 實第一 一 明 明 說 細 詳 之 例 掄 奮 住 较 下 如 明 說 細 詳 式 圖 附 所 照 參 將 例 施 實 較 諸 明 發 本
方 造 製 之 置 裝 體 導 半 -—i 種1 之 例 施 實 1 第 (請先閱讀背面之注意事項再^^本頁: 經濟部智慧財產局員工消费合作社印製 晶配 單之 1 極 Λ1·'·'gHl 成掻 形閛 係諸 區為 極用 汲作 0 \ 可 下極多 如源許 說多 , 解許此 圖 ,因 E J 3 中月 至圖中 A E -3 3 第至板 照3Α基 參第i) 將在(S 法 矽 説該 化 , 簡一 為之 -孔 而觸 然接 〇 等 上該 之 , 板一 基之 該區 於極 成汲 形 \ 傜極 孔源 觭等 接該 多 , 許見 及起 線明 之 塞 桶 。 觸下 接如 等説 解 且 中 圖 E 3 至 A 3 第 於 示 顯 俗 線 配 兩 及 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4172 31 A7 B7 五、發明說明( 請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫 本 頁 首先,如第3A圖中所示,製備一具有一源極/汲極區 ]3於其表面區域之單晶矽(Si)基板1,接著,藉一熱氣化 法或類似法形成一 Si〇2 (二氣化矽)層2於該基板1之 表而上。 接箸,籍化學氣相沈積(CVD)法形成一具有200nm (奈米) 厚度之多晶矽層(未圖示)於該Si02層2之上,藉CVD法 在所沈積之多晶矽層之上形成一具有200nm厚度之Si3 N4 餍(未圖示),之後,藉已知之照相撤影技術及蝕刻技術 來製作該(¾晶砂=身及ν4 #之圖案以具有相同特定之 平而形狀._此形成砂配線5於該Si〇2層2之上 以及形成Si3N4帽蓋4於傾別之配線5之上,如第3A 圖中所示。 如第4圖中所示,該等配線5沿箸該基板1之表面相 互平行地延伸。 經濟部智慧財產局員工消費合作社印製 該多晶矽層及Si3 N4層可利用相同之遮罩持鑲地蝕 刻,替換性地,該上方Si3H4層傜利用一遮罩蝕刻而 接著,該下方多晶矽層可利用所製作圖案及所蝕刻之 S ί 3 N 4靥本身作為遮單來蝕刻,若配線5之頂部覆蓋 有電介質帽蓋4時,則任何其他方法或諸方法可使用 於此目的。 該等配線5及電介質帽蓋4之Α置後使得該源極 /汲楝區la插進該兩毗鄰配線5之間。 接箸,藉C V D法沈積6 0 0 n m厚度之B P S G層6於S i 0 2層2 之上以覆蓋該配線5及電介質帽蓋4,因為該BPSG靥6在 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明(d ) 此步驟由於配線5及電介質帽蓋4之存在,故具有突起 ,該BPSG層6之表面偽藉加熱該BPSG層6於氮(《2)氛 闺中之熔化製稃或化學機械抛光(CMP)法予以平面化。 隨箸此步驟,藉一利用氣^屬藤屢或 親^來回蝕刻BPSG層6 ,藉此從BPSG層6暴露該第 帽蓋4之上方部件,如第3B圖中所示,因為該BPSG層之 表而已予以平面化,故該層6之厚度會藉蝕刻包裹之製 稈予以均勻地降低,而造成該帽蓋4之上方部件之暴露 或突起,例如該帽蓋4之暴露或突起之程度偽以此一方 式確定,卽,該等帽蓋4之暴露或突起部件具有大致 2〇〇nBI之厚度或高度,太約等於該胤m,度歲半。在 I比级之吠態顯示於第3 B圔中。 進一步地,SCVD法沈積一具有lOOnia厚度之Si3N4 屜於其餘之BPSG層之上,且接箸籍一異方向性蝕刻法來 回蝕刻該Si3 N4層。因為該Si3 N4層由於自該BPSG層6 之突起電介質層帽蓋4之存在,故具有突起,該Si3H4 層僅選擇性地留在該電介質帽蓋4之兩相反倒,因此, 由Si3N4所製成之倒壁間隔物7傷形成於該B P S G層6之 上,如第3 C圖中所示。 在第3C圖中所示之狀態中,該配線5之頂部面偽覆蓋 有Si3N4帽蓋4 E其側面傺覆蓋有BPSG靥6,該等Si3K4 側壁間隔物7僅覆蓋該帽蓋4之相對應之餺邊面t該等 側壁間隔物7偽分離自該等配線5。
之後,如第3D圖中所示,藉CVD法或類似法沈積一 BPSG -20 - 本紙張尺度適用中國围家標準(CNS)A4規格(210 X 297公釐) ---I------ L----------—訂 -- ------- (請先閱讀背面之注意事項再本頁) Γ 4172 31 Α7 _Β7_ 五、發明說明(β ) (請先閲讀背面之注意事項本頁) 層8於其餘之BPSG層6之上作為一覆蓋該配線i5 ,該電 介質帽蓋丨4>及該電介質側壁間隔物ft)之舅間電介氧夏。 因為該BPSG層8由於在此步驟之突起帽蓋4及間隔物7 之存在,故具有突起,該BPSG層8之表面係藉CMP法或 類似法予以平面化。 利用由照相徹影技術所製作圈案之光阻膜(未圍示)作 為遮罩,選擇性地蝕刻該BPSG層8及該下方之3102層2 ,ίΙ此形成一接觸孔9,如第3D圖中所示,例如,該接觸 孔具有一矩形或圔形平面形狀,該孔9之底部會到逹該 基板1之下方源極/汲搔區lae * 在第3D匾中,該接觸孔横向地自其所要或正確之位置 延伸在該所要或ΪΚ確位置處,該接觭孔9像 與兩毗鄰之配線5)分離且位於該源極/汲棰區la之中間β 為防止或抑制該Si3 Ν4帽_4及Si3 tU側壁間隔物7 之蝕刻,用於該B P S G層8及該S i 0 2層之蝕刻係執行於 該條件下,即,BPSG及Si02之蝕刻率傜足以高於Si3H4 之蝕刻率,例如,該BPSG層8及Si02H2俗藉利用CHF# 舆<£ 0拿氣體混合物之乾蝕刻法予以蝕刻。 經濟部智慧財產局員工消费合作社印製 接箸,沈積一多晶矽層(未圖示)於該BPSG層8之上, 其中該多晶矽層之厚度係確定充滿整個接觭孔9,回蝕刻 該多晶矽層直到下方BPSG層8之表面暴露出為止,藉此 ,選擇性地僅留下該多晶矽層於該接觴孔9之中,因此 ,由多晶矽所製成之導體插塞或接觸插塞10你形成於 接觸孔9之中,如第3E圖中所示,該插塞10之底部傜與 —2 1 — 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 B7_ 五、發明說明(W ) 基板1之源極/汲極區la接觸。 之後,如第3 E圖中所示,導電層(未画示)偽形成該 BPSG靥8之上R製作圖案具有一待定之圖案,産生配線 層11,典型地,該導電層係由多晶矽或金屬所製成,該 配線靥1〗之底部傜與該接觸插塞10之頂部接觸。 透過上述方法步驟,該配線層11係透過多晶矽插塞 而雷氣連接於該基板1之源極/汲極區la。典型地,該 配線層11作用為半導體記億體裝置之位元線。 如上述具有根據本發明第1實施例之半導體裝置之製 造方法,晶矽配線„>(第一圖案之導電層)偽形成於該 (S f 0 2層24>第一電介質層)篆»,且同時,具有相同於該 配線5之平面形狀之Si3N4帽蓋4 (第二圖案之電介質 餍)則形成於該配線5之上。該配線5偽整鏑地覆蓋有 作用為一層間電介質靥之BPSG層三電介質層),而 該Si3N4帽蓋4之上方部件暴露自該BPSG層6。此外, 用於形成倒壁間隔物7之Si3 H4層(第四電介質層)傜 形成覆蓋Si3H4帽蓋4之所暴露部件之兩相對倒邊。 因此,該配線5之兩側邊(ΐΊΐ |具低0該^。之 電介質常數層多結果,即使該等電介質帽蓋4偽 由具有高電介質常數之Si3N4所製成,可抑制由該配 線5及配線層11所導致 同時,因為該多晶矽插塞10傺藉由BPSG層本身來電氣 絶緣於該配線5,並不必形成第1A至1D圖中所示習知方 法中所使用之雇中,因此,並沒 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) · i線· 417 Ο Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(w) 有由於降低接觸孔9之實際或有效大小而使接近該插塞 10之接觸電阳呈現高之可能或危險。 眈外,該配線5之頂部面覆蓋有具相同於該配線5之 平而形狀之雷介質帽蓋4 ,該配線5之兩側邊面則覆蓋 有雷介質Μ壁間隔物7。因此, 艏孔9之蝕刻法中暴露之可能。結果,接觸孔可以以 ^ - ..一办”.. ·-· -·- ·λ *· · 自行對齊於雷介質帽蓋4及侧壁間隔物7 (亦即,配線 5)來形成,而防止了透過該孔9中所充填之插塞10之電 氣短路。 第5Α至5Ε圖顯示根據本發明第2實施例之一種半導體 裝置之製造方法。 首先,如第5Α圖中所示,在製備一具有一源極/汲極 區〗a於其表而區域之單晶矽(Si)基板1之後,作用為一 餍電介質層之Si02層2傜藉一熱氣化法或類似法形成 該基板1之表面上, 接箸,藉CVD法形成一具有20〇nB厚度之多晶矽層(未 圖示)於該Si02-2之上,藉CVD法在所沈積之多晶矽 餍之上形成一具有100nm厚度之Si02層(未圖示),以及 藉CVD法在所沈積之Si02層上形成一具有lOOnn之Si3 N4 餍(未圖示),之後,藉已知之照相撤影技術及蝕刻技術 製作該多晶矽層,該Si02層,及該Si3H4層具有相同 待定平而形狀之圖案,藉此形成位於該Si02層2上之 多晶矽配線5及位於該配線5上之雙層電介質帽蓋4, -23- 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公釐) (請先閱讀背面之注意事項再填寫本頁) · i線· 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明(》) 如第5纟圖中所示。各<^介質帽蓋4<具有一(曼層結構>含 "MWTW 鳴 " 一下方部件4a,由Si〇2所製成,位於該配線5之相對 應者之上,及含一上方部件4b,由& 3 >所製成,位於 該下方部件4a之上。 該多晶矽層,該Si02層,及該Si3N4層可利用相同 裤罩予以連鏞性地蝕刻。替換性地,該最上方之Si3N4 層倦利用一遮罩蝕刻而接著,該下方之Si02及多晶矽層 可_餹地利用所製作圖案或所蝕刻之Si3 N4層作為遮罩 來轴刻,若該配線5之頂部面覆蓋有雙層電介質帽蓋4 ,刖可使用任何其他方法或諸方法於此目的。 該配線5及電介質帽蓋4之位置像確定使得源極/汲 極區]a插進兩毗鄰配線之間。 接箸,藉CVD法沈積一具有600nn厚度之BPSG層6於 Si02層2之上以覆蓋配線5及電介質帽蓋4,接箸,該 BPSG靥6之表面傜藉相同於第1實施例中所使用之方法 予以平而化。 接箸,所沈猜之BPSG層6藉相同於第1實施例中所使 用之方法予以回蝕刻該藉此從該BPSG層6暴露帽蓋4之上 方部件,如第5B圖中所示。因為該BPSG靥6之表面已 平面化,該層6之厚度偽藉蝕刻包裹法予以均勻地減少 ,基滅f 4 ,例如,帽蓋 4之暴露或突起程度偽以此一方式確定,即,該帽蓋4 所暴露部件具有一大致200η·之厚度或高度。在此级處 之狀態傜顯示於第5Β圖之中。 -24- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 一5JI. --線· A7 Γ 4172 311 B7_ 五、發明說明(>〇 緊随此步驟,藉CVD法沈積一具有l〇〇nm之Si3 N4層 (未_示)於其餘之BPSG層6之上.因為該Si3N4層由 於來自BPSG層6之突起電介質帽蓋4之存在,故具有突 起,蕻異方向性蝕刻法回蝕刻詼Si3 N4層而選擇性地僅 在帽蓋4之相對制邊留下該Si3N4層。因此,由其餘 之靥所製成之侧壁間隔 會形成於B P S G層6 之上,如第5C圖中所示。 在第5 C圖之狀態中,該等配線5之頂部面偽覆蓋有 Si9N4帽蓋4 ,而倒邊面配線5則覆蓋有BPSG層6及 側壁間隔物7,該等S i 3 Η 4刨壁間隔物7僅覆蓋該等帽 蓋4之Si3N4上方部件4b之兩側邊面。 接箸,如第5D圖中所示,籍CVD法或類似法沈積一 BPSG層8於其餘之BPSG層6作為一覆蓋配線5,帽蓋4 之暴露之上方部件4b,及侧壁間隔物7之層間電介質層 。為去除該BPSG層8之突起,該BPSG層8之表面偽接著 藕一 CMP法予以平面化。 利用藉照相撤影技術所製作圖案之光阻膜(未圖示)作 為遮罩,選揮性地蝕刻該表面平面化之BPSG層及下方 SiO 2餍2,藉此形成接觸孔9,如第5D圖中所示。例如, 該接觸孔9具有矩形或圆形平面形狀,該孔9之底部會 到逹該基板1之源極/汲掻區la。 在第5D圖中,接觸孔9自其所要或正確之位置横向地 延伸至左手側,在該所要或正確之位置處,接瞄孔9傜 與兩毗鄰之配線5分離及位於該源極/汲極區la之中間。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---------------裝--- (請先閱讀背面之注意事項再填寫本頁) =° -丨線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明(4 ) 為防丨h蝕刻該S i 3 N 4部件4 b及S i 3 N 4側壁間隔物7 , 用於BPSG層8及Si〇2層2之蝕刻偽執行於該條件下,即 ,BPSG層及Si02之蝕刻率偽足以高於Si3 H4之蝕刻率 ,例如.藉使用CHF3及C0之氣體混合物之乾蝕刻法來 蝕刻該BPSG層8及Si02層2。 接箸,沈積多晶矽層(未圖示)於BPSG層8之上,其中 該多晶矽餍8之厚度俗確定填滿整個接觸孔9,接著, 回蝕刻該多晶矽層直到下方之BPSG層8之表面暴露為止, 蕻I比,撰擇性地僅留下該多晶矽層於接觸孔9之中,如 第5E圖中所示。該插塞10之底部傜與該基板1之源極/ 汲極區1 a接觸。 之後,如第5E圖中所示,一導電層(未圖示)形成於該 BPSG層8之上且製作圖案以具有一特定圖案,産生一配 線層1]。典型地,該導電層傜由多晶矽層或金屬所製成 ,該配線層11之底部係與該接觸插塞10之頂部接觸。 透過上述方法步驟,該配線層11傜透過多晶矽插塞10 而電氣地建接於基板1之源極/汲極區la。典型地,該 配線厣11作用為半導體記億體裝置之位元線。 如上述,具有根據本發明第2實施例之一種半導體裝 置之製造方法,傜實質地執行相同於根據第3A至3E圖之 第1實施例之方法中的方法步驟,,霞·介皙帽缓4
因為電介質帽蓋4具有雙曆结構,Si02部件4a插進 -26- 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝 訂·· 線. A7 B7 41 7 2 3 ι1 五、發明說明(·^ 該配線!5與Si 3 Ν4部件4b之間,結果,具有額外之優 點,孤法J J?:,施例(哼衽了戎配線所感 ...Ifc 在上述第1及第2實施例中,接觸孔9傜位於毗郯之 配線5間,然而,本發明可應用於任何型式之位於諸如 Μ 0 S F E T s之閘極電極之任何導體間之接觸孔。 當已描述本發明之較佳形式時,窿理解的是,諸修飾 將呈明顯於該等熟習於本項技術者而不會背離本發明之 精神,因此,本發明之範畴偽僅由随後之申請專利範圍 所確定。 請 先 閱 讀 背 面 之 注 意 事 項 再
Η 頁 I 訂 經濟部智慧財產局員工消費合作社印製 -27- 本紙張尺度適用中國國家標準(CNS)A4規格(210 >c 297公釐) 么-ί· I Λ 7 ‘ - j-\ / _B7五、發明說明(4 ) 經濟部智慧財產局員工消費合作杜印製 符號之説明 1 ........單晶矽基板 la.......源楝/汲極區 2 ........Si02 層 4 ........電介質帽蓋 4a.......帽蓋之下方部件 4b.......帽蓋之上方部件 5 ........多晶矽配線 6 ........BPSG 層 7 ........制壁間隔物 8 ........BPSG 層 9 ........接觸孔 10 .......接觸捅塞 11 .......配線層 101 ......單晶矽基板 101a.....源極/汲掻區 102 ......二氣化矽(Si02 )層 103 ......侧壁間隔物 105......閘極電極 108 ......硼摻雜之碟矽酸鹽玻璃(BPSG)層 109 ......接觸孔 110 ......接觸插塞 111 ......配線層 201.......單晶矽基板 -28- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------裝--- (請先閱讀背面之注意事項再<寫本頁) 訂· -線- 417 2 3 3 五、發明說明(μ ) A7 經濟部智慧財產局員工消費合作社印製 201a.. …源 極 / 汲 極區 202… ...Si 0 : i層 204 ... ...Μ 介 質 帽 蓋 2 0 5... …閛 電 極 207 ... …個1 壁 間 隔 物 208… ...BPSG 層 209… …接 觸 孔 210... …接 觸 插 塞 211… …配 線 層 -29- -i .^1 .^1 n I t n I (請先閱讀背面之注意事項再Vk本頁) 計· _ ,線- 本紙張尺度適用中國國家標準<CNS)A4規格(210 X 297公釐)
Claims (1)
- 41723 ,1 A7 B7 五、發明說明(W ) 20 1a.....源極/汲極區 202 ......Si〇2 層 204 ......電介質帽蓋 20 5 ......閙楝電極 2 07 ......側壁間隔物208 ......BPSG 層 209 ......接觸孔 210 ......接觸插塞 211 ......配線層 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家櫟準(CNS>A4規格(210 X 297公釐) A8 B8 C8 D8 41723,1 六、申請專利範圍 (h) —導電性插塞,充填於該接觸孔; (i) 一第二導電層,形成於該第五電介質層之上; 該第二導電層像與該導電性插塞接觸·, (j) 該導電性插塞在該接觸孔中藉第三電介質層本 身而電氣絶緣於該第一圖案之導電層;以及 (k) 該第二導電層俗透過該導霉性插塞來電氣連接於 該基板之一區或位於該基板與該第一電介質層間之一 導電層。 2 .如申請專利範隐,第1 #之馮置),其中該第二画案之電 介質層係由氮化矽所製成。· 3.如申請專利範圍策1由,镔笔),其中該第二圖案之電 介質層具有一雙層結構,該雙層結構含有一%化#副 層及一氣化矽副層;以及其中該氣化矽副層偽位於該 氮化矽副層與該第一^案之導電層之間〇· 4 ·如申請專利範其中該第四電介質層 俗由%化洛所^成。. 5#—種半導體裝置之朽ϋ方法>,包含下列步驟·· (a )觀成二^身,該結構含有一第一電介質層,該 請 先 閱 讀 背 © 之 注 意 事 項 再 頁 訂 經濟部智慧財產局員工消費合作社印製 一 電 在一 成第 形該 層在 一 層 過電 透導 地之 接案 間圈 或一 成第 形一 地成 接形 直 ·, 層上 質板 介基 電體 一 導 第半 圖該 一 於 第同 該相 在有 層具 質層 介質 電介 之電 案二 圖第 二該 第及 1 以 成 ; 形上 之 上層 之電 層導 質之 介案 第 狀 形 面 平 之 層 asa QpK 導 之 案 圖 成 形 上 之 層 質 介 I 須 1 β 該 於 層 質 介 i 三 第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 該第三電介質層作用為一層間電介質層,該層間電介 質層整鍤地覆蓋該第一圖案之導電層及部分地覆蓋該 第二圖案之電介質層;部分之該第二圖案之電介質層 暴露自該第三電介質層; (C)形成一第四電介質層於該第三電介質層之上;該 第四電介質層覆蓋箸暴露自該第三電介質層之該部分 之該第二圖案之電介質層; (¢1)製作該第四電介質層圖案以形成用於暴露自該第 三電介質層之該部分之該第二圖案之電介質層之諸側 壁間隔物; (e) 形成一第五電介質層於該第三電介質層之上; 該第五電介質層作用為一層間電介質層,該層間電介 質層覆蓋箸暴露自該第三電介質層及該第四圖案之電 介質層之該部分之該第二電介質層; (f) 形成一接觸孔穿過至少該第五及第三電介質層; (g) 形成一導電性插塞以充填該接觸孔;該插塞傜 與該基板之一匾或位於該基板與該第一電介質層間之 一導電層接觸;該插塞在該接觴孔中係藉該第三電介 質層本身而絶緣於該第一圖案之導電層;以及 (h) 形成一第二導電層於該第五電介質層之上;該 第二導電層偽舆該導電性插塞接觸,該第二導電層俱 透過該導電性插塞而電氣連接於該基板之該區或位於 該基板導電與該第一電介質層間之該導電層 6.如申請專利範圍第5項之方法,其中該第二圖案之 -32- 請先閱讀背面之注意事項再本頁: 裝 -7.J 線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A8 B8 C8 D8 六、申請專利範圍 電介質層偽由氮化矽所 7. 如申請專利範圍第5項 介質層具有一雙層結構 層及一氣化矽副層;以 氮化矽副層與該第一導 8. 如申請專利範圍第5項 偽由氮化矽所製成。 9. 如申請專利範圍第5項 質層之該步驟(b)含有: 製成。 之费邊,其中該第二圖案之電 ,該雙層結構含有一氮化矽副 及其中該氣化矽副層俗位於該 電層之間f 之C& _,其中該第四電介質層 之@ 其中形成該第三電介 (b-Ι)—第一副步驟,形成一底部電介質層於該第 一電介質層之上以整個地覆蓋該第一圖案之導電層及 該第三電介質層; (b-2)—第二副步驟,使該底部霉介質層之一表面 平面化;以及 (b-3)—第二副步驟,回蝕刻該底部電介質層之該平 面化表面以至少暴露部分之該第二導電之霣介質層“ 請 先 閱 讀 背 S) 之 注 意 事 項 再 Μ ' Γ裝 頁 訂 經濟部智慧財產局員工消費合作社印製 33 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10084624A JP3114931B2 (ja) | 1998-03-30 | 1998-03-30 | 導電体プラグを備えた半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW417231B true TW417231B (en) | 2001-01-01 |
Family
ID=13835840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088104992A TW417231B (en) | 1998-03-30 | 1999-03-30 | Semiconductor device with conductor plug and fabrication method thereof |
Country Status (5)
Country | Link |
---|---|
US (1) | US6136696A (zh) |
JP (1) | JP3114931B2 (zh) |
KR (1) | KR100288178B1 (zh) |
CN (1) | CN1230790A (zh) |
TW (1) | TW417231B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6066548A (en) | 1996-10-31 | 2000-05-23 | Micron Technology, Inc. | Advance metallization process |
JP2001148472A (ja) * | 1999-09-07 | 2001-05-29 | Nec Corp | 半導体装置及びその製造方法 |
US6877213B2 (en) * | 2002-01-07 | 2005-04-12 | International Business Machines Corporation | Feature size reduction in thin film magnetic head using low temperature deposition coating of photolithographically-defined trenches |
US6770209B2 (en) * | 2002-01-09 | 2004-08-03 | International Business Machines Corporation | Isotropic deposition for trench narrowing of features to be created by reactive ion etch processing |
US6703305B1 (en) * | 2002-06-05 | 2004-03-09 | Lattice Semiconductor Corporation | Semiconductor device having metallized interconnect structure and method of fabrication |
JP2004128188A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 半導体装置の製造方法 |
JP4067539B2 (ja) * | 2005-06-14 | 2008-03-26 | トヨタ自動車株式会社 | 車両制御装置 |
US7381610B2 (en) | 2005-11-04 | 2008-06-03 | International Business Machines Corporation | Semiconductor transistors with contact holes close to gates |
US7923840B2 (en) * | 2007-01-10 | 2011-04-12 | International Business Machines Corporation | Electrically conductive path forming below barrier oxide layer and integrated circuit |
WO2009002381A2 (en) * | 2007-06-22 | 2008-12-31 | Skyworks Solutions, Inc. | Mold compound circuit structure for enhanced electrical and thermal performance |
JP2012216643A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US8716124B2 (en) | 2011-11-14 | 2014-05-06 | Advanced Micro Devices | Trench silicide and gate open with local interconnect with replacement gate process |
KR20160001114A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
CN105720039B (zh) * | 2014-12-04 | 2020-05-08 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
KR102290538B1 (ko) | 2015-04-16 | 2021-08-19 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR20210042222A (ko) | 2019-10-08 | 2021-04-19 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0388075B1 (en) * | 1989-03-16 | 1996-11-06 | STMicroelectronics, Inc. | Contacts for semiconductor devices |
JPH02285658A (ja) * | 1989-04-26 | 1990-11-22 | Nec Corp | 半導体装置の製造方法 |
JPH09162388A (ja) * | 1995-12-04 | 1997-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
US5846873A (en) * | 1996-02-02 | 1998-12-08 | Micron Technology, Inc. | Method of creating ultra-small nibble structures during mosfet fabrication |
JPH09246486A (ja) * | 1996-03-07 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
-
1998
- 1998-03-30 JP JP10084624A patent/JP3114931B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-29 US US09/277,933 patent/US6136696A/en not_active Expired - Fee Related
- 1999-03-29 CN CN99103261A patent/CN1230790A/zh active Pending
- 1999-03-30 KR KR1019990010983A patent/KR100288178B1/ko not_active IP Right Cessation
- 1999-03-30 TW TW088104992A patent/TW417231B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH11284072A (ja) | 1999-10-15 |
KR100288178B1 (ko) | 2001-04-16 |
US6136696A (en) | 2000-10-24 |
CN1230790A (zh) | 1999-10-06 |
JP3114931B2 (ja) | 2000-12-04 |
KR19990078400A (ko) | 1999-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW417231B (en) | Semiconductor device with conductor plug and fabrication method thereof | |
TW495915B (en) | Method for forming conductive contact body of semiconductor device | |
TW412810B (en) | Method for the production of a vertical MOS transistor | |
TWI305669B (en) | Method for making a raised vertical channel transistor device | |
TW507321B (en) | Semiconductor device with self-aligned contact structure and method of manufacturing the same | |
TW205112B (zh) | ||
TW511235B (en) | Methods of forming a contact structure in a semiconductor device | |
TW502372B (en) | Wiring of a semiconductor device for forming a self-aligned contact and method for manufacturing the same | |
JPH06196569A (ja) | 集積半導体回路の接触孔形成方法 | |
TW201243956A (en) | Method for forming self-aligned contact and integrated circuit with self-aligned contact | |
JPH10125865A (ja) | 半導体装置、半導体記憶装置、およびその製造方法 | |
TW548828B (en) | Semiconductor memory device and method of manufacturing the same | |
JP2003109959A (ja) | 半導体素子の形成方法 | |
TW401601B (en) | The method of improving the photolithography and via integration | |
TW419793B (en) | Secmiconductor integrated circuit | |
TWI235424B (en) | Method for forming a contact opening | |
TWI223393B (en) | Method of filling bit line contact via | |
JP4360780B2 (ja) | 半導体装置の製造方法 | |
TW295711B (zh) | ||
JP4101564B2 (ja) | 半導体素子及びその製造方法 | |
TW531875B (en) | SOI structure and method of producing same | |
TW200828598A (en) | Semiconductor device | |
TW308736B (zh) | ||
TW299475B (zh) | ||
KR0165459B1 (ko) | 게이트전극을 함몰시킨 소자분리막 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |