TW416139B - Semiconductor device and fabrication process therefor - Google Patents

Semiconductor device and fabrication process therefor Download PDF

Info

Publication number
TW416139B
TW416139B TW085102087A TW85102087A TW416139B TW 416139 B TW416139 B TW 416139B TW 085102087 A TW085102087 A TW 085102087A TW 85102087 A TW85102087 A TW 85102087A TW 416139 B TW416139 B TW 416139B
Authority
TW
Taiwan
Prior art keywords
gate
semiconductor substrate
insulating film
electrode
semiconductor device
Prior art date
Application number
TW085102087A
Other languages
English (en)
Inventor
Yoshinao Morikawa
Toshihisa Goto
Junichi Tanimoto
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW416139B publication Critical patent/TW416139B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

經濟、部中央標準局員工消費合作杜印製 416139 A7 ——*------— B7_ 五、發明説明（1 ) 發明背景 1.發明領域 本發明係關於具有絕緣閘極型場效電晶體之半導體裝置 以及製造該裝置的方法。 2 .相關技藝 圖9 ( a)的平面圖説明了傳統的絕緣閘型場效電晶體（以下 稱爲MOSFET) ’而圖9(b)則是圖線剖開後的剖面 圖。參考圖9(a)和9(b)可知，MOSFET包括：源極和没極 區，各自包含了藉著植入與井區23導電型相異的雜質而在 半導體基板21表面的井區23内所形成的擴散層25 ;以及位 在閘極27下方，介於半導體基板21表面部份的源極和汲極 區之間的通道區域。 擴散層2 5電性連接至連接層3 〇，連接層3 〇的導電性大於 擴散層2 5，而且電阻較低，與半導體基板之間的電容也較 低。位在半導體基板21上的閘極27與基板間夾有閘極絕緣 膜2 6，形成閘極時需沈積複晶碎以及一種高溶點金屬或化 合物，以便降低阻値。 通常MOSFET是以下面的方式加以製造的。在半導體基板 21預定的區域形成LOCOS氧化膜28，然後在基板上形成閘 極絕緣膜26。接著，在基板上沈積—層閘極材料，加以制 定圖案後即形成閘極27。然後，以閘極27作爲光罩將離子 植入半導體基板2〗的表面，且自動對準於閘極27，形成了 源極與汲極的擴散層25 = -4- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） f請先聞讀背面之注意事項再填寫本頁} 丨、景. 訂 經濟部中央標準局貝工消費合作社印製 416139 A7 ___ B7 五、發明説明（2 ) 如圖9(a)所示，閘極27可作爲連接層。因此，延伸至另一 MOSFET的閘極27就透過夾層絕緣膜29中所形成的接觸洞32 ，連接至位於通道區以外的另一個連接層30。 最後，在整個半導體基板21上塗佈一層覆蔽層31，而完 成了 MOSFET。 圖10(a)説明了兩個相連接和M0SFET的傳統配置方式。圖 10(b)和10(c)分別是圖10(a)沿X-X和γ-γ切開之後的橫剖面。 如圖10(a)和10(b)所示’ LOCOS氧化膜通常均用來作爲兩個 MOSFET之間的元件隔絕。 在習知技藝中，閘極27就如圖9(a)和1 0(a)所畫的，都 位在元件隔絕區和通道區之上，並且作爲連接MOSFET間極 的連接層。 元件隔絕大多利用一般習知的LOCOS法，藉著選擇性氧 化製程作成。但是很容易形成鳥喙，妨礙了裝置的微小化 。圖〗0(c)中的LOCOS氧化膜28所帶來的高度差可能會使 LOCOS氧化膜28上所形成閘極27的連接層斷裂或短路。 爲了％決以上LOCOS法製作的元件隔絕所帶來的問題， 有人提出利用離子植入區來作爲元件隔絕。這種方法不再 使用圖10(c)中的LOCOS氧化膜28，而是在半導體基板上隨 同閘極絕緣膜26形成一膜層，並在此膜層下方形成離子植 入區來作爲元件隔絕。這表示閘極也位在此離子植入區上 方f彼此夾著閘極絕緣膜。因此，閘極與丰導體基板之門 的閘極電容就不容忽視。如果半導體裝置要進—步縮小， 閘極絕緣膜必須更薄，閘極電容就會顯著地升高。此外， 本紙張尺度適用中國國家標率（CNS ) Α4規格（210X297公釐） . I ^ ϋI-" —I. . 訂 {請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 416139 a7 B7五、發明説明（3 ) 元件隔I絕所能忍受和電壓可能會受到離子植入區上方閘極 連接層所施電壓的影響而下降。因此，植入該區域的離子 就必須增加，以提高元件隔絕的抵抗電壓。這將降低接面 抵抗電壓，進而提高了寄生電容。 如果是如圖11(a)和11(b)所示的複合MOSFET，閘極27可以 延伸通過P型井區41中的N通道MOSFET 43，以及N型井區40 中的P通道MOSFET 42，並在半導體基板上形成LOCOS氧化 膜28。 如果像圖12(a)—樣，不用LOCOS氧化膜28，而是用離子 植入區作爲元件隔絕，在閘極27和半導體基板之間就只有 層薄薄的閘極絕緣膜26。由P通道MOSFET 42延伸至N通道 MOSFET 43的閘極27，穿過了 N型井區40和P型井區41的邊界 。圖12(b)説明了通道反轉電壓與井區表面的雜質濃度的關 係ΰ由圖12(b)可知，對閘極施加電壓以及漏電流的通路都 會決定井區表面電流的方向，而帶來半導體裝置的可靠性 問題。 如果像圖2(b)—樣，在傳統MOSFET中將閘極27相鄰排列 ，在結構上就不可能形成跨越源極和没極區的連接層。因 此，閘極27應該連接至擴散區以外的連接層30。這對裝置 配置是個限制，使裝置配置失去彈性。 爲了因應近來半導體裝置微小化的需求，閘極長度已經 下降至，舉例而言，0.5微米以下。但若以傳統閘極自動對 準方法來製造MOSFET，很難保證窄於0.5微米的閘極的對 準限度足夠在其上形成接觸洞。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榇準（CNS ) Λ4規格（210X297公釐） 經濟部中央標隼局員工消費合作社印裝 416139 A7 ---—____ B7 五、發明綱（ΐ) ^~" -- 發明的簡要説明 本發明提出-#製作在半導體基板i的半導體裝置，其 組件包含 ' 形成在該半導體基板表面部份的源極和汲極區的擴散層 形成在該半導體基板上的閘極，閘椏與基板之間並夾有 閘極絕緣膜； 形成在開極上的夾層絕緣膜；以及 形成在爽層絕緣膜上的連接層： 其中閘極至少跨在部份源極和没極之上，同時位於源没 極區之間的通道區上方，並透過閘極上方夾層絕緣膜中所 形成的接觸洞與連接層電性連接。 本發明另外也提出製造半導體裝置的方法，其步驟包含 (a) 在一面半導體基板的表面部份内植入雜質，形成作爲源 極與汲極的擴散層； (b) 在孩半導體基板的整個表面上形成一層閘極絕緣膜，接 著沈積一層閘極材料並制定其圖案，而在至少部份源極和 汲極的上方，並在源極和汲極區之間的通道區上方形成了 閘極； (c) 在整個基板的表面上形成一層夾層絕緣膜，並在此絕緣 膜位在閘極上方處形成一個接觸洞；以及 (d) 在夾層絕緣膜上形成一層連接層，以便透過接觸洞使閉 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f請先閲讀背面之注意事項再填寫本頁} 裝」 -訂' 經濟部中夬標準局負工消費合作杜印製 ___41613¾ ^ 五、發明説明（5 ) 極與連接層電性連接。 附圖的簡要説明 圖1 (a)是根據本發明實施例之一所製作半導體裝置的平面 圖； 圖1(b)是圖1〇)沿X-X線切開的橫剖面圖； 圖2(a)和2(b)分別是根據本發明和習知技藝，將閘極相鄰 列的平面圖； 圖3(a)是根據本發明的實施例將兩個mosfET彼此連接的 平面圖； 圖3(b)和3(c)分別是圖3(a)沿χ-χ線和γ_γ線切開後的橫剖 面圖； 圖4(a)至（g)説明製造圖3(a)的半導體裝置的各步驟，係沿 X-X線切開後的橫剖面圖； 圖5(a)至5(g)説明製造圖3(a)的半導體裝置的各步驟，係沿 Y-Y線切開後的橫剖面圖； 圖6(a)和6(b)分別是根據本發明的習知技藝所製作丰導體 裝置的平面圖； 圖6(c)的圖表説明圖6(a)和6(b)中半導體裝置閘極電容和閘 極寬度（W)的關係； 圖6(d)的圖表説明圖6(a)和6(b)中半導體裝置閘極電容和閘 極長度（L)的關係； 圖7(a)是利用本發明所製作CMOS反相器的平面圖； 圖7(b)是圖7(a)沿Y卜Y2線切開後的橫剖面圖； 本紙張尺度適用令國國家樣準（CNS ) A4規格（210'乂297公釐） ! I n H I ^ — 裝 I 訂 —II {請先聞讀背面之注意事項再填寫本頁} 416139 經濟部中央榡準局員工消費合作社印製 A7 B7 五、發明説明（6 ) 圖8是利用本發明所製作NAND電路的平面圓； 圖9(a)是傳統絕緣閘極型場效電晶體的平面圖，-圖9(b)是圖9(a)沿X-X線切開後的橫剖面圖； 圖10(a)是兩個彼此連接的MOSFE丁的平面圖； 圖10(b)和10(c)分別是圖10(a)中沿X-X和Y-Y線切開後的橫 剖面圖： 圖1〗（a)是習知技藝的COM.S反相器的平面圖；-圖11(b)是圖〗1(a)沿Y3-Y4線4開後的橫剖面圖； 圖]2⑻是習知技藝的CMOS反相器的橫剖面圓； 圖12(b)的圖表説明圖12(a)中反相器的通道反轉電壓與井 區表面濃度的關係。 發明的詳細説明 本發明所提出來的半導體裝置及其製造方法可以降低閉 極電容，而且可以在閘極上方形成接觸洞，不但可以符合 微小化的要求，也能改善配置的彈性與裝置的集積度。 以下説明本發明的半導體裝置。 本發明所用半導體基板可爲矽基板、GaAs基板，或習知 類似的·基板。半導體基板中可以預先植入P型或N型的導電 雜質。P型導電雜質可爲硼或類似雜質。N型導電雜質可爲 磷、坤或其他。 在丰導體基板的表面部份形成源極和：?及極的擴散層時， 可用來形成擴散層的雜質中，P塑導電雜質有硼，N型導電 雜質有磷、砷或其他。舉例來説，在基板内植入砷時，最 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公羞） (靖先閲讀背面之注意事項再填寫本頁〕 訂 416139 ~----^. _五、發明説明（7 ) A7 B7 經濟部中央標準局員工消費合作社印製 好以知量3 X 1015/公分2至5 X 1〇〗5/公分2，加速能量3〇仟伏來 形成擴散層。 接著，至少在源極和汲極區之間的通道區上形成閘極， 其下與基板間並夾有一層閘極絕緣層。本發明的特徵之— 是閘極僅位在擴散層和通道區之上。換句話説，每—個 MOSFET都有一個閘極，而間極底下的部份則作爲通道區。 閘接絕緣膜可用的材料有氧化矽膜、氮化矽膜，及其堆 叠°理想的閘極絕緣膜厚度爲約1 0到3 0毫微米。 閉極可用的材料包括複晶矽、諸如T i和W等高熔點金 的石夕化物、上述矽化物的堆疊層、以及A1和等金屬膜 理想的閘極厚度爲約】5 〇到3 〇 〇毫微米。如果以複晶矽製奸 間極，可以植入一些雜質以降低阻値。閘極最好寬於通道 區，以避免發生偏移。在此，可以將雜質植入通道區來控 制臨界電壓。 閘極上方現在形成一層央層絕緣膜，閘極即透過此央層 絕緣膜中位於閘極上方處所挖開的接觸洞與一連接層電連接。 ’、 ^ 夾層絕緣膜可用的材料有氧化矽、氮化矽 '磷矽酸鹽 堝、：磷矽酸鹽玻璃、旋佈玻璃、及以上各種材料的堆觉 曰若考慮連接層對半導體基板的影響，夾層絕緣膜的厚 度可以大於1000埃，通常是4〇〇〇埃到6〇〇〇埃。 連接層可用的材料有A】，Al/Si和Cu。 蝴取好在芫成基板的整個表面上形成—層覆蔽層，使半子 體裝置免受污染、水氣和機械損冑1藏層可用的材料有 屬 作 性 破疊 導 m -- - -— In I -- I - I 1 - ) '士¢1 HI I I lit — X (請先閱讀背面之注意事項再填寫本頁} '10 本紙張尺度顧中賴家轉（)以規格（加X297公复）
經濟部t央標準局員工消費合作社印I 416139 7 A7 B7 五、發明説明（S ) 氮化矽、磷矽酸鹽玻璃和氮氧化矽。 本發明半導體裝置結構如上所述，其中閘極可以小於傳 統的半導體裝置’因此可以降低閘極電容s此外，根據以 下本發明的製造方法，閘極可以連接至通道區上方的連接 層’所以可以縮小半導體裝置的大小。此外，連接之閘極 的連接層也可以形成在擴散層之上，彼此由夾層絕緣膜隔 開，因此可以增加配置的彈性，更提高半導體装置的集積 度。 以上説明的許多元件可以平行或循序製作在一面丰導體 基板上。在這種情況下，在各元件之間必需有電性隔絕區（ 元件隔絕區）使相鄰元件彼此隔絕。舉例來説，元件隔絕區 可以是用LOCOS法作成的氧化矽（LOCOS)膜，或以離子植 入法所形成的雜質區作爲元件隔絕。此爲本發明中，元件 隔絕區上並不形成閘極’而且連接層下又有爽層絕緣膜， 所以用離子植入區作爲元件隔絕並不會像習知技藝一般增 加閘極電容。 在半導體基板表面上植入雜質形成雜質區來作爲元件隔 絕是比較理想的，因爲這樣所得到的半導體裝置而較平坦 ，高度差距較小。雜質區域的雜質濃度需根據元件之間元 件隔絕區的抵抗電壓來決定。 本發明可以用在任何含有閘極和擴散層的半導體裝置。 舉例來説，這種半導體裝置可以形成在半導體基板内已經 具有預定雜質濃度的井區内。更仔細地説，這種半導體裝 置可以是NMOS、PMOS或CMOS。 本紙張尺度適用中國國家標準（CNS ) A4洗格（210 X ；297公釐） . 3 ► - (讀先閱讀背面之注意事項再填寫本頁)
、-B 經濟部中央橾準局負工消費合作社印製 416139 A7 B7 五、發明説明（9 ) ~ ^ 底下將説明根據本發明製造半導體裝置的方法。 利用一層帶有預定圖案的光阻作爲光罩，將離子植入到 半導體基板的表面，即形成源極和汲極的擴散層3 光罩去除後，在基板的整個表面上形成一層閘極絕緣膜 ，然後在閘極絕緣膜上沈積一層閘極材料。形成閘極絕緣 膜時可用濺鍍、化學氣相沈積、熱氧化或其他方法。間極 材料沈積時可用化學氣相沈積、氣相沈.積或其他方法。 接著，制定閘極材料的圖案，至少在源極和汲極的上方 形成閘極。閘極材料制定圖案時可用熟知的微影和蝕刻技 術。最好避免在制定圖案時，閘極和源極汲極之間有偏移 區域出現。 在基板的整個表面上形成夾層絕緣膜後，就在閘極上方 的夾層絕緣膜中挖出接觸洞來。形成夹層絕緣膜時可用化 學軋相沈知、熱氧化或其他方法。形成接觸洞時，可以先 沈積一道在閘極上方預定的位置有一開孔的光罩，再蝕去 一部份的夾層絕緣層。 然後，在夾層絕緣膜上形成連接層，使閘極透過接觸洞 與連接層電性連接而完成了本發明的半導體基板。形成連 接層時，可先以氣相沈積、化學氣相沈積或其他方法沈積 一層連接層材料，然後再以熟知的微影和蝕刻技術加2 定圖案。 如果利用本發明的製造方法在一面基板上形成多數個元 件，最好在形成閘極之前形成夾層絕緣膜之後，利用一層 在相鄰兀件之間欲形成元件隔絕區之處留有開孔的光阻， -12· 本紙張尺度適用中國國家榡準（CNS ) A4規格（2 i Ο X 297公釐） „ *. ^ —-衣 訂'" (請先閲讀背面之注意事項再填寫本頁j 416139 A7 _______B7_ 五、發明説明（10 ) 以離子植入的方式元件隔絕區。元件隔絕區可使製造出來 的半導體裝置更爲平坦，使連接層不致斷裂，閘極電容也 不致升高。舉例來説’如果用硼作爲形成元件隔絕區的雜 質’最好加速能量爲20什伏，劑量在1 X 1 〇Π到5 X 1〇丨3/公分1 之間。 實施例 以下將以實施例詳細説明本發明。 實施例1 圖1(a)是根據本發明實施例之一所製作半導體裝置的平面 圖，圖1(b)是圖l(a)沿χ-χ線切開後的橫剖面圖。圖以”和2(b) 刀別疋根據本發明和習知技藝，將閉極相鄰排列的平面圖 。圖3(a)是根據本發明的實施例將兩個MOSFET彼此連接的 平面圖；圖3(b)和3(c)分別是圖3(a)沿X-X線和γ-γ線切開後 的橫刮面圖。圖4(a)至（g)説明製造圖3(a)的半導體裝置的各 步驟，係沿X-X線切開後的橫剖面圖。圖5(a)至5(g)是製造 圖3(a)的半導體裝置各步驟的橫剖面圖。 經濟部中央標準局員工消費合作社印製 m /a . —I- - I 一 、vs (請先閱讀背面之注意Ϋ項再填寫本頁) 在這些附圖中，编號1到12分別代表以下的組件：j半導 體基板；2氧化矽膜；3井區；4a至4d光阻；5源極和及極的 擴散層；6閘極絕緣膜；7閘極；8裝置隔絕區；9元件絕緣 膜；10連接層；11覆蔽層；12接觸洞。 實施例1的半導體裝置包括源極和汲極區的擴散層5以及 通道區上的閘極7，但此處閉極並不作爲連接半導體裝置的 連接層。在閘極7上方形成接觸洞1 2，可以電性連接開和$ 7 _ -13- 本紙張尺度適用<^國國家標準（匚灿）人4規格（2〖0'/ 297公釐）~~ 416139 A7 ____B7_ 五、發明説明（11 ) 與連接層1 〇 °因爲閘極用作連接的長度很短，延遲時間可 以縮短。因此’即使不用LOCOS氧化膜，而是在半導體基 板1内植入離子形成雜質區作爲元件隔絕區，傳統作法中閘 極7與裝置隔絕區8之間所引起閘極電容的問題也可加以避 免，因爲現在連接層1 0位在裝置隔絕區8上方，彼此並炎 有夾層絕緣膜9。 圖4(a)至（g)以及圖5(a)至5(g)説明了根據本發明另一實施 例製造丰導體裝置的方法。雖然這個實施例中説明的是N 通道MOSFET，本發明卻不限於這種裝置。 先在P型碎'基板1的表面上形成厚約14¾微米的氧化矽膜2 °接著，以加速能量約36仟伏，劑量5 X 10丨2/公分2，將卿離 子植入5夕基板1 ’然後對基板1進行熱處理，形成了深約15 微米到2.0微米的井區3，以便形成N通道MOSFET(請參考圖 4(a)和 5(a))。 接著，用微影技術形成一道光阻4a，它的圖案露出欲形 成源極和；及極的區域《然後，以加速能量約4〇什伏，劑量 約3X 1〇】5/公分2,將坤離子⑺型雜質）植入半導體基板1，形 成擴散層5(參考圖4(b)和5(b))。 經濟部中央標準局員工消費合作杜印製 ί I - - I . > -— ―I I II I -I I II ( 1 - ίί.: (請先間讀背面之注意事項再填寫本頁) 去除光阻4a和氧化矽膜2，並以熱氧化法形成厚約14毫微 米的閘極絕緣膜6之後，再以化學氣相沈積法沈積複矽晶和 高溶點金屬或諸如矽化鎢等高熔點金屬化合物的堆叠層， 形成閘極材料。沈積一道光阻4b在閘極材料上並以微影技 術制定圖案後，就用光阻4b作爲光罩，對閘極材料加以乾 蝕刻，形成閘極7(參考圖4(c)和5(c))。爲了避免源極汲極區 -14- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） Α7 Β7 41δ13θ 五、發明説明（l2 ) (讀先閲讀背面之注意事項再填寫本頁) 和閘極7之間有偏移，形成閘極7時，必需使其與源極和汲 接區之間有所重疊，舉例來説，可重疊超過〇·2微米。更仔 細地說’如果MOSFET中設計的通道長度是0.8微米，沿著 通道所量得的閘極長度應該大於1 2微米。 接著，以閘極作爲光罩，以加速能量約30仟伏，劑量約 3.2 X ] 0丨3/公分2，將硼離子植入半導體基板1，形成元件隔 絕區8(參考圖4(d)和5(d))。形成元件隔絕區8而進入離子植 入時，可以用閘極7作爲光罩，或者，可在基板上形成一道 在元件隔絕區留有開孔的光罩圖案。如果用閘極作爲植入 離子的光罩’閘極邊緣會與元件隔絕區部份重疊β如果要 避免重疊’可利用閘極7的側壁上的絕緣膜先形成侧壁空間 子後’再進行離子植入。此時，離子也會植入到源極和汲 極區。但是’這不會造成問題，因爲植入源極和汲極的離 子灌度很高。接著，以熟知的化學氣相沈積法形成夹層絕 緣膜9。在夾層絕緣膜9上沈積光阻4 c並以微影技術制定圖 案後，再以蝕刻技術形成接觸洞12(參考圖4(e)和5(e))。 經濟部中央標準局貝工消費合作社印裝 去除光阻4c後’利用減;艘法在基板上沈積連接層材料。 以微影技術制定沈積在連接層材料上光阻4(1的圖案後，就 可形成連接層10(參考圖4(f)和5(f))。在基板上形成一層覆蔽 膜11 ,保護MOSFET免於污染，水氣和機械損害（參考圖4(g) 和5(g))。這樣，便完成了半導體裝置。 接下來，本發明的半導體裝置將與圖9(幻和9(b)中的傳統 半導體裝置互相比較。説明傳統半導體裝置時將用圖6(a)而 不用9(a) ’説明本發明的半導體裝置時則用圖6(b)。 ________ -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（2ί〇Χ297公釐） A7 416139 五、發明説明（ί3) ' 傳統半導體裝置中若閘極配置如圖6(a)所示，閘極電容值 約爲0.05微微法拉，而其元件隔絕是利用離予植入作成的； 閘極27沿通道量得的長度八是〇 8微米；閘極27垂直通道量 得的長度是10微米；閘極27伸‘出通道區的長度〇是〗微米（這 是爲了考慮閘極27垂直通道方向上的對準限度而設計的）； 爲連接閘極27和連接層30而形成的接觸洞32扈下所露出的 閘極27部份大小爲1.4微米X ；!.4微米；而閘極27底下的絕緣 膜厚14毫微米請注意，參考字母c代表的是通道的寬度。 另一方面，圖6(b)中本發明的半導體裝置閘極電容値爲 0.035微微法拉，其中閘極27沿通道量得的寬度八是1 2微米 。即使閘極27的長度A爲了源極和汲極對準限度的考戾，由 〇_8微米提高到1.2微米，因爲部份閘極27伸出通道區（d : ^ 微米），加上部份閘極27被挖出形成接觸洞32(Β χ B : i 4微 米x 1.4微米），仍足使閘極電容降低。每個電晶體可以降低 约30%的閛極電容。因此，本發明特別適用於含有，舉例來 '說’ 100萬個電晶體的高集積度裝置。 圖6 ( c)説明習知技藝和本發明的半導體裝置中，閘極電 容和閘極長度（W)的關係，其中 除了閘極垂直通道内電流的方向（通道方向）所量得的長 度以外，兩者的閘極大小實質上都一樣。圖6(d)說明習知技 藝和本發明的半導體裝置中，間極電容和閘極長度（L)的關 係，其中除了閘極沿通道方向所量得的長度以外，兩者的 間極大小實質上都一樣。不論是圖6(〇和6(句中的間極長度 W或L ’本發明的閘極電容都比習知技藝更低。 -16- 本紙張尺度顧t _齡縣(CNS ) Α4» ( 210X 297-^^7 (請先閲讀背面之注意事項再填寫本頁) .装. 、1r 經濟部中央標準局I工消費合作社印製 416139 at —^- _______ Β7五、發明説明（14) 經濟部中央標準局員工消費合作社印製 圖1(a)中的閘極並沒有使源極和没極區之間的所有部位都 反轉，使得裝置雖然縮小了卻可能造成通道寬度不足。此 時，可以像圖1(c)所示，只考慮對準偏移，而使開接重疊於 源極和没極之間區域的側端A。 實施例2 圖7(a)和7(b)説明利用本發明半導體裝置作成之CM〇s反相 器的結構。半導體基板】中形成p型井區41*N型井區4〇。 MOS電晶體42和43(元件）各自包括源極和汲極的擴散層、閘 極絕緣膜6和閘極，分別形成在井區4〇和41。河〇8電晶體的 隔絕採用雜質摻雜的元件隔絕區，而非L〇c〇g^。p型井區 Μ内的N通道MOSFET43的間極，經由連接廣轉^井區 40内的P通道M〇SFET42相連。因爲連接層1〇位在N型井區和？ 型丼區的邊界部份’底下又有夹看絕緣膜，所以連接層1〇 上所施電壓並不會影響到元件隔絕的離子植入區。 實施例3 圖8説明利用本發明作成的NAND電路β由圖8可知，本發 明尸:作成的NAND電路與習知技藝相較之下，裝置配置彈性 更高、電路尺寸更小。此外，裝置的閘極電容也更低。 本發明的半導體裝置’可以縮小位在半導體基板上且與 之夹有閘極絕緣膜和閉極的大小…匕，由閘極絕緣膜隔 開的閘極與半導體基板之間所引起的閘極電容又比習知技 藝爲低。 如果使用離子植入區作爲元件隔絕，而 成，在習知技藝中，閉_所帶來的延遲時間就不二忽 _______ '17' 本紙張尺度適用中國國家標準（Clsg ) Λ4規格7Γι〇χ 29f公慶j~ ----- ------ - .—-Γ ί —ί I (請先閏讀背面之注意事項再填寫本頁) 訂 —m I- u— -I -
^ I.~~. ^f— ----- Ml----I 416139 A7 B7 五、發明説明（15) 視。但方利用本發明的裝置， ^ I- 0 ^ - + 如以上所説明的，位在半導 體基板上且與<夹有閉極絕緣 m , 表聘的閘極，比習知技藝更小 。因此，閘極與半導體基板之 ^ , 心间的閘極電容就可低於習知 技藝，而邊延遲時間…卜，半導體裝置的表面可以 相*千坦，高度差更小。本發明可以應料CM. 此外，既然可以在通道上方佶q 万使閘極接觸至連接層，並使 連接層形成在央層絕緣膜上，掩垃a 1 連接層就可以延伸橫跨源極 和没極區。因此’本發明可使配置有更多的彈性，提高半 導體裝置的集積度。 更進一步來説，本發明的裝置中，可利用光阻作爲光罩 ，在制定閘極之前形成源極和汲極區。即使所形成的通道 長度必須很小，而是習知技藝很難作到的，因爲本發明中 通道長度是在形成源極和汲極區時就定義出來，因此閘極 的太小可以獨立決定，而與通道長度無關。因此，只需增 大閘極的尺寸，就可以很方便地使連接層在閘極上方與間 極相連。 ---------,·^1.-------_'玎 (請先閲讀背面之注意事項再填寫本頁) Μ濟部中央楳準局員工消費合作社印製 本紙張尺度適用中國國家標隼（CNS ) Α4规格（mx297公釐）

Claims (1)

  1. 第 85102087 中文申請專利範圍修正本(89年4月） Α8 Β8 C8 D8
    、申請專利範圍 經濟部中夬標準局員工消費合作社印製 L 一種製作在半導體基板上的半導體皇—置，其組件包含： 形成在該半導體基板表面部份的源極和汲極區的擴散 層； ' 形成在該半導體基板上的閘極，該閘極與基板之間並 夹有閘極絕緣膜； 形成在該閘極上的夾層絕緣膜；以及 形成在該夾層絕緣膜上的連接層； 其中該閘極至少形成於該源極和汲極之一部分上，且 位於該源極汲極區之間的通道區上方，並透過接觸洞與 該連接層電性連接，該接觸洞係形成於夾層絕緣膜，且 係形成於通道區中之閘極上。 2·根據申請專利範圍第1項的半導體裝_置，在一面半導體 基板上含有數個如申請專利範園第1項所定義的元件，並 在一個元件與另一個相鄰的元件之間的半導體基板表面 上形成一個雜質區，以電性隔絕這些元件；而且該連接 層位在雜質區上’其下夾有該夾層絕緣膜，以便使該元 件與其相鄰元件互相連接。 3·根據申請專利範圍第2項的半導體|置，其另包含形成 在該半導體基板的表面部份的第一井區，其帶有第一種 導電性；以及 形成在該半導體基板的表面部份的第二井區，其帶有 第二種導電性； 其中該第一井區和第二井區各自包含一個閉極，均透 過該夾層絕緣膜内閘極上方處所形成的接觸洞與該連接 本紙乐尺度適用中囡國家標準（CNS > M規格（2ΐ〇χ297公釐） n I— n n H 1 I H· > n - 1_ _____ n T (請先閲讀背面之注意事項再填寫本頁)
    第 85102087 中文申請專利範圍修正本(89年4月） Α8 Β8 C8 D8
    、申請專利範圍 經濟部中夬標準局員工消費合作社印製 L 一種製作在半導體基板上的半導體皇—置，其組件包含： 形成在該半導體基板表面部份的源極和汲極區的擴散 層； ' 形成在該半導體基板上的閘極，該閘極與基板之間並 夹有閘極絕緣膜； 形成在該閘極上的夾層絕緣膜；以及 形成在該夾層絕緣膜上的連接層； 其中該閘極至少形成於該源極和汲極之一部分上，且 位於該源極汲極區之間的通道區上方，並透過接觸洞與 該連接層電性連接，該接觸洞係形成於夾層絕緣膜，且 係形成於通道區中之閘極上。 2·根據申請專利範圍第1項的半導體裝_置，在一面半導體 基板上含有數個如申請專利範園第1項所定義的元件，並 在一個元件與另一個相鄰的元件之間的半導體基板表面 上形成一個雜質區，以電性隔絕這些元件；而且該連接 層位在雜質區上’其下夾有該夾層絕緣膜，以便使該元 件與其相鄰元件互相連接。 3·根據申請專利範圍第2項的半導體|置，其另包含形成 在該半導體基板的表面部份的第一井區，其帶有第一種 導電性；以及 形成在該半導體基板的表面部份的第二井區，其帶有 第二種導電性； 其中該第一井區和第二井區各自包含一個閉極，均透 過該夾層絕緣膜内閘極上方處所形成的接觸洞與該連接 本紙乐尺度適用中囡國家標準（CNS > M規格（2ΐ〇χ297公釐） n I— n n H 1 I H· > n - 1_ _____ n T (請先閲讀背面之注意事項再填寫本頁) 416139 | _ D8 六、申請專利範圍 層電性連接， 4. 一種製造半導體裝置的方法，其步驟係包含： (a) 在一面半導體基板的表面部份内植入雜質，形成作 為源極與汲極的擴散層； (b) 在孩半導體基板的整個表面上形成一層閘極絕緣 膜，接著沈積一層閘極材料並制定其圖案，而在至少部 •ί/J忒源極和;及極的上方，並在該源極和沒極區之間的通 道區上方形成了閘極； (c) 在該基板的整個表面上形成一層夾層絕緣膜，並形 成一個接觸洞，菘接觸洞係形成於夾層絕緣膜，且係形 成於通道區中之閘極上；以及 (d) 在泫夾層絕緣膜上形成一層連接層，以便透過該接 觸洞使該閘極與該連接層電性連接。 ° 5. 根據申請專利範圍第4項的製造方法，在步驟（b)和步驟 ⑷之間另外加入一道步驟，將離子植入該半導體基板， 形成元件隔絕區a (請先閔讀背面之注意事項再填寫本頁) 裝 訂 經濟部4,央標準局員工消費合作社印裝 \/ S N C 隼 標 ^ 國 國 中 用 適 度 尺
TW085102087A 1995-02-21 1996-02-16 Semiconductor device and fabrication process therefor TW416139B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3191095 1995-02-21
JP01565296A JP3335060B2 (ja) 1995-02-21 1996-01-31 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW416139B true TW416139B (en) 2000-12-21

Family

ID=26351841

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085102087A TW416139B (en) 1995-02-21 1996-02-16 Semiconductor device and fabrication process therefor

Country Status (4)

Country Link
US (1) US5949111A (zh)
JP (1) JP3335060B2 (zh)
KR (1) KR100294775B1 (zh)
TW (1) TW416139B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144928A (ja) * 1996-11-08 1998-05-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20050045961A1 (en) * 2003-08-29 2005-03-03 Barnak John P. Enhanced gate structure
US7282772B2 (en) * 2006-01-11 2007-10-16 International Business Machines Corporation Low-capacitance contact for long gate-length devices with small contacted pitch
US9524902B2 (en) * 2013-12-12 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit with conductive line having line-ends

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61226942A (ja) * 1985-04-01 1986-10-08 Matsushita Electronics Corp 半導体集積回路の素子間分離方法
JP2605860B2 (ja) * 1989-03-22 1997-04-30 富士電機株式会社 高耐圧素子を含む半導体装置
IT1235843B (it) * 1989-06-14 1992-11-03 Sgs Thomson Microelectronics Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione.
US5014098A (en) * 1990-02-26 1991-05-07 Delco Electronic Corporation CMOS integrated circuit with EEPROM and method of manufacture
JPH04273164A (ja) * 1991-02-27 1992-09-29 Nec Corp 半導体装置
US5245206A (en) * 1992-05-12 1993-09-14 International Business Machines Corporation Capacitors with roughened single crystal plates

Also Published As

Publication number Publication date
JP3335060B2 (ja) 2002-10-15
KR100294775B1 (ko) 2001-09-17
JPH08293605A (ja) 1996-11-05
KR960032585A (ko) 1996-09-17
US5949111A (en) 1999-09-07

Similar Documents

Publication Publication Date Title
US5656842A (en) Vertical mosfet including a back gate electrode
US4319395A (en) Method of making self-aligned device
US5589415A (en) Method for forming a semiconductor structure with self-aligned contacts
US6271065B1 (en) Method directed to the manufacture of an SOI device
US5294822A (en) Polycide local interconnect method and structure
US7964457B2 (en) Semiconductor integrated circuit device and a manufacturing method for the same
KR100220261B1 (ko) 필드 산화물에 의해 분리된 서로 다른 도전형의 반도체영역을가진반도체장치및그제조방법
KR920007787B1 (ko) 반도체 장치 및 그 제조방법
JPH10308516A (ja) Ｓｏｉ構造の半導体装置およびその製造方法
EP1479101A2 (en) Integrated circuit having interconnect to a substrate and method therefor
US5731240A (en) Manufacturing method for semiconductor depositing device
TW416139B (en) Semiconductor device and fabrication process therefor
CA1179788A (en) Semiconductor device
US5686338A (en) Process for fabricating high-resistance load resistors using dummy polysilicon in four-transistor SRAM devices
GB2078443A (en) Fabricating memory cells in semiconductor integrated circuits
JP2643904B2 (ja) 静電保護素子
TWI267895B (en) Manufacturing method of semiconductor device
TWI240414B (en) A double-gate field effect transistor (DGFET) structure and method of forming such a structure
KR900007904B1 (ko) 상보형 반도체장치의 제조방법
JPH10163338A (ja) 半導体装置とその製造方法
JP3535542B2 (ja) 半導体メモリ装置及びその製造方法
JPH06302783A (ja) 半導体記憶装置
KR100213237B1 (ko) 고내압 트랜지스터 및 그 제조방법
JPH05343413A (ja) バイポーラトランジスタとその製造方法
TW301800B (en) Manufacturing method of thin-film transistor

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees