A7 413941 B7 五、發明説明（1 ) [發明所屬之技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明有關於半導體裝置，尤其有關於具備有記憶單元 之半導體装置。 [習知之技術] 習知之揮發性半導體装置之1種有SRAM(Static Random Access Memory)。在該SRAM中，在被排列成短陣狀之互補 型資料線（位元線）和字線之交叉部配置有記憶單元。圖30 是習知之SRAM之記憶單元部之等值電路圖。參照圖36，習 知之SRAM之記憶單元之構成包含有2個之存取電晶體A1和 A2，2個之驅動器電晶體D1和D2，和2個之高電砠負載元件 R 1 i0 R 2 ° 另外，利用2個之高電阻負載元件R1和R2，和2個之驅動 器電晶體D1和D2用來構成正反器電路。利用該正反器電路 構成交叉耦合之2個記憶節點Ν1和Ν2。記憶節點Ν1和Η2具 有 High(Nl) * Low(N2) * 或 Uw(Nl)，High(N2)之雙穩定狀 態。該雙穩定狀態只有在被施加指定之電源電壓時才繼壤 保持。 存取電晶體A1之源極/吸極區域之一方連接到位元線BIT 。存取電晶體A1之源極/吸極區域之另外一方連接到正反 器電路之記憶酣點N1。存取電晶體A2之源極/吸極區域之 一方連接到互補位元線/ B I T。另外，存取電晶體A 2之源極 /吸極區域之另外一方連接到正反器電路之記憶酣點N2。 另外，存取電晶體A1和A 2之閛極電極連接到字線W L。利用 _該字線UL用來控制存取電晶體A1和A2之0N/0FF。_ 本紙張尺度適川中囡國家棉皁（CNS ) Λ4规格（2;〇Χ297公趁） 413941 A7 B7 經濟部中央枒準局β工消费合作社印欠 五、發明説明 ( 2 ) 1 1 1 另 夕卜 » 驅 動 器 電 晶 體 D1和 D2 之 吸 極 區 域 分 別 連 接 到 存取 1 1 1 電 B 體 A1和 A2之 源 極 /吸極區域之另外- -方 、驅動器電晶 1 I 請 1 h . 體 D1和 D2之 源 極 區 域 連 接 到 接 地 線 〇 驅 動 器 電 晶 體 D1 之閘 先 閱 1 I 極 電 極 連 接 到 存 取 電 晶 體 A2之 源 極 /吸極區域之另外- -方 背 面 1 ί i » 驅 動 器 電 晶 體 D2之 閘 極 電 極 連 接 到 存 取 電 晶 體 A1 之 源極 之 注 I 1 i| 意 T /吸極區域之另外- 一方 高電阻負載元件R 1和R2之- -方分 事 項 1 I 再 1 ) 別 連 接 到 存 取 電 晶 體 Α1 和 A2之 源 極 /吸極區域之另外- 填 \ 本 0 另 外 高 電 阻 元 件 R1和 R2之 另 外 一 方 連 接 到 電 源 線 〇 頁 1 j 其 動 作 是 在 寫 入 責 料 時 選 擇 字 線 W L使 存 取 電 晶 體 A1 和 A2 1 I 變 成 ON 〇 然 後 依 昭 V、、、 所 希 望 之 邏 輯 值 對 位 元 線 對 偶 B IT和 1 1 1 r η / D it 強 制 m 加 電 Μ 用 來 將 正 反 /vf3k m m 之 雙 毽 定 狀 態設 1 訂 定 在 上 述 之 任 何 一 個 狀 能 0 另 外 在 諝 出 資 料 時 使 存 取電 1 1 晶 體 A1 和 A2 變 成 ON 0 然 後 將 記 憶 節 點 H1和 Ν2 之 電 位 傳達 1 | 到 位 元 線 對 偶 0 I | [發明所欲解決之問題] 1 { | t-- 仕 此 種 SRAM 中 近 年 來 高 度 的 要 求 動 作 之 高 速 化 和 以低 1 1 電 壓 進 行 動 作 〇 在 動 作 之 高 速 化 時 使 字 線 之 電 阻 降 低變 1 1 成 是 必 要 之 條 件 〇 另 外 在 現 以 低 電 Μ 進 行 動 作 時 ，必 | 需 要 使 接 地 m 之 電 位 湩 定 在 接 地 位 準 因 此 使 接 地 線之 1 [ 電 阻 降 低 亦 成 為 必 要 之 條 件 〇 1 為 著 達 成 此 S 的 在 習 知 技 術 中 使 用 聚 矽 或 聚 矽 化 物用 1 I 來 形 成 字 線 和 接 地 線 ， 經 由 層 間 絕 緣 膜 在 該 線 和 接 地線 1 1 上 形 成 由 金 屬 膜 構 成 之 主 配 線 或 傍 路 配 線 〇 然 後 設 置記 1 I 憶 單 元 之 每 8個位元或1 6個位元之主配線或傍路配線之連 1 本紙張尺度適用屮國丨翌家標率（CNS ) Λ4規格（210Χ297公釐） 5 413941 五、 A7 B7 發明説明（3) 接區域，在該連接區域使字線和接地線與主配線或傍路配 線電連接。 圖31是構造圖，用來表示具備有晋知之字線和主字線之 SRAM之記憤器陣列。 參照画31，習知之SRAM之記億器陣列101具備有多個之 字解碼器部102a,102b和記憶器板部103a,103b。在記憶器 板部103a形成有由聚矽構成之字線106a,106b,106c, 106d ’分別隔開指定之間隔，和形成從字解器部102a延伸之方 式。互補型位元線105a.105b形成與字線106a,106b,106c, l〇6d垂直。在字線和位元線之交叉點形成記憶簞元l〇4a, l〇4b。另外，與4根宇線1063,1066，106<:,106(1對應之1根 主字線，在字解碼器部102a形成與字線106a, 106b, 106c, l〇6d電連接。該主字線107K鉛等之金屬形成。 依照這棰方式，因為在字解碼器郜102a使1根之主字媒 107與字線l〇6a,106b,106c, 106d電連接•所K電信號可K 經由該主字溴107傳送到字線106a,106b,106c,106d。另外 ，因為主字線107是M低電阻之金屬形成，所M傳送到字 線106a,106b,106c, 106d之電信號可Κ經主字線107傅送， 其结果是可Μ滅小朝向字線l〇6a,106b,106c,106d傳送之 傅送延遲。 另外，圖32是具備有習知之另一實洌之傍路配線之SRAM 之記憶單元之平面布置圖。 參照圖32·習知之SRAM之記憶單元具備有存取電晶體 108a.l08b和驅動器電晶體IlOa.UOb。另外，字線106肜 本紙乐尺度適用，丨，國囤家橾if- ( CNS ) Λ4現格（210 X 297公楚1 ^^^^1 nv -£— mf li^^i ^^^—Ji -a^i (諳先閱讀背面之注意事項再填寫本頁} '?τ 經濟部中央標窣局只了消资合竹社印紫 _ 6 - 413941 A7 B7 硿濟部中央桴準局只X,消贽合竹"印災 五、發明说明 ( 4 ) 1 1 I 成 在 半 導 體 基 板 上 作 為 存 取 電 晶 體 108a ,1 OSb之閛極電極 1 ί 0 在 字 線 1 0 6上經由第1 層 間 絕 緣 m 形 成 互 補 型 位 元 線 1 j 請 i I 105a ,105b ^ ，另夕卜， 在互補型位元線105 a , 105b 上 經 由 第 2 先 閱 1 I 層 間 絕 緣 膜 肜 成 由 金 靨 膜 構 成 之 傍 路 配 線 107 < >另外 字 讀 背 1 \ 1 i 線 106和傍路配線107在 接 觸 孔 洞 109產生電連接 該接觸 之 注 11 意 孔 洞 形 成 在 與 記 憶 單 7C 區 域 不 同 之 另 外 — 個 區 域 〇 事 項 Ϊ I 再 1 1 在 此 種 習 知 之 SRAM 中 為 著 使 動 作 高 速 化 * 所 Μ 形 成 主 填 % 本 私 字 線 或 傍 路 配 線 在 字 解 碼 器 部 等 之 記 憶 單 元 以 外 之 區 域 頁 s_-· ! I t 使 其 與 字 線 電 連 接 〇 1 I I 另 外 為 著 達 成 使 接 地 線 之 電 阻 降 低 之 的 所 Μ 形 成 1 1 金 屬 膜 構 成 之 傍 路 配 線 當 在 傍 路 用 之 連 接 區 域 使 接 地 1 訂 線 和 該 傍 路 配 線 產 生 連 接 情 況 時 與 字 線 之 情 況 同 樣 的 1 1 > 在 記 憶 單 元 區 域 Μ 外 之 區 域 形 成 該 連 接 區 域 0 ! | 其 中 對 於 SRAM 除 了 動 作 之 高 速 化 和 以 低 電 壓 進 行 動 ! [ 作 之 要 求 外 更 要 求 高 積 體 化 0 但 是 如 圖 31和 騸 32所 示 L ί 1 f 在 習 知 之 SRAM 中 將 主 字 線 或 傍 路 配 線 107與字線i06 之 ί- 連 接 區 域 設 在 與 記 憶 簞 元 區 域 不 同 之 區 域 〇 因 此 必 需 使 ! 該 連 接 區 域 用 之 區 域 與 記 憶 單 元 區 域 分 開 成 為 妨 礙 SRAM 1 j 之 高 積 體 化 之 原 因 〇 另 外 對 於 接 地 線 在 形 成 傍 路 配 線 1 1 之 情 況 時 亦 會 產 生 同 樣 之 問 題 〇 1 本 發 明 用 來 解 決 上 述 之 問 題 0 1 本 發 明 之 1目的是提供可以使動作高速化 同時可以高 1 1 稽 體 化 之 半 導 體 装 置 1 I 本 發 明 之 另 - g 的 是 提 供 可 Μ 低 電 壓 進 行 動 作 同 時 1 本紙张尺度過川巾國國家標苹（CNS ) Λ4規格（210X297公趋） 413941 A7 B7 經消部中央標卑局負工消贽合作祕印繁 五、發明説明 ( 5 ) 1 1 可 以 高 積 體 化 之 半 導 體 裝 置 〇 1 1 ?決問題之手段] 1 1 本 發 明 之 第 1態樣之半導體装置具備有多個記憶蜇元被 請 J I 先 1 配 置 成 矩 陣 狀 0 在 上 逑 之 多 個記 憶單 元中之1個之第1記憶 閲 讀 1 背 -ΐ 單 元 上 形 成 有 字 線 0 在 上 述 之字 線上 *經由第1層間絕緣 面 之 i 注 膜 形 成 有 低 電 m 之 第 1傍路配線t >上述之第1傍路配線，在 意 拳 項 l 依 眧 i、、、 上 述 字 線 之 延 伸 方 向 之 大致 垂直 方尙被配置成鄰接之 再 1 / 上 述 多 個 記 憶 單 元 之 各 個 泡成 至少 各1画。上述之字線 寫 本 頁 V 1 和 上 述 之 第 1傍路配線在傍路用之第1 連接區域形成電連接 1 1 1 〇 上 述 之 第 1連接區域形成在與上述第1記憶單元平面重曼 1 I 之 區 域 0 在 申 請 專 利 範 圍 第 1項之本發明中，依照這種方 1 1 訂 式 因 為 低 電 阻 之 第 1傍路配線在傍路用之第1連接匾域， 1 與 字 媒 產 生 電 連 接 所 Μ 可 以經 由第 1傍路配線將信號傳 1 1 送 到 字 線 可 Μ 使 該 字 線 之 電阻 降低 。另外，因為傍路用 1 | 之 第 1連接區域形成在與第1記憶 單元 平面重叠之區域，所 1 ( K 不 需 要 在 記 憶 單 元 Μ 外 之 區域 確保 用以形成該第1連接 I 區 域 之 區 域 0 利 用 這 種 方 式 ，當 與第 1連接區域被設在記 ! 1 憶 單 元 以 外 之 區 域 之 情 況 比 較時 ，可 Μ形成更高度積體化 之 半 導 體 裝 置 0 另 外 因 為 第1傍路配線|在依照字線之 1 | 延 伸 方 向 之 大 致 垂 直 方 向 被 配置 成郯 接之上述多個記憶單 I 元 i 至 少 各 形 成 1個 ，所以每1根 字線 之傍路配線可以比習 1 I 知 者 增 加 » 其 结 果 是 當 與 習 知者 比較 時*字線之電咀可Μ 1 1 m 低 〇 1 1 本 發 明 之 第 2態樣之半導體裝置具備有多個記憶單元被 1 1 本紙张尺度適爪屮®國家標苹（CNS ) Λ4規格（2】〇X 297公釐） -8 - 413941 A7 B7 五、發明説明（6 )
個 IX 第 之 上 之 線 之地 中^ 元ί 單 憶 記 個 多 之 述 上 在 0 第 狀成 陣肜 矩 * 成上 置元 配單 憶 記 第 之 述 上 在 0- 線 地 接 由 經 配 第路 膜 緣 絕 間 層 線 在 成 述 上 照 延 之 第線 之地 姐接 電1 :第 線 配 路 傍 第 之 述 上 垂 致 大 之 向 方 傍方 L直 個 2 個 1 成 形 第 之 用 路 傍 每在 少 , 至線 ’ 配 元路 單傍 憶ί 記 個 多 述 上 之 接 鄰 成第 置之 配述 被上 向 ΰ 第 之 述 上 和 線 地 接 經濟部中央標窣局货工消贤合作杜印哭 (請先閱讀背面之注意事項再填寫本頁) 逑本 上 之 與項 ?- 在 成 形 域 區η第 專 接 — 之 請 i 連 f 阻 電 低 為 因
第 和 線 第配 圍路 範 ^ 利 專 請 第在 之 。 述域 上 區 ο 之 接叠 連重 電 面 成平 形元 域窜 區憶 接LIB 連L 中 明 第發 式 方 it 種 a 照 依 第 之 用 路 傍 在 線第 地向 接流 使W 可 以 所 结 其 Λ- 線 配 路 ，傍 接H 連第 電 之 生阻 產電 域低 區到 接流 連 ’ ί流 電 之 線 地 接 準 位 地 接 在 定 第穩 使位 以電 可 之 是線 果地 接 11- 第 使Μ 可 是 果 结 其 ο 低 降 阻 電 之 線 地 接 壓 電 低 Μ 置 装 捿 導 半 使Μ 可 昼 重 面 平 元 單 憶 記 1 第 與 在 成 形 域 區 接 連 11 第 為 ο 因 0 夕 行另 進 装 體 導 保lj半 連 確1¾使 ，第>i 域與可 區當 ， 之，時 外式較 以方比 元種況 單這情 憶用之 記利域 在 。 區 要域之 需區外 不的以 M新元 所之單 ， 用 憶 域域記 區區在 之接設 連 11 第 域 區 接 連 具大 中 之 造向 構方 之伸 樣延 態 之 g2線 第地 在接 是1S 置第 裝述 體上 導 照 半依 之在 揉 ’ 態 元 0ooπ肖㈣ 體之 mS2IP 高發第 更本有 置 備 1¾ 方 直 垂第 致之 述 上 在 上行 元 平 簞致 憶大 記線 地 接 接 S&U 1 電 元¾]成 為 單 形 憶 MSI 12¾½ 1 L 妾 第線 2 之地第 述接和 ± ^ ^ 接一¾ 鄰胄接 成 成 ί Ϊ 形第 置 配 被 第 之 述 上 與 為 成 本紙张尺度適州中國闯家樣準（CNS ) Λ4规格（2i〇X2L)7公f ) 9 413941 A7 B7 五、發明説明（7 ) 中 明 發 本 之 項 接 連 電 成 形0 地 第接 _ 圍 範 利 專 請 Φ 在第 第 和 線 地 接 1 第 之 域 區 之 接 連第 線該 直與 線成 配形 路線 傍地 1 接 第U 之 第第 時 域 為 因 式 方 I 種 這 用 利 阻 電 低 與 有 具 未Μ 所 線 地。 接接 /-S.1 II 連 電 線 配 路 傍 由 經Μ 可 亦 在 不 使 即 此 因 區使 接 Μ 連可 之是 用果 路结 傍 其 和 。 線低 配降 路阻 傍 電 之之 阻線 電地 低接 成 形 上 元 單 憶 記 第 使Κ 可 亦 作 行 進 壓 電 低 K 第 置之 裝明 體發 導本 半 中 造 構 之 樣 態 1X 第 在 是 置 装 體 導 半 之 al.K 樣 態 上 之 第線 之地 述接 上之 在述 傍 上 2 和第 線之 字胆 之 電 述低 上成 在形 。 膜 線緣 地絕 接間 成層 形ί 上 元 單 憶 記 第 由 經 延 之 線 字 述 上 照 依 在 線 配 路 傍 ^ii4 Hi 1^11^ —^― I-'” ---— 一 ί· l--t ί\ (諳先閱讀背面之注意事項再填寫本頁) 元 單 憶 記 腥 多 述 上 之 接 鄰 成 置 配 被 第 向 之方 述 直 上垂 。 致 線大 Id之 路向 方 至 訂 經濟部中央標隼局EX工消费合作社印^ 2 第 之 述 上 和 線 也 接 之 述 上 ο 個 形 在Η利 線1SMW S3接罾 路if* 傍 2 在 第 。 之域 述區 上 之 。 疊 接重 連面 電 平 成元 形單 域憶 區記 接I: 連 _l/J 成 彩 個 第 之 第逑 之上 用輿 每路在 少傍成 外 造 構 之 項 1—Η 第 圍 範 利 專 請 申 了 除 中 明 發 本 之 項 4 第 圍 範 接 連 電 生 產第 域 之 區阻 接電 連低 到 流 流 電 之 線 2 地 第接 與向 亦流 線使 地 Μ 接可 為以 因所 第 在 線 配 路 傍 配 路 傍 2 其 ， 〇 化 低作 降動 姐速 電 高 之 行 線進 地低 接降 使 之 以阻 可 電 亦之 外線 線字 字用 了 利 除時 是 同 果Κ 结可 其是 ’ 果 線结 行形 進亦 壓域 電區 以接 成連 促 化 定0 之 準 位 地 接第 之 了 位除 電 為 之 因 線 ’ 地外 接另 用 。 利作 和動 第 貧 外 域 區 接 塞*-· 元 這 單用 憶利 記 在域 要 區 需的 不新 Μ之 所用 ’ 域 域區 區接 之 連 S ε_Β 畫 面 平第 元 保 單確 憶 域 記區 與 之 在 外 成以 ο ΐτ 本紙張尺度適川中國阐家標半^阳）六4规格（210'乂 297公釐） 10 經漪部中央標卑局Θ工消资合作社印來 413941 A7 B7 五、發明説明（S ) 種方式，當與第1和第2連接區域設在記憶單元以外之區域 之情況比較時，可K使半導體裝置更高積體化。 本發明之第5態樣之半導體装置是在第1態樣之構造中使 電源供給線形成在位於上述之字線和上述之第1傍路配線 之間之區域。該電源供給線被配置成不與上述之第1連接 區域平面的重叠。在申請專利範圍第5項之本發明中*利 用這種方式，因為將電源供給線配置成不與第1連接區域 平面的重昼，所K即使在字線和第1配線之間存在有電源 供給線時|亦可以使第1連接區域形成在與記憶單元重簦 之區域。因此，不需要在記憶單元K外之區域確保第1連 接區域用之新的區域。利用這種方式，即使是電源供給溘 被配置在字線和第1傍路配線之間之構造方式之半導體裝 置，當與第1連接區域被設在記憶單元Μ外之區域之情況 比較時，可Μ使半導體装置更高稹體化。 本發明之第6態樣之半導體裝置是在第1態揉之構造中使 接地線形成在位於上述之字線和上述之第1傍路配線之間 之區域。上述之接地線被配置成不與上述之第1連接區域 平面的重叠。在申請專利範圍第6項之本發明中，利用這 種方式，因為接地線配置成不與第1連接區域平面的重叠 ，所以即使在字線和第1傍路配線之間存在有接地線時， 亦可以使第1連接區域形成在與記憶單元重蠱之區域。因 此，不需要在記憶單元Μ外之區域確保第1連接區域用之 新的區域。利用這種方式，即使是接地線被配置在字線和 第丨傍路配線之間之構造方式之半導體裝置 > 當與上述之 本紙烺尺度適用中阀闼家標苹（CNS ) Λ4规格（公埯） (請先閱讀背面之注意事項再填寫本頁) 装 -1 1 - 413941 經满部中央標準局只工消费合竹"印來 A7 B7五、發明説明（9 ) 第1連接區域被設在記憶單元Μ外之區域之情況比較時， 可Κ使半導體裝置更高積體化。 [發明之實施形態] 下面將根據附圖用來說明本發明之置施彤態。 (實施形態1) 圖1是平面佈置圖，用來表示本發明之實施形態1之配置 多個SRAM之記憶單元形成矩陣狀之情況*其中記憶單元被 配置成為2列4行之矩陣狀◊另外，圖2和圖3是沿著圖1之 500-500線和600-600線之剖面圖。下面將參照圖1〜圖3用 來說明實施彤態1之SRAM之記憶單元部之構造。另外，圖1 之500-500媒和600-600線具有多涸之屈折部*在圖2¾圖3 中用來同時顯示SRAM之主要元件。 在本實施形態1之記憶單元中 > 參照圖3，在^_型矽基 板1之表面形成P -型阱區域（圖中未顯示）。另外，在p*" 型阱區域之表面之指定區域形成用以使元件分離之場絕緣 膜2。在被場絕緣膜2包圍之活性區域形成分開指定間隔之 ti +型源極/吸極區域39a〜39g。在π +型源極/吸極區域 39a〜39s之通道區域側形成n_型源極/吸極區域6。利用 型源極/吸極區域6和η +型源極/吸極區域39a〜39s用來構 成具有LDD(Lightly Doped Drain)構造之源極/吸極區域° 在位於源極區域39a〜39g之間之指定之通道區域上和場 絕緣膜2之指定區域上，經由閘極絕緣膜3 0 a , 3 0 b , 3 0 c , 3 0 d (參照圖2)和30丨I形成字線35a.35b.35c和35d(參照圖2) •和形成字線3 5 d之傍路連接用之區域3 5 i。在位於η +型 本紙張尺度適川屮11家標伞（CNS ) Λ4規格（210X297公f ) '· - - Λ - - —t:厂 I - 1 \^ 1 - II - ...... /t, (請先閱讀背面之注意事項再填寫本頁) -12 - 經漓部中央標孳扃，·只工消贽合作杜印來 A7 ____B7五、發明説明（1 〇 ) 源極/吸極區域39a〜39η之間之指定之通道區域上’經由 閛極絕緣膜50a〜50d形成驅動單電晶體之閘極電極36a〜 36d。在字線35a〜35d和閘極電極36a〜36d之側面形成側 壁氣化膜7。另外，Μ覆蓋全面之方式形成由矽氧化膜構 成之層間絕緣膜9。在層間絕緣膜9之指定區域形成接觸孔 洞 40b和 40d 。 在接觸孔洞40b和40d内形成有聚矽之低電阻之插頭42b 和42d，用以形成記憶節點部。然後’在層間絕緣膜9上形 成Vcc配線41a和41b，和由聚矽構成之高電阻部43b和43d 。然後，在層間絕緣膜9上K覆蓋全體之方式形成層間絕 緣膜1 2 ®在層間絕緣膜1 2和9之指定區域形成接地線接觸 孔洞47a和47d，和位元線連接用接觸孔洞46b。 在層間絕緣膜12上之指定區域形成接地線44a和44b。在 接地線接觸孔洞47a和47d之內部形成接地線接觸用插頭 613和614。然後，在層間絕緣膜12上之指定區域形成位元 線接觸襯墊45d。在位元線連接用接觸孔洞46b之内部形成 位元線接觸用插頭60b。另外，以覆蓋其全體之方式’肜 成層間絕緣膜1 6。 在層間絕緣膜16之指定區域形成接地線傍路用接觸孔涧 1 7 c和位元線接觸孔洞1 7 d。然後，在層間絕緣膜1 6 , 1 2和9 之指定區域形成字線接觸孔洞17e和17i。在層間絕緣膜16 上之指定區域形成由鋁等之金靨層構成之傍路用字線18b, 18d,18f和18g。在該接觸孔洞17e之内部形成字線接觸用 插頭6 2 e。傍路用字線1 8 s經由形成在接觸孔洞1 7 e之内部 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（2I0X 297公釐) (請先閲讀背面之注意事項再填寫本頁) *-衣---- 訂 經消部中次標枣局M-T消贽合作社印?ΐ A7 B7五、發明説明（u) 之字線接觸用插顗62ei形成與字線35d(參照圖2)之傍路 連接用之區域35i產生電連接。這時參照圖1*傍路用字線 181>,18<^,181',18^之接觸孔洞171),17}1，176等*在依傍路用 字線18b之延伸方1¾鄰接之每4個記憶單元形成1個該孔洞。 另外，參照圖3，在層間絕緣膜16上之指定區域形成傍 路用接地線18c。在接觸孔洞17c之内部形成接地線接觸用 插頭62c。該傍路用接地線i8c亦由鋁等之金屬層形成。另 外，傍路用字線18b,18d,18f和18s及傍路用接地線18c亦 可以為鎢矽化物等之高融點金屬矽化物形成。這時，參照 圓1，傍路用接地媒18c之接觸孔洞17c和17g，在依傍路用 接地線18c之延伸方向連接之每2個記憧單元形成1涸該孔 洞。 另外，參照圖3，在層間絕緣膜16上之指定區域形成由 鉛等之金屬層構成之位元線接觸襯墊lSe。在接觸孔洞17d 之内部形成位元線接觸用插頭62d。然後* Μ覆蓋其全體 之方式形成層間絕緣膜2 6。在層間絕緣膜2 6之指定區域形 成接觸孔洞27b。在層間絕緣膜26上之指定區域形成由鉛 等之金屬層所構成之位元線28b。在接觸孔洞27b内部形成 位元線接觸用插頭6 3 b。 依照這種方式，由铅等之金鼷層所構成之傍路用字線 18g，因為經由形成在接觸孔洞17e之内郜之字線接觸用插 頭62e·形成與字線35d(參照圖2)之傍路連接區域35i電連 接|所以可Μ經由傍路用字線1 8 g將信號傳送到字媿3 5 d。 其結果是可Μ使字線之電蛆降低，藉Μ使半導體裝置之動 本紙張尺度適小囡阐家標隼（CNS ) Λ4規格（2!0'乂297公t ) (請先間讀背面之注意事項再填寫本頁) Λ衣. - -14 一 413941 經濟部中央桴卑局兵工消费合作社印來 A7 B7五、發明説明（1 2) 作高速化。 另外，由金鼷層構成之傍路用接地線18c因為經由接地 線接觸用插頭62c形成與接地線44 a電連接，所以可以使流 间接地線44a之電流形成流經低電阻之傍路用接地線1 8c。 其结果是可Μ使接地線44a之電阻降低。其結果是可Μ使 接地線44a之電位穩定在接地電位位準，半導體装置可Μ Κ低電壓進行動作。另外，參照圖1，在配置成依照與字 線大致垂直之位元線28a〜28h之延伸方向鄰接之多個記憶 單元之各個，因為各形成2根之傍路用字線18b,13d,18f和 18s，所Μ每1根字線之傍路用字線可以比習知者增加，其 结果是當與習知者比較時，宇線35a,35fc,35c和35d(參照 圖2)之電阻可K降低。 S外，傍路用字線18g所使用之接觸孔洞17e和傍路用接 地線ISc所使用之接觸孔洞17c，形成在平面上與記憶翬元 重叠之區域。因此，不需要記憶單元以外之新區域作為用 來連接該等傍路用字線Ik和字線35d之傍路連接用之區域 35丨，和作為用來連接傍路用接地線18c和接地線44a之區 域。利用這種方式*當與傍路連接區域被設在記憶單元Μ 外之區域之情況比較時，可以使半導體裝置更進一步的積 體化。 另外，因為將作為電源供給線之V c c配線4 1 a和4 U配置 成在平面不與傍路用字線18s所使用之接觸孔洞17e重叠， 所Μ即使在此種字媒3 5 d和傍路用字線1 8 s之間存在有V c c 配線41a和4U時·亦可以使傍路連接區域（用K傍路連接 本紙张尺度適用中1¾家標隼（CNS ) Λ4規格（210X297公趙） ^ ^ -15- (請先聞讀背面之注意事項再填寫本頁) 裝 訂 IL·, 413941 A7 B7 五、發明説明（1 3 線 字 接路。 傍域 M區 用之 1(昼 35重 域域 區區 和元 g)單 8 „ί 1 憶 線記 字與 上 面 平 在 成 形
線 字 與 不叠線± fi ® laea接 平17有 在洞在 成孔存 置觸間 配接之 4b之8g 4 S- ί 和域 ail區 44接 線連 地路 接傍 將 之 i ) 5 為 2 3 因圖線 ， 照 字 外·參s 另 d 使 5 P 3 HU 線 字 用 路 傍 和 Μ 和 4 經满部中央標苹局Θ工消费合作社印狀 44b時，亦可Μ使字線之傍路連接區域形成在與記憶單元 區域重叠之區域。 另外，參照圖1，因為設有作為傍路連接區域之接觸孔 洞17e(參照圖3)用來連接傍路用字線ISs和字線35d之傍路 連接用之區域3 5丨（參照圖3 )，在依照位元線2 8 b之延伸方 向之大致垂罝方向鄭接之每4個記憶單元形成i個之接觸孔 洞1 7 e >所Μ可Μ使字線3 5 d之電阻降低，可Μ削減記憶單 元上之傍路連接區域之接觸孔洞17e之個數，可Μ削減其 佔甩面積。對於其他之傍路用字線1 8 b和1 S d之接觸孔洞 17b,17h等亦同樣的適用此種方式。因此，在對半導體裝 置進行高積體化時，可Μ緩和記憶單元上之其他接地線 443和44b等之其他配線之佈置所受到之限制。 另外，因為設有作為傍路連接區域之接觸孔洞17c和17g 用來連接傍路用接地線ISc和接地線44a和44b，在依照位 元線28a之延伸方向鄰接之每2個記憶單元形成1個之接觸 孔洞1 7 c和1 7 s >所 >义可Μ使接地線4 4 a和4 4 b之電阻降低， 可Μ削減記憶單元上之傍路連接區域之接觸孔洞1 7 c和1 7 s 之個數，可Μ削減其佔用面積。因此，在對半導體裝置進 行高積體化時，可以鍰和記憶單元上之其他配線之佈置所 本紙張尺度適〗ntlli家標革（CNS ) Λ4規格（210Χ 297公资） (請先閱讀背面之注意事項再填寫本育) 装 、vs -16 - 413941 A7 B7五、發明説明（14) 受到之限制。 另外，參照圖1，因為對於依照位元線2 8 a之延伸方向郯 接之每2涸記憶翬元*在一個位置形成對接地線4 4a傍路連 接之傍路連接區域之接觸孔洞17c，所以在形成有傍路用 字線18f和ISs之記憶單元未存在有對接地線44b直接連接 之傍路用接地線。但是，在依照位元線2 8 a之延伸方尚鄰 接之記憶單元，傍路用接地線18c和接地線44a經由形成在 接觸孔洞17c之内部之插頭62c(參照画3)產生電連接。另 外，參照圖2，上述之2個記憶單元之接地線44a和44b因為 經由連接部44e產生電連接，所以對於未形成有傍路用接 地線之記憶翬元之接地線44b，亦可Μ使傍路用接地線18c 電連接。因此，在形成有該接地線44b之記億單元，即使 未形成傍路用接地線和傍路連接區域時，亦可K使接地線 4 4 b之電阻降低|藉以使半導體裝置Μ低電壓進行動作。 圖4〜17是用以說明本發明之實施形態1之半導體裝置之 製造工程之平面佈置圖和剖面圖。下面將參照圖4〜17用 來說明本實施形態1之半専體裝置之製造工程。 首先，在型半導體基板1上，Κ矽氣化膜（圖中未顯 示）作為襯墊膜，在其上堆積矽氮化膜（圖中未顯示）*使 用該矽氮化膜作為酎氧化性罩幕，利用選擇性熱氧化法（ 例如 Locos: Local οχ丨dation of Silicon)形成由砂氧化 膜構成之場絕緣膜2 (參照圖4 )。該場絕緣膜2之膜厚為 2000〜5000纟程度。然後，除去被使用作為上述襯墊膜之 矽氧化膜和矽氮ib _ ，用來使η _型半導體基板1之主表面 本紙張尺度適/丨〗中國阁家標隼（CNS ) Λ4規格（210X 297公釐） _ _ (請先閱讀背面之泣意事項再填{巧本頁) 策---- -* 413941 A7 B7五、發明説明（ϊ 5) 兹出。利用此種方式獲得圖4所示之構造。其中沿著圖4之 300 -3 0 0線之剖面圃Μ圖5表示。另外，沿著圖4之40 0-400 線之剖面圖與圖5大致相同。 然後，在η"*型半導體基板1之主表面全面，使用注入能 量為2 0 0〜7 0 0 k e V，劑量為1 0 12〜1 0 13 / c m 2程度之條件| 注人如同硼等之P型不純，然後使用注人能量為30〜70 keV ，劑量為3.ΟΧΙΟ12 /cms程度之條件，注入硼等之P型不 純饬，用來進行存取電晶體和驅動器電晶體之臨界值電壓 之設定。依此方式形成之p~型阱區域（圖中未顯示）具有 10 16〜10 18 /cm3程度之不純物濃度。 其次|經由對全體進行熱氧化用來形成由矽氧化膜構成 之閘極絕緣膜（圖中未顯示）。該閘極絕緣膜之膜厚為大約 40 〜100A程度。然後，使用 LPCVDi'Low Pressure Chemical Vapor Deposition)法，在閑極絕緣膜上混入膝 (pH3)等之氣體，用來堆積磷摻雜聚矽膜（圖中未顗示）。 該磷摻雜聚矽膜之膜厚為500〜2000$程度*磷之濃度為 1.0〜8,0X10 2<)/cm3程度。然後，在該磷摻雜聚矽膜上 形成抗蝕劑圖型，以該抗蝕劑圖型作為罩幕|使用反應性 離子触刻（Reactive Ion Etching: ίίΙΕ)法之触刻除去上 述之閘極絕緣膜和磷摻雜聚矽膜。利用這種方式形成字線 35a〜35d(參照画6)和驅動器電晶體之閘極電極36a〜36d( 參照圖6)及閘極絕緣膜30a〜30d，5 0a〜50d(參照画7)。 然後，使晶圓旋轉同時以4 5 °之注入角度將砷注入到基板 全面。這時之注人能垦為30〜70keV程度，劑量為1.0〜 本紙張尺度適用中阐囡家栉準（CNS ) Λ4规樁（210X297公釐) (讀先閱讀背面之注意事項再填寫本頁) Λ衣' .1Τ 一 18 *- 413941 \Ί 經濟部中戎標準局只工消费合竹社印4,1私 Β7五、發明説明（ϊ 6) 5.〇x 10 13 /cm2程度。利用這種方式形成η_型源極/吸極 區域6(參照圖7)。該n_型源極/趿極區域6具有10 17〜10 /era3程度之不純物濃度。然後，使用LPCVD法在基板全面 堆積具有500〗〜2000$程度之膜厚之矽氧化膜（圖中未顯示 )。然後，使用R I S法*利用異方性蝕刻除去該矽氧化膜用 來在字線35a〜35d和驅動器電晶體之閘極電極36a〜36d之 側面形成側壁氧化膜7 (參照圖7)。該側壁氧化膜7之幅度 為5 0 0〜2 0 0 0〗程度。然後，經由將砷注入到η -型半導體 基板1之主表面，用來形成n +型源極/吸極區域3Sa〜38h( 參照圖7 )。這時之砷之注入條件是注入能量為5 0 k e V程度 ，劑量為1.0〜5.〇x 10 15 / cm2程度。該n +型源極/吸極 區域3 S a〜3 8 h之不純物濃度為1 0 20〜1 0 S1 / c m 3程度。利 用這種方式獲得圖6〜8所示之構造。參照圖7*利用該 型源極/吸極區域6和n +型源極/吸極區域3Sa〜38h用來形 成所謂之LDD構造。其中，圖6是該製造工程之平面佈置圖 。另外，圖7是圖6之300-300線之剖面圖*圖8是圖6之400 -40 0線之剖面圖。 其次*以覆蓋基板全面之方式，使用LPCVD法形成由具 有1 0 0 0〜1 0 0 0 0〗程度之膜厚之矽氧化膜所構成之層間絕緣 膜9 (#照圖1 0)。在該層間絕緣膜9上形成抗蝕劑圖型（圖 中未顯示）。然後，以該抗蝕劑圖型作為罩幕，利用異方 性蝕刻除去層間？過緣瞑9之一部份，用來形成接觸孔洞40 a 〜4 0 d (參照圖9 )。該異方性蝕刻亦可Μ使用R I E法。在該 接觸孔洞40a〜40d之底部，使驅動器電晶體之閘極電極 本紙ί良尺度適川中阈阐家標隼（CNS ) Λ4規格（210X 297公f ) -1 9 _ (讀先閱讀背面之注意事項再填寫本頁) A7 413941 B7 五、發明説明（1 7 ) 36a〜36d之一部份和n +型源極/吸極區域3Sb,38s(參照圖 10)，39c和39e(參照圖11)之一部份露出。 然後，利用氟酸等之濕示蝕刻，在進行自然氧化膜之除 去之後，使用L P C V D法在層間絕緣膜9 (參照圖1 0 )上和接觸 孔洞40a〜40d(參照圖10和圖11)之內部，堆積具有200〜 ιοοοΑ程度之膜厚之聚矽膜（圖中未顯示）。然後*在該聚 矽膜上形成抗蝕劑圖型。以該抗鈾劑圖型作為罩幕，利用 異方性蝕刻除去上述之聚矽_之一部份。該異方性蝕刻使 用RIE法。然後，除去上述之抗蝕劑圖型。 然後*利用注人能量大約為30keV，劑量為10 12〜10 14 / c a2程度之條件，在基板全面注入磷。然後 > 以至少可以 掩蔽高電阻部43a〜43d(參照圖9)之區域之方式，形成抗 蝕劑圈型（圖中未顯示），Μ該抗蝕劑圖型作為罩幕|將砷 注入到上述之聚矽膜。該砷之注人條件是注入能量大約為 20keV >劑量為10 14〜10 15 / cm£之程度。 依照這種方式，形成作為記憶醏點部之低電阻之插頭 42a〜42d(參照圖9)和Vcc配線41a和41b(參照圖9)。然後 除去抗蝕劑圖型。然後*在未注入上述之砷之區域具有高 電阻，作為高電阻部43a〜43d。該高電阻部43a〜43d形成 具有大約100M〜10ΤΩ/根之電阻值*插頭42a〜42d和Vcc 配線钟4 1 a和4 Η肜成具有大約1 K〜1 0 0 Κ Ω之片電咀值。以 此方式獲得圖9〜圖1 1所示之構造。其中，因為將作為電 源供給線之VCC配線41a和41b配置成不與接觸孔洞17e(參 照圖1，用來讓傍路用字線1 U (參照圖1 )連接到字線3 5 d ) 本紙張尺度適州中阀國家操苹（CNS ) Λ4規格（210 乂 297公#) -· J— .3 I -11 ^^^1 11 ^^^1 _ --- - ^^^1 ^^^1 一OJ— II : - J ---ι-ζ-ίλ^. (請先閱讀背面之注意事項再填寫本頁) 經濟部中夾標枣局只工消"合作社卬^ -20 - 413341 at _B7___ 五、發明説明（1 8) 平面的重*，所以位於此種字線35d和ί旁路用字線1“之間 之區域，即使存在有Vcc配線41a和41b時，亦可以使作為 傍路連接區域之接觸孔洞l?e形成在與記憶單兀區域平面 重毚之區域。其中*圖9是上述之製造工程所獲得之梅造 之平面佈置圖’圖表不圈9之線之剖面’和圖11 表示圖9之400-400線之剖面圖。 益後，使用LPCVDte，也基板全面堆蒱由具_ ίυυύ〜 10000叾程度之膜厚之砂氧化模所形成之層間絕緣膜參 照聞13}。其次’在層間絕緣膜12上形成抗触劑圖型（圖中 未顯示）之後，Μ該抗蝕劑圖型作為罩幕’除去層間絕緣 膜12和9之一部份，用來在指定之區域形成接觸孔洞4?a〜 47d和位元媒用之接觸孔洞46a〜46c(參照圖13和圖14)。 然後，除去抗独劑圖型。 經濟部中央標擎局.只工消开合作社印繫 J----------/V衣— (請先閲讀背面之注意事頜再垓寫本頁) 然後，利用氟酸等之濕式蝕刻進行自然氧化膜之除去後 ，使用LPCVD法在層間絕緣膜12上和接觸孔洞46a〜46c， 47a〜之內部形成具有1000〜2000 &程度之膜厚之磷摻 雜聚矽膜（圖中未顯示）。該磷摻雜聚矽膜之磷之濃度為大 約1.0〜8.〇x l〇2〇/cn3程度。在該聚矽膜上形成抗蝕劑 圖型（圃中未顯示），以該抗蝕劑圖型作為罩幕，利用異方 性触刻除去接雜聚矽瞑之一部份，用來肜成位元線接觸孔 洞45a〜45c，接地線接觸用插頭61a〜61d(參照圖13和圖 14)和接地媒443和441)(參照圖13)。利用這種方式獲得圆 12〜圖14所示之構造。圖12是至這時之製造工程所獲得之 -^ 佈置圖，11113表示圖12之300-300線之剖面圖 本紙張纽關㈣2ΐ〇χ 297^¥) ~ 一 21 _ 413341 A7 B7 經濟部中央標隼扃只工消费合作社印" 五、發明説明（19) ，和圖14表示圖12之400-400線剖面圖。 其中，因為將接地線44a和44b配置成不與字線35d之傍 路連接區域之接觸孔洞17e平面的重叠，所以在字線35d和 傍路用字線18g之間即使存在有接地線44a和44b之情況時 ，亦可Μ使字線之傍路連接區域形成在與記憶單元區域重 叠之區域。 另外，此處所示者是只Μ磷摻雜聚矽膜形成位元線接觸 襯墊45a〜45c和接地線44a和44b，但是亦可以與第1層之 聚矽膜同樣的，例如使用鎢矽化物膜等之金鼷矽化物膜和 磷摻雜聚矽膜用來構成所謂之聚矽化物配線。另外，用K 構成該位元線接觸襯墊45a〜45c和接地線44a和44b之聚矽 膜之片電阻值大約為10〜100Ω。 其次，Μ覆蓋基板之全面之方式’使用LPCVD法堆積由 具有3000〜1 0000〗程度之膜厚之矽氧化膜所構成之層間絕 緣膜16 (參照圖16)。其次，在層間絕緣膜16上形成抗蝕劑 圖型（圖中未顯示）之後，以該抗蝕劑圖型作為罩幕，利用 異方性蝕刻除去層間絕緣膜16，12和9(參照圖16)之一部 份，用來形成位元線用之接觸孔洞17a，17d和17f，接地 線傍路用接觸孔洞17c和17s，和字媒傍路用接觸孔洞17b ，17e和17h(參照圖15)。其次，形成由作為第1金靥配線 之具有1 000〜5000$程度之膜厚之鋁所構成之位元線連接 部18a，18e和18h，傍路用字線18b，18d，18f和18g，和 傍路用接地線18c(參照圖15)。該第1層之金屬配線層之片 電阻之值大約為0.05〜1Ω °依照此種方式獲得圖15〜圖 (請先閱讀背面之注意事項再填寫本頁) ---Γ"-裝. 訂 線l· 本紙張尺度適用中國國家標隼（CNS ) A4既格（210X 297公ft〉 - 22 - 經漪部中央標苹局只工消费合作社印繁 413341 A7 B7 五、發明説明（2〇) 17所示之構造。圖15是至這時之製造工程所獲得之構造之 平面佈置圖，圖16是圖15之500-500線之剖面圖*圖17是 圖15之600-600線之剖面圃。 其中，參照圖17，因為由鋁等之金靥層所形成之傍路用 字線18s，經由形成在接觸孔洞17e之内部之插頭62e，形 成與字線之傍路連接用之區域35i電連接，所Μ可以經由 傍路用字線13g將信號傳送到字線35d(參照圖6)。另外， 其他之字線35a〜35c(參照圖6)亦同樣的可Μ經由傍路用 字線1 S b，U d和1 δ f傳送信號。其結果是可以使字線353〜 35d之電阻降低，可Μ使半導體装置之動作高速化。 另外，參照圖17，因為由金屬層形成之傍路用接地線 18c*經由形成在接觸孔洞17c之内部之插頭62c，形成與 接地線44a電連接，所以可Μ使流尚接地線44a之電流流經 低電阻之傍路用接地線18c。其结果是可Μ使接地線44a之 電阻降低。其結果是接地線44a之電位可K楗定在接地電 位位準，可以使半導體装置K低電壓進行動作。 另外，參照圖15，在被配置成依傍路用字線18g之大致 垂直方向鄰接之多個記憶單元之各個，因為各形成2根之 傍路用字線18b，18d，18r和18g，所Μ每1根字線之傍路 用字線之數目可Μ比習知者增加。其結果是字線35a，35b 35c和35d(參照圖2和圖3)之電姐可Μ比習知者低。 另外·參照圖15，傍路用字線18s所使用之接觸孔洞17e •和傍路用接地線18c所使用之接觸孔洞17c形成在不與記 憶單元平面重曼之區域。另外•對於其他之傍路用字線 本紙張尺度適用屮國阎家標準ϋ ) Λ4規格（210x 297公釐） -〇3 - J--1 .1.--Γ ----/ .裝-------訂------_r (請先閱讀背面之注意事項再€寫本頁：一 經"部中央標^而只工消费合"7,印災 413941 A7 B7 五、發明説明（2 I ) 18b* 18d和18f所使用之接觸孔洞亦同樣的適於使用此種 方式。因此，不需要在記憶翬元以外之區域確保用Μ連接 該等傍路用字線18b，13d· 18f和18g與字媒35a〜35d之新 的區域，和用K連接傍路用接地線18c和接地線44a之新的 區域。利用這種方式*當與傍路連接區域被設在記憶單元 Μ外之區域之情況比較時，可Μ使半導體装置更進一步的 積體化。 另外，參照圖15，因為用Μ連接傍路用字線18g和字線 35d(參照圈2)之連接點35i(參照圖3)之傍路連接區域之接 觸孔洞17e，在依照傍路用字線18s之延伸方向彤成鄰接之 每4個記憶單元形成1個之孔洞，所以可K使字線35d之電 姐降低，可以消減記憶軍元上之傍路連接區域之接觸孔洞 17e之個數，和可K削減其佔用面積。因此，在對半導體 裝置進行高積體化時，可以緩和記憶單元上之接地線44a 和4 4 b等之其他配線之佈置所受到之限制。 另外，因為用W連接傍路用接地線18c和接地線4 4a之傍 路連接區域之接觸孔洞17c和17s*在依照位元線28a (參照 圖1)之延伸方向形成鄰接之毎2個之記憶單元，形成1個之 孔洞 > 所Μ可以使接地線44a之電阻降低•可Μ削減記憶 單元上之傍路連接區域之接觸孔洞17c之個數，和可Κ消 減其佔用面積。因此，在對半導體裝置進行高積體化時· 可K緩和記憶單元上之其他配線之佈置所受到之限制。 另外，因為在依照位元線28a之延伸方向形成郯接之每2 個記憶單元，對1個位置之接地線44a形成傍路連接區域之 本紙张尺度適屮國阐家榡卑（CNS ) /\4規格（210x297公淹） (請先閱讀背面之注意事項再填寫本頁)
413941 A7 經濟部中央樣準局另工消费合作社印來 B7五、發明説明（22) 接觸孔洞17c·所以對於形成有傍路用字编18f和ISg之記 憶單元之接地線44b，未存在有直接連接之傍路用接地線 。但是，與該記憶單元相對的，在依照位元線2 8 a之延伸 方向形成鄰接之記憶單元，徬路用接地線1 Sc和接地線44a 經由接觸孔洞17C產生電連接。另外，因為上述之2涸記億 單元之接地線44a和44b經由連接部44e(參照_16)產生電 連接，所以對於未形成有傍袼用接地缌1 S c之記憶票元之 接地線44b，亦可Μ與傍路用接地線18c產生電連接。因此 ，在彤成有該接地線44b之主記憶單元，即使未形成有傍 路用接地媒和傍路連接區域，亦可Μ使接地線44b之電阻 降低•可Μ使半導體裝置以低電壓進行動作。 另外，在圖15〜圖17所示之步驟之後* Μ覆蓋基板全面 之方式•使用LPCVD法堆積由具有5000〜10000^程度之膜 厚之矽氧化膜所構成之層間絕緣膜2 6 (參照圖2)。然後> 在層間絕緣_ 26上形成抗蝕劑圖型之後，Μ該抗蝕劑圖型 作為罩幕|利用異方性蝕刻除去層間絕緣膜2 6之一部份， 藉Μ形成接觸孔洞27aft27b(參照圖lh然後，除去抗鈾 劑圖型。 其次，形成由具有3000〜1000〇λ程度之膜厚之鉛層所構 成之位元線28a〜28h作為第2層之金靥配線。該第2層之金 屬配線之片電阻之值為大約0 , 0 1〜0 . 1 Ω程度。利用埴種 方式獲得圖1〜圖3所示之半専體装置。 (莨胞形態2 ) 圖18是本發明之實胞形態2之SRAM之2個郞接之記憶單元 本紙张尺度適汛中1¾阐家栋隼（〔:NS ) Λ4規格（210X297公淹) -25- {請先閱讀背面之注意事項再填寫本頁 裝--
-1T 413341 A7 經濟部中夾標準局K工消费合作社印於 B7五、發明说明（2 3) 之平面佈置圖。另外，表不圖18之100-100線之剖面 圖之一部份。另外，圖20表示圖18之200-200線之剖面圖 。參照圖18〜圃20*下面將說明實施形態2之SRAM之記憶 單元部之構造。 本寅施形態2之記憶單元基本上具有與實施彤態1之SRAM 之記億單元同樣之構造。但是*在本實施形態2之記憶單 元中，傍路用字線1 8 b和1 8 e (參照圖1 8 )分刖為每一個記植 單元形成1根。另外•在記憶單元區域中，形成為作為傍 路連接區域之接觸孔洞(#照圖20)用來連接接地線 14d(參照圖20)和傍路用接地線18c(參照_20)。 依照這種方式*在本發明之實施形態2中*如圔20所示 τ因為接地纈14d與傍路用接地線18c產生電連接，所以在 接地線14d流動之電流可Μ流到由金屬膜構成之低電阻之 傍路用接地線18c。其結果是可Μ使接地線14d之電阻降低 。利用這種方式，可以使接地線1 4d之電位毽定在接地位 準，可>乂使半導體装置Μ低電壓進行動作。另外，因為使 接地線14d和傍路用接地線Uc之連接部之接觸孔洞17d形 成在位於記憶單元上之區域*所以在記憶單元Μ外之區域 不需要確保接地線14d和傍路用接地線18c之新的接合區域 。利用這種方式，可以使半導體裝置更進一層的積體化。 另外| #照圖19 >在本發明之實施形態2中，因為傍路 用字線18b，18c和傍路用接地線18c形成在與位元線28a不 同之層，所Μ相互間不會受到佈置上之限制，可以配置在 互相垂直之方向。 本紙張尺度適川屮國阄家標準（CNS___) Λ4規格（210X 297公尨) -26 ~ (會先閱讀背面之注意事項再哄寫本頁)
413941 A7 B7 五、發明説明（2 4 ) 画21是平面佈置圖，用來表示將圖18所示之記憶單元配 置成4行X 4列之狀態。 匾22〜圖29是用Μ表示圖18所示之本發明之實施形態2 之SRAM之記憶單元之製造工程之平面佈置圖和剖面圖。另 夕卜，該圖22〜圖29所示之製造工程，基本上與圖4〜圖17 所示之貿施例1之SRAH之記憶單元之製造工程相同。 另外，此處所揭示之窖施形態S作璺例夕用而無意用來 限制本發明。本發明之範圍並不只限於上述之說明，而是 由所附之申請專利範圍加以限制，包含與申請專利範圍同 等意義和範圍内之所有之變更。 [發明之效果] 如上所述，依照本發明之第1、3〜6態揉時，在具備有記 億單元之半導體裝置中，因為具備有包含金屬之第1配線 層，該第1配線層和字線在傍路用之第1連接區域產生電連 接，而且使該第1連接區域形成在與記憶單元平面重叠之 區域，所K可Μ使字線之電阻降低，和在記憶單元Μ外之 區域不需要確保第1連接區域所需要之面積。因此，可Μ 使半導體裝置之動作高速化•同時可以進行高積體化。 另外，依照本發明之第2、3、6態樣時，在具備有記憶 單元之半導體装置中，因為具備有包含金靨之第2配線層 ，該第2配線層和接地線在傍路用之第2連接區域產生電連 接，該第2連接區域形成在與記憶單元平面重叠之區域。 因此，可Μ使接地線之電阻降低，和不需要在記憶單元Μ 外之區域確保第2連接區域。其結果是可Μ使半導體装置 本紙張尺度適1卜囡阐家樣牟（CNS ) Λ4规格（210Χ29"/公处） -27- (請先閱讀背面之注意事項再填寫本頁) 裝
*1T 413941 A7 B7 五、發明説明（25) 以低電颳進行動作，同時可以進行高積體化。 [附圖之簡里說明] 圔1是平面佈置圖，用來表示本發明之實施形態1之SRAM 之記憶單元被排列成2列X 4行之矩陣狀之狀態。 圖2是圖1之500-500線之剖面圖。 圖3是圖1之600-600線之剖面圖。 Η 4是平面砟置囷，用來說明變1所示之®埯形嗶1之 SRAM之記憶單元之製造工程之第1工程。 圖5是圖4之300-3 00線之剖面圖。 圖6是平面佈置圖，用來說明圖1所示之本發明之簧施形 態1之SRAM之記憶單元之製造工程之第2工程。 圖7是圖6之300-300線之剖面圖。 圖8是圖6之400-400線之剖面圖。 圖9是平面佈置圖•用來說明圖1所示之本發明之實施形 態1之SRAH之記憶單元之製造工程之第3工程。 圖10是圖9之3 00 -300線之剖面圖。 圖11是圖9之400-400線之剖面圖。 經濟部中央標革局只工消费合作社印製 圈12是平面佈置圖，用來說明画1所示之本發明之簧施 形態1之SRAM之記憶單元之製造工程之第4工程。 圖13是画12之300-300線之剖面圖。 圖14是園li之400_400線之剖面圖。 圖15是平面佈置圖•用來說明圖1所示之本發明之實施 形態1之SRAM之記憶單元之製造工程之第5工程。 圖16是圖15之500-500線之剖面圖。 28 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標苹（CNS ) Λ4規格（210X297公f ) 413341 經濟部中炎標準局Μ工消贽合作社印" A7 B7五、發明説明（26) 圖17是圖15之600-600線之剖面圖。 圖18是平面佈置圖，用來表示本發明之實施形態2之 SRAM之記憶單元之2個鄰接之狀態。 圖19是圖18之100-100線之剖面圖之一部份。 圖2G是圖18之200-200線之剖面圖。 圖21是平面佈置圖，用來表示圖18所示之本發明之實施 形態2之SRAM之記憶簞元排列成4列X 4行之矩陣狀之狀態。 圖22是平面佈置圖，用來說明圖18所示之本發明之實施 形態2之SRAM之記憶翬元之製造工程之第1工程。 圖23是圖22之200-200媒之剖面圖。 圖24是平面佈置圖，用來說明圖18所示之本發明之實施 肜態2之SRAM之記憶單元之製造工程之第2工程。 圖25是圖24之200-2 00線之剖面圖。 圖26是平面佈置圖*用來說明圖18所示之本發明之實施 形態2之SRAM之記憶單元之製造工程之第3工程。 圖27是圖26之200-200線之剖面圖。 圖28是平面佈置圖*用來說明圖1S所示之本發明之實施 形態2之SRAM之記憶單元之製造工程之第4工程。 圈29是圖28之200-200線之剖面圖。 匾30是習知之SRAM之記憶單元之等值電路圖。 圖3 1是構造圖，用來表示習知之S R A Μ之記憶單元陣列。 圖32是習知之SRAM之記憶單元之平面布置圖。 [符號之說明] 1...半導體基板， 2..,,埸絕緣膜， 30a〜30d,50a 本紙張尺度通州中國阁家標卑-(CNS ) Λ4現格（210 X 297公趋) -29 - (讀先閱讀背面之注意事項再填寫本頁}