CN1213858A - 半导体装置 - Google Patents

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石垣佳之
本田裕己
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Abstract

提供一种在谋求高速工作的同时可实现高集成化的具有存储单元的半导体装置。在具有存储单元的半导体装置中,在其存储单元区域中形成字线的分流连接用的区域35i和包含金属的第1布线层、即分流用的字线18g。在存储单元区域中,通过在接触孔17e的内部形成的字线接触用的拴62e,使该分流连接用的区域35i和分流用的字线18g进行导电连接。

Description

半导体装置
本发明涉及半导体装置，更具体地说，涉及具有存储单元的半导体装置。
迄今，作为易失性半导体装置的一种类型，已知有SRAM(StaticRandom Access Memory静态随机存取存储器)。在SRAM中，在配置成矩阵状的互补型数据线(位线)和字线的交叉连接处配置存储单元。图30是现有的SRAM的存储单元的等效电路图。参照图30，现有的SRAM的存储单元是由2个存取晶体管A1及A2、2个驱动晶体管D1及D2和2个高电阻负载元件R1及R2构成。
此外，触发电路由2个高电阻负载元件R1及R2、2个驱动晶体管D1及D2构成。通过该触发电路，构成交叉连接的2个存储节点N1及N2。存储节点N1及N2具有高(N1)、低(N2)或者低(N1)、高(N2)的双稳态，只要给予规定的电源电压，就继续保持该双稳态。
将存取晶体管A1的源/漏区的一端连接到位线BIT上。存取晶体管A1的源/漏区的另一端连接到触发电路的存储节点N1上。存取晶体管A2的源/漏区的一端连接到互补位线/BIT上。而且，存取晶体管A2的源/漏区的另一端连接到触发电路的存储节点N2上。此外，存取晶体管A1及A2的栅极连接到字线WL上。利用该字线WL控制存取晶体管A1及A2的接通和断开。
此外，驱动晶体管D1及D2的漏区分别连接到存取晶体管A1及A2的源/漏区的另一端。驱动晶体管D1及D2的源区连接在接地线上。驱动晶体管D1的栅极连接在存取晶体管A2的源/漏区的另一端，驱动晶体管D2的栅极连接在存取晶体管A1的源/漏区的另一端。高电阻负载元件R1及R2的一端分别连接到存取晶体管A1及A2的源/漏区的另一端。并且，高电阻负载元件R1及R2的另一端连接到电源线上。
在写入数据的工作时，选择字线WL使存取晶体管A1及A2导通。并且，对应于所希望的逻辑值，在位线对BIT以及/BIT上通过强制性地外加电压，将触发电路设定在上述的任一状态。此外，读出数据时，使存取晶体管A1及A2导通。并且，将存储节点N1及N2的电位传递到位线对上。
近年来，对于这样的SRAM，要求高速工作以及低电压工作的呼声越来越高。为了高速工作，字线的低电阻化成为必须的条件。此外，为了实现低电压工作，有必要将接地线的电位稳定地固定于地电平。因此，接地线的低电阻化也是必须的条件。
为了达到这个目的，迄今为止，通过多晶硅或者多晶硅硅化物形成字线和接地线，通过层间绝缘膜在该字线和接地线上形成了由金属膜构成的主布线或者分流布线。并且，在每存储单元8字位或者16字位设置主布线或者分流布线。并且，在该连接区域中，使字线和接地线与主布线或者分流布线进行导电连接。
图31表示现有的具备字线和主字线的SRAM存储阵列的结构图。
参照图31，可知现有的SRAM存储器阵列101具备多个字译码器部102a、102b和存储器板(mat)103a、103b。在存储器板103a上，由多晶硅构成的字线106a、106b、106c和106d分别隔开规定的间隔，从字译码器部102a延长而形成。形成互补型位线105a、105b，使其与字线106a、106b、106c、106d正交。存储单元104a、104b在字线和位线的交点上形成。而且，对应于4条字线106a、106b、106c、106d形成一条主字线，使其在解码部102a中与106a、106b、106c和106d电连接。该主字线107由铝等金属形成。
这样，在字译码器部102a中，由于用一条主字线107与字线106a、106b,、106c、106d进行了导电连接，所以，能够通过该主字线107将电信号传递到字线106a、106b、106c、106d上。并且，主字线107是由电阻低的金属形成的，由于传递到字线106a、106b、106c、106d上的电信号经过主字线107，故作为结果，能够降低到达字线106a、106b、106c、106d的传递延迟。
此外，图32是现有的其它例的具备分流布线的SRAM的存储单元的平面布局图。
参照图32，现有的SRAM的存储单元具备存取晶体管108a、108b和驱动晶体管110a,110b。并且，在半导体衬底上形成字线106，使其起到存取晶体管108a、108b的栅极的作用。在字线106a上通过第1层间绝缘膜形成互补型位线105a、105b。并且，在互补型位线105a、105b上通过第2层间绝缘膜形成由金属膜构成的分流布线107。再者，字线106和分流布线107在与存储单元区域不同的其他区域中形成的接触孔109中进行导电连接。
这样，在现有的SRAM中，为了高速工作而形成主字线或者分流布线，在字译码器等存储单元以外的区域中，将它们和字线进行导电连接。
此外，为了实现接地线低电阻化的目的，形成由金属膜构成的分流布线并将接地线和该分流布线在分流用的连接区域中进行连接的情况，也和字线的情况相同，在存储单元区域以外的区域中形成该连接区域。
这里，对于SRAM，除了高速工作、低电压工作的要求外，并且，关于高集成化的要求的呼声也越来越高。但是，如图31及图32所示，在现有的SRAM中，将主字线或分流布线107与字线106的连接区域设置在与存储单元区域分开的其他区域中。因此，必须在与存储单元区域分开的其他区域中来确保用于该连接区域的区域，这成为妨碍实现SRAM高集成化的主要原因。而且，即使在形成对于接地线的分流布线的情况下，也发生同样的问题。
本发明是为了解决上述的课题而完成的。本发明的一个目的是提供一种在实现高速工作的同时，又具有高集成化的半导体装置。
本发明的另一个目的是提供一种在实现低电压工作的同时，又具有高集成化的半导体装置。
本发明的第1方面的半导体装置具有以矩阵状配置的多个存储单元。在上述多个存储单元中的一个、即第1存储单元上形成字线。在上述字线上，通过第1层间绝缘膜，形成低电阻的第1分流布线。对于与上述字线延长的方向大体正交的方向上邻接配置的上述多个存储单元的每个单元，至少形成一条上述第1分流布线。上述字线和上述第1分流布线在分流用的第1连接区域中进行导电连接。上述第1连接区域形成在与上述第1存储单元平面重叠的区域上。在本发明的第1方面中，由于低电阻的第1分流布线与字线在分流用的第1连接区域中进行导电连接，所以可通过第1分流布线将信号传送到字线，能够谋求该字线的低电阻化。此外，因为分流用的第1连接区域形成在与上述第1存储单元平面重叠的区域上，所以没有必要在存储单元区域以外的区域中另外确保用于形成该连接区域的区域。由此，与在存储单元以外区域上设置第1连接区域的情况相比较，可实现半导体装置的更高的集成化。此外，由于对于与上述字线延长的方向大体正交的方向上邻接配置的上述多个存储单元的每个单元，至少形成一条上述第1分流布线，所以能够使相对于每1条字线的分流布线比以往增加，结果，能比以往实现字线的进一步的低电阻化。
本发明的第2方面的半导体装置、具有矩阵状配置的多个存储单元。在上述多个存储单元中的一个、即第1存储单元上形成第1接地线。在上述第1接地线上通过第1层间绝缘膜形成低电阻的第1分流布线。对于与上述第1接地线的延长方向大致正交的方向上邻接地配置的上述多个存储单元中的至少每2个单元，形成一条上述第1分流布线。上述第1接地线和上述第1分流布线在分流用的第1连接区域中进行导电连接。上述第1连接区域形成在与上述第1存储单元平面重叠的区域上。这样，在本发明的第2方面中，由于低电阻的第1分流布线与第1接地线在分流用的第1连接区域中进行导电连接，所以能够将流向第1接地线的电流流到低电阻的第1分流布线。其结果，能够使第1接地线低电阻化。其结果，能使第1接地线的电位稳定于地电平，能实现半导体装置的低电压工作。
此外，由于第1连接区域是在与第1存储单元平面重叠的区域上形成的，所以没有必要在存储单元区域以外的区域中另外确保用于第1连接区域的区域。由此，与在存储单元以外的区域上设置第1连接区域的情况相比较，能实现半导体装置的更高的集成化。
本发明的第3方面的半导体装置是在本发明第2方面的构成中，在与上述第1接地线延长方向大致正交的方向上，具有与上述第1存储单元邻接的第2存储单元。在上述第2存储单元上，形成与上述第1接地线大致平行的第2接地线。第1接地线和第2接地线进行导电连接。在本发明第3方面中，由于第1接地线和第2接地线进行导电连接，所以，没有与低电阻的第1分流布线直接连接的第2接地线，也通过第1接地线与该第1分流布线进行导电连接。因此，在第2存储单元上即使不形成低电阻的分流布线以及分流用的连接区域，也能够谋求第2接地线低电阻化。其结果，能够谋求半导体装置的低电压工作。
本发明的第4方面的半导体装置，在本发明的第1方面的构成中在上述第1存储单元上形成接地线。通过第1层间绝缘膜在上述字线和上述接地线上形成低电阻的第2分流布线。对于与上述字线的延长方向大致正交的方向上邻接地配置的上述多个存储单元中的至少每2个单元，形成一条上述第2分流布线。上述接地线和上述第2分流布线在分流用的第2连接区域中进行导电连接。上述第2连接区域形成在与上述第1存储单元平面重叠的区域上。这样，在本发明的第4方面中，除了第1方面的构成外，由于接地线与第2分流布线在第2连接区域中也进行导电连接，所以能够使流向接地线的电流流到低电阻的第2分流布线。其结果，能够谋求字线和接地线的低电阻化。其结果，可同时实现由字线的低电阻化带来的高速工作和由接地线电位稳定于地电平带来的低电压工作。此外，由于在与存储单元平面重叠的区域上除第1连接区域外还形成第2连接区域，所以没有必要在存储单元以外的区域上另外确保用于第1及第2连接区域的区域。由此，与在存储单元以外的区域上设置第1及第2连接区域的情况相比较，可实现半导体装置的更高的集成化。
本发明的第5方面的半导体装置是在本发明的第1方面的构成中，在位于上述字线和上述第1分流布线之间的区域上形成电源供给线。该电源供给线和上述第1连接区域不是平面重叠配置的。在本发明的第6方面中，由于没有将电源供给线和上述第1连接区域平面重叠配置，所以即使在字线和第1布线之间存在电源供给线的结构中，也能够将第1连接区域形成在与存储单元重叠的区域上。因此，没有必要在存储单元以外的区域上另外确保用于第1连接区域的区域。由此，即使在将电源供给线配置在字线和第1分流布线之间的结构的半导体装置中，与在存储单元以外区域上设置第1连接区域的情况相比较，可实现半导体装置的更高的集成化。
本发明的第6方面的半导体装置是在本发明的第1方面的构成中，在位于上述字线和上述第1分流布线之间的区域中形成接地线。上述接地线与上述第1连接区域不是平面重叠地配置的。在本发明的第6方面中，由于没有将接地线与上述第1连接区域平面重叠地配置，所以即使在字线和第1分流布线之间存在接地线的结构中，也能够将第1连接区域形成在与存储单元重叠的区域上。因此，没有必要在存储单元以外的区域上另外确保用于第1连接区域的区域。由此，即使在字线和第1分流布线之间配置接地线的结构的半导体装置中，与在存储单元以外区域上设置上述第1连接区域的情况相比较，可实现半导体装置的更高的集成化。
图1是表示将本发明的实施例1的SRAM的存储单元配置成2行×4列的矩阵状的状态的平面布局图。
图2是图1中的500-500线的剖面图。
图3是图1中的600-600线的剖面图。
图4是用于说明图1表示的本发明的实施例1的SRAM的存储单元制造工序的第1工序的平面布局图。
图5是图4中的300-300线的剖面图。
图6是用于说明图1表示的本发明的实施例1的SRAM的存储单元制造工序的第2工序的平面布局图。
图7是图6中的300-300线的剖面图。
图8是图6中的400-400线的剖面图。
图9是用于说明图1表示的本发明的实施例1的SRAM的存储单元制造工序的第3工序的平面布局图。
图10是图9中的300-300线的剖面图。
图11是图9中的400-400线的剖面图。
图12是用于说明图1表示的本发明的实施例1的SRAM的存储单元制造工序的第4工序的平面布局图。
图13是图12中的300-300线的剖面图。
图14是图12中的400-400线的剖面图。
图15是用于说明图1表示的本发明的实施例1的SRAM的存储单元制造工序的第5工序的平面布局图。
图16是图15中的500-500线的剖面图。
图17是图15中的600-600线的剖面图。
图18是表示本发明的实施例2的SRAM的2个存储单元邻接状态的平面布局图。
图19是图18中的100-100线的剖面图的一部分。
图20是图18中的200-200线的剖面图。
图21是表示将图18所示的本发明的实施例2的SRAM的存储单元配置成4行×4列的矩阵状的状态的平面布局图。
图22是用于说明图18表示的本发明的实施例2的SRAM的存储单元制造工序的第1工序的平面布局图。
图23是图22中的200-200线的剖面图。
图24是用于说明图18表示的本发明的实施例2的SRAM的存储单元制造工序的第2工序的平面布局图。
图25是图24中的200-200线的剖面图。
图26是用于说明图18表示的本发明的实施例2的SRAM的存储单元制造工序的第3工序的平面布局图。
图27是图26中的200-200线的剖面图。
图28是用于说明图18表示的本发明的实施例2的SRAM的存储单元制造工序的第4工序的平面布局图。
图29是图28中的200-200线的剖面图。
图30是现有的SRAM的存储单元的等效电路图。
图31是表示现有的SRAM的存储器阵列的结构图。
图32是现有的SRAM的存储单元的平面布局图。
以下，条据图说明本发明的实施例。
(实施例1)
图1是将多个本发明实施例1的SRAM的存储单元配置成矩阵状的情况下的平面布局图，存储单元是按2行×4列的矩阵状配置的。此外，图2以及图3是沿图1的500-500线以及600-600线的剖面图。参照图1～图3，说明有关实施例1的SRAM的存储单元部分的结构。还有，图1的500-500线以及600-600线具有多个曲折部分的原因，是为了在图2及图3中同时表示SRAM的主要元件。
参照图3，在本实施例1的存储单元中，在n-型硅衬底1的表面上形成p-型阱区(图中未示出)。此外，在p-型阱区的表面的规定区域上，形成为使元件分离的场绝缘膜2。在由场绝缘膜2包围的活性区域中，隔开规定的间隔，形成n+型源/漏区39a～39g。在n+型源/漏区39a～39g的沟道区侧，形成n-型源/漏区6。利用n-型源/漏区6和n+型源/漏区39a～39g，构成LDD(Lightly Doped Drain轻掺杂漏极)。
在位于源/漏区39a～39g之间的规定沟道区以及场绝缘膜2的规定区域内，通过栅绝缘膜30a、30b、30c、30d(参照图2)以及30i形成字线35a、35b、35c、35d(参照图2)和字线35d的分流连接用区域35i。在位于n+型源/漏区39a～39n之间的规定沟道区上，通过栅绝缘膜50a～50d形成驱动晶体管的栅极36a～36d。在字线35a～35d和栅极36a～36d的侧面，形成侧壁氧化膜7。此外，形成由氧化硅膜构成的层间绝缘膜9，使其覆盖整个面。在层间绝缘膜9上的规定区域中形成接触孔40b以及40d。
在接触孔40b以及40d中，形成多晶硅的低电阻的拴42b以及42d，形成存储节点部。此外，在层间绝缘膜9上形成Vcc布线41a以及41b和由多晶硅构成的高电阻部分43b以及43d。此外，在层间绝缘膜9上形成层间绝缘膜12，使其覆盖整个面。在层间绝缘膜12以及9的规定区域中，形成接地线接触孔47a以及47d、位线连接用接触孔46b。
在层间绝缘膜12上的规定区域中，形成接地线44a以及44b。在接地线接触孔47a以及47d的内部，形成接地线接触用的拴61a以及61d。此外，在层间绝缘膜12上的规定区域中，形成位线接触底衬垫45d。在位线连接用接触孔46b的内部，形成位线接触用的拴60b。并且，形成覆盖整个表面的层间绝缘膜16。
在层间绝缘膜16上的规定区域中，形成接地线分流用接触孔17c和位线接触孔17d。此外，在层间绝缘膜16,12以及9的规定区域中，形成字线接触孔17e以及17i。在层间绝缘膜16上的规定区域中，形成由铝等的金属层构成的分流用字线18b、18d、18f以及18g。在接触孔17e的内部，形成字线接触用的拴62e。通过在接触孔17e的内部形成的字线接触用的拴62e，分流用字线18g与字线35d(参照图2)的分流连接用区域35i进行导电连接。在这里，参照图1，相对于在分流用字线18b的延伸方向上邻接地形成的每4存储单元，形成一个分流用字线18b、18d、18f、18g中的接触孔17b、17h、17e等。
此外，参照图3，在层间绝缘膜16上的规定区域中，形成分流用接地线18c。在接触孔17c的内部，形成接地线接触用拴62c。该分流用接地线18c也由铝等构成的金属层形成。并且，分流用字线18b、18d、18f以及18g与分流用接地线18c，也可用硅化钨等高熔点金属硅化物来形成。在这里，参照图1，相对于在分流用接地线18c的延伸方向上邻接地形成的每2个存储单元，形成一个分流用接地线18c中的接触孔17c以及17g。
此外，参照图3，在层间绝缘膜16上的规定区域中，形成由铝等的金属层构成的位线接触衬垫18e。在接触孔17d的内部，形成位线接触用拴62d。并且，形成覆盖上述整个部位的层间绝缘膜26。在层间绝缘膜26上的规定区域中，形成接触孔27b。在层间绝缘膜26上的规定区域中，形成由铝等的金属层构成的位线28b。在接触孔27b内部，形成位线接触用拴63b。
这样，由铝等的金属层构成的分流用字线18g，通过在接触孔17e的内部形成的字线接触用拴62e，与字线35d(参照图2)的分流连接用区域35I进行导电连接，所以，能够通过分流用字线18g将信号传送到35d。其结果，能够实现字线低电阻化，半导体装置的高速工作。
此外，由金属层构成的分流用接地线18c通过接地线接触用的拴62c与接地线44a导电连接，所以，能够使流向接地线44a的电流流到电阻低的分流用接地线18c中。其结果，能够使接地线44a低电阻化。该结果，接地线44a固定于接地线电平，使半导体装置的低电压工作成为可能。此外，参照图1，由于对于与字线大致正交的位线28a～28h的延伸方向上邻接地配置的多个存储单元的每个单元，形成2条分流用字线18b、18d、18f以及18g，所以，能够使每1条字线的分流用字线比以往增加，其结果，与以往相比，能够实现字线35a、35b、35c以及35d(参照图2)的低电阻化。
此外，将用于分流用字线18g的接触孔17e和用于分流用接地线18c的接触孔17c形成在与存储单元平面重叠的区域上。因此，没有必要在存储单元以外的区域中另外确保用于连接这些分流用字线18g和字线35d的分流连接用区域35i以及用于连接分流用接地线18c和接地线44a的区域。由此，与在存储单元以外的区域上设置分流连接区域的情况相比较，可实现半导体装置的更高的集成化。
此外，由于将电源供给线、即Vcc布线41a以及41b配置成不与用于分流用字线18g的接触孔17e平面重叠，所以，即使在这样的字线35d和分流用字线18g之间存在Vcc布线41a以及41b的结构中，也能够将连接分流用字线18g和字线35d的分流连接用区域35i的分流连接区域形成在与存储单元平面重叠的区域上。
此外，由于将接地线44a以及44b配置成不与字线35d(参照图2)的分流连接区域即接触孔17e平面重叠，所以，即使在字线35d和分流用字线18g之间存在接地线44a以及44b的结构中，也能够将字线的分流连接区域形成在与存储单元区域重叠的区域上。
此外，参照图1，由于相对于与位线28b的延伸方向大致正交的方向上邻接地形成的4个存储单元，形成1个连接分流用的字线18g和字线35d的分流连接用的区域35i(参照图3)的分流连接区域、即接触孔17e(参照图3)，所以，能够使字线35d低电阻化，同时也能够削减存储单元上的分流连接区域即接触孔17e的个数和其占有面积。这对于其他分流用字线18b以及18d中的接触孔17b、17h等也相同。因此，在使半导体装置实现高集成化时，能够缓和存储单元上其他接地线44a以及44b等其他布线在布局中的制约。
此外，由于相对于28a的延伸方向上邻接地形成的2个存储单元，形成一个连接分流用接地线18c和接地线44a以及44b的分流连接区域、即接触孔17c以及17g，所以，能够实现接地线44a以及44b的低电阻化，同时也能够削减存储单元上的分流连接区域、即接触孔17c以及17g的个数和其占有面积。因此，在使半导体装置实现高集成化时，能够缓和存储单元上其他布线在布局中的制约。
此外，参照图1，相对于在位线28a的延伸方向上邻接地形成的2个存储单元，在1个部位上形成对于接地线44a的分流连接区域、即接触孔17c，所以，对于分流用字线18f以及18g形成的存储单元的接地线44b，不存在直接连接的分流接用接地线。但是，在相对于该存储单元在位线28a的延伸方向上邻接地形成的存储单元中，分流用接地线18c和接地线44a通过在接触孔17c内部形成的拴62c(参照图3)进行导电连接。而且，参照图2，上述的2存储单元的接地线44a以及44b进行通过连接部分44e导电连接，所以即使对于没有形成分流用接地线的存储器中的接地线44b，分流用接地线18c也能够进行导电连接。因此，即使在形成该接地线44b的存储单元中不形成分流用接地线以及分流连接区域，也能够使接地线44b低电阻化，可实现半导体装置的低电压工作。
图4～17是用于说明本发明的实施例1的半导体装置的制造工序的平面布局图以及剖面图。以下，参照图4～17，说明该实施例1的半导体装置的制造工序。
首先，在n-型半导体衬底上，将氧化硅膜(图中未示出)作为衬垫(pad)膜，在其上淀积氮化硅膜(图中未示出)，利用将该氮化硅膜作为耐氧化性掩摸使用的选择性热氧化法(例如LOCOS:LocalOxidation of Silicon硅的局部氧化)，形成由氮化硅膜构成的场绝缘膜2(参照图4)。该场绝缘膜2的膜厚是2000～5000埃左右。其后，除去作为上述衬底膜使用的氧化硅膜以及氮化硅膜，使n-型半导体衬底1的主表面露出。这样，得到象图4中所示的结构。在这里，将沿图4的300-300线的剖面图表示在图5中。此外，沿图4的400-400线的剖面图与图5大致相同。
接着，在n-型半导体衬底1的整个主表面上，在注入能量为200～700keV、剂量为1012～1013/cm2左右的条件下注入例如硼等p型杂质，进而，通过在注入能量例如为30～70keV、剂量为3.0×1012/cm2左右的条件下注入硼等p型杂质，由此来设定存取晶体管以及驱动晶体管阈值电压。这样形成的p-型阱区(图中未示出)具有1016～1018/cm3左右的杂质浓度。
其后，通过使整体热氧化，形成由氧化硅膜构成的栅绝缘膜(图中未示出)。该栅绝缘膜的膜厚例如约40～100埃左右。接着，在栅绝缘膜上，利用LPCVD(Low Pressure Chemical Vapor Deposition低压化学汽相淀积)，通过掺入磷化氢(PH3)等气体，淀积掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的膜厚是500～2000埃左右，磷的浓度是1.0～8.0×1020/cm3左右。接着，在该掺磷多晶硅膜上形成抗蚀剂图形，以该抗蚀剂图形作为掩摸，通过利用反应性离子刻蚀(Reactive Lon Etching:RIE反应性离子刻蚀)法的刻蚀，将上述栅绝缘膜和掺磷多晶硅膜除去。用这样的方法，形成字线35a～35d(参照图6)、驱动晶体管的栅极36a～36d(参照图6)以及栅绝缘膜30a～30d,50a～50d(参照图7)。其后，在衬底的整个表面上，例如用45度的注入角度，一边旋转晶片，一边将砷注入。这时的注入能量是30～70keV左右，剂量1.0～5.0×1013/cm2左右。用这样的方法，形成n-型源/漏区6(参照图7)。该n-型源/漏区6具有1017-1019/cm3左右的杂质浓度。进而，在衬底的整个表面上，使用LPCVD法，淀积具有500～2000埃左右膜厚的氧化硅膜(图中未示出)。其后，使用RIE法，通过由各向异性刻蚀除去该氧化硅膜，在字线35a～35d以及驱动晶体管栅极36a～36d的侧面，形成侧壁氧化膜7(参照图7)。该侧壁氧化膜7的宽度是500～2000埃左右。接着，例如通过将砷注入到n-半导体衬底1的主表面，形成n+型源/漏区38a～38h(参照图7)。这时的砷的注入条件是：注入能量为50keV左右，剂量为1.0～5.0×1015/cm2左右。该n+型源/漏区38a～38h的杂质浓度是1020～1021/cm3左右。用这样的方法，得到图6～8那样的结构。参照图7，通过该n-型源/漏区6以及n+型源/漏区38a～38h形成所谓的LDD结构。在这里，图6是该制造工序的平面布局图。此外，图7是图6中的300-300线的剖面图，图8是图6中的400-400线的剖面图。
此外，使用覆盖衬底整个表面的LPCVD法，形成由具有1000～10000埃左右膜厚的氧化硅膜构成的层间绝缘膜9(参照图10)。在该层间绝缘膜9上形成抗蚀剂图形(图中未示出)。而且，将该抗蚀剂图形作为掩摸，通过利用各向异性刻蚀，除去层间绝缘膜9的一部分，形成接触孔40a～40d(参照图9)。在该各向异性刻蚀中，也可使用RIE法。在该接触孔40a～40d的底部露出驱动晶体管的栅极36a～36d的一部分以及n+型源/漏区38b、38g(参照图10)、39c以及39e(参照图11)的一部分。其次，通过使用氢氟酸等的湿法刻蚀法进行自然氧化膜的除去后，在层间绝缘膜9(参照图10)上和接触孔40a～40d(参照图10以及图11)的内部，使用LPCVD法，淀积具有200～1000埃左右的膜厚的多晶硅膜(图中未示出)。然后，在该多晶硅膜上形成抗蚀剂图形。将该抗蚀剂图形作为掩摸，通过各向异性刻蚀，除去上述多晶硅膜的一部分。在该各向异性刻蚀中使用RIE法。其后，除去上述抗蚀剂图形。
其次，用注入能量为30keV左右、剂量为1012～1014/cm2的条件将磷注入到衬底的整个表面。进而，形成抗蚀剂图形(图中未示出)，使其至少掩蔽将成为高电阻部43a～43d(参照图9)的区域，以该抗蚀剂图形作为掩摸，将砷注入到上述多晶硅中。作为该砷的注入条件，将注入能量定为20keV左右，将剂量定为1014～1015/cm2左右。
用这样的方法，形成成为存储节点部的低电阻拴42a～42d(参照图9)以及Vcc布线层41a以及41b(参照图9)。其后，除去抗蚀剂图形。其后，没有注入上述砷的区域的电阻值变高，成为高电阻部分43a～43d。该高电阻部分43a～43d具有约100M～10TΩ/条的低电阻值，拴42a～42d以及Vcc布线部分41a、41b分别具有约1k～100kΩ的薄层电阻值。用这样的方法，得到图9～11所示的结构。在这里，由于将电源供给线、即Vcc布线41a以及41b配置成不与用于将分流用字线18g(参照图1)连接到字线35d的接触孔17e(参照图1)平面重叠，所以，即使在位于这样的字线35d和分流用字线18g之间的区域中存在Vcc布线41a以及41b那样的结构中，也能够将分流连接区域、即接触孔17e形成在与存储单元平面重叠的区域上。在这里，图9是从上述制造工序的结果得到的结构的平面布局图。图10表示的是图9中的300-300线的剖面图，另外，图11是图9中的400-400线的剖面图。
其后，在衬底整个表面上使用LPCVD法，淀积由具有1000～10000埃左右膜厚的氧化硅膜构成的层间绝缘膜12(参照图13)。接着，在层间绝缘膜12上形成抗蚀剂图形(图中未示出)后，以该抗蚀剂图形作为掩摸，通过除去层间绝缘膜12以及9的一部分，在规定区域上形成接触孔47a～47d以及位线用的接触孔46a～46c(参照图13以及图14)。其后，除去抗蚀剂图形。
接着，通过氢氟酸等的湿法刻蚀法进行自然氧化膜的除去后，在层间绝缘膜12上和接触孔46a～46c、47a～47d的内部，使用LPCVD法，形成具有1000～2000埃左右膜厚的掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的磷的浓度约1.0～8.0×1020/cm3左右。在该多晶硅膜上形成抗蚀剂图形(图中未示出)，将该抗蚀剂图形作为掩摸，通过用各向异性刻蚀，除去掺杂多晶硅膜的一部分，形成位线接触衬垫45a～45c、接地线接触用的拴61a～61d(参照图13以及图14)以及接地线44a以及44b(参照图13)。用这样的方法，得到如图12～14所示的结构。图12是由制造工序得到的结构的平面布局图，图13是表示图12中的300-300线的剖面图，图14表示的是图12中的400-400线的剖面图。
在这里，将接地线44a以及44b配置成不与字线35d的分流连接区域、即接触孔17e平面重叠，所以，即使在字线35d和分流用字线18g之间存在接地线44a以及44b那样的结构中，也能够将字线的分流连接区域形成在与存储单元平面重叠的区域上。
此外，在这里虽然仅用掺磷多晶硅膜形成位线接触衬垫45a～45c以及接地线44a以及44b，但是，与第一层的多晶硅膜相同，例如也可以作成由硅化钨膜等金属硅化物膜和掺磷多晶硅膜构成的所谓多晶硅化物布线。而且构成该位线接触衬垫45a～45c以及接地线44a以及44b的多晶硅膜的薄层电阻值约是10～100Ω。
以下，使用LPCVD法，淀积由具有3000～10000埃左右膜厚的氧化硅膜构成的层间绝缘膜16(参照图16)以便覆盖衬底的整个表面。而且，在层间绝缘膜16上形成抗蚀剂图形(图中未示出)后，以该抗蚀剂图形作为掩摸，通过利用各向异性刻蚀，除去层间绝缘膜16,12以及9的一部分(参照图16)，形成用于位线的接触孔17a,17d、17f和、接地线分流用接触孔17c、17g以及字线分流用接触孔17b、17e、17h(参照图15)。以下，作为第一金属布线，形成由具有1000～5000埃左右膜厚的铝构成的位线连接部18a、18e、18h、分流用字线18b、18d、18f、18g和分流线接地线18c(参照图15)。该第1层的金属布线层的薄层电阻的值约0.05～1Ω。用这样的方法，得到图15～17所示的结构。在这里，图15是在现有的制造工序中得到的结构的平面布局图，图16是图15中的500～500线的剖面图，图17是图15中的600-600线的剖面图。
在这里，参照图17，因为由铝等的金属层构成的分流用字线18g通过在接触孔17e的内部形成的拴62e与字线的分流连接用区域35I进行导电连接，所以，能够通过分流用字线18g将信号传送到字线35d(参照图6)。而且，同样对于其他的字线35a～35c(参照图6)，也能够通过分流用字线18b、18d、以及18f传送信号。其结果，能够使字线35a～35d实现低电阻化，实现半导体装置高速工作。
此外，参照图17，因为由金属层构成的分流用接地线18c通过在接触孔17c的内部形成的拴62c与接地线44a进行导电连接，所以，能够将流向接地线44a的电流流到电阻低的分流用接地线18c中。其结果，能够使接地线44a低电阻化。其结果，接地线44a的电位稳定于地电平，可实现半导体装置的低电压工作。
此外，参照图15，由于相对于与分流用字线18g大致正交的方向上邻接地配置的多个存储单元的每个单元，各形成2条分流用字线18b、18d、18f以及18g，故对于每1条字线的分流用字线数能够比以往增加。其结果，能够比实现字线35a、35b、35c以及35d(参照图2以及图3)的低电阻化。
此外，参照图15，用于分流用字线18g的接触孔17e和用于分流用接地线18c的接触孔17c形成在与存储单元平面重叠的区域上。而且，这对用于其他分流用字线18b、18d以及18f的接触孔也是同样的。因此，没有必要在存储单元以外的区域上另外确保用于连接这些分流用字线18b、18d,18f以及18g和字线35a～35d的区域以及用于连接分流用接地线18c和接地线44a的区域。由此，与在存储单元以外区域上设置分流连接区域的情况相比较，可实现半导体装置的更高的集成化。
此外，参照图15，由于相对于在分流用字线18g的延伸方向上邻接地形成的4个存储单元，形成一个用于连接分流用字线18g和字线35d(参照图2)的连接部35i(参照图3)的分流连接区域、即接触孔17e，所以，在能够实现字线35d的低电阻化的同时，可削减存储单元上的分流连接区域、即接触孔17e的个数和其占有面积。因此，在实现半导体装置高集成化时，能够缓和存储单元上的接地线44a以及44b等其他布线在布局中的制约。
此外，由于相对于在分流用位线28a(参照图1)的延伸方向上邻接地形成的2个存储单元，形成一个连接分流用接地线18c和接地线44a的分流连接区域、即接触孔17c以及17g，所以，在实现接地线44a低电阻化的同时，能够削减存储单元上的分流连接区域、即接触孔17c的个数和其占有面积。因此，在实现半导体装置高集成化时，能够缓和存储单元上的其他布线的布局中的制约。
此外，由于相对于在位线28a的延伸方向上邻接地形成的2个存储单元，在1个部位上形成对于接地线44a的分流连接区域、即接触孔17c，所以，对于形成了分流用字线18f以及18g的存储单元中的接地线44b，不存在直接连接的分流用接地线。但是，在相对于该存储单元在位线28a的延伸方向上邻接地形成的存储单元中，分流用接地线18c和接地线44a通过接触孔17c进行导电连接。而且，上述2个存储单元的接地线44a以及44b通过连接部分44e(参照图16)进行导电连接，所以即使对于没有形成分流用接地线18c的存储单元的接地线44b，分流用接地线18c也进行形成导电连接。因此，在形成该接地线44b的存储单元中，即使不形成分流用接地线以及分流连接区域，也能够实现接地线44b的低电阻化，可实现半导体装置的低电压工作。
其次，在图15～17所示的工序后，使用LPCVD法，淀积由具有5000～10000埃左右膜厚的氧化硅膜构成的层间绝缘膜26(参照图2)以使覆盖衬底的整个表面。然后，在层间绝缘膜26上形成抗蚀剂图形后，将该抗蚀剂图形作为掩摸，通过利用各向异性刻蚀，除去层间绝缘膜26的一部分，形成接触孔27a以及27b。其后，除去抗蚀剂图形。
以下，作为第2层金属布线，形成由具有3000～10000埃左右膜厚的铝层构成的位线28a～28h。该第2层的金属布线的薄层电阻的值约0.01～0.1Ω。用这样的方法，得到图1～3所示的半导体装置。
(实施例2)
图18是表示本发明的实施例2的SRAM的2个邻接存储单元的平面布局图。并且，图19表示图18中的100-100线的剖面图的一部分。此外，图20是图18中的200-200线的剖面图。参照图18～20，对于实施例2的SRAM的存储单元的结构进行说明。
该实施例2的存储单元基本上具备与实施例1的SRAM的存储单元相同的结构。但是，在该实施例2的存储单元中，分别对于1个存储单元形成1条分流用字线18b以及18e(参照图18)。此外，在存储单元区域中，将连接接地线14d(参照图20)和分流用接地线18c(参照图20)的接触孔17d作为分流用连接区域来形成。
这样，在本发明的实施例2中，参照图20，由于接地线14d与分流用接地线18c进行导电连接，所以，能够使流过接地线14d的电流流到由金属膜构成的低电阻的分流用接地线18c中。其结果，能够使接地线14d低电阻化。由此，接地线14d的电位稳定于地电平，可实现半导体装置的低电压工作。此外，由于在位于存储单元上的区域中形成接地线14d与分流用接地线18c的连接部、即接触孔17d，所以，没有必要在存储单元以外的区域中另外确保接地线14d和分流用接地线18c的结合区域。由此，可实现半导体装置的更高的集成化。
此外，参照图19，在本发明的实施例2中，由于分流用字线18b、18e以及分流用接地线18c和位线28a是在不同层形成的，所以互相不受布局上的制约，能够分别在正交方向上配置。
图21是表示图18中示出的将存储单元配置成4行×4列的状态的平面布局图。
图22～29是在图18中表示的本发明实施例2的SRAM的存储单元制造工序的平面布局图以及剖面图。而且，该图22～29中所示的制造工序，基本上与图4～17所示的实施例1的SRAM的存储单元的制造工序相同。
此外，应该认为本次公开的实施例在所有的方面均为示例而不是限制性的。本发明的范围不限定于所述的说明，而是由专利申请的范围来表示，在与专利申请的范围等同的意义以及范围内的所有的变更都包含在本发明的范围内。
如上所述，根据本发明的第1、3～6方面，在具有存储单元的半导体装置中备有包含金属的第1布线层，因为在分流用的第1连接区域中将该第1布线层与字线进行导电连接，并且在与存储单元平面重叠的区域中形成该第1连接区域，所以，能够使字线低电阻化，并且，没有必要在存储单元以外的区域中确保第1连接区域所需要的面积。因此，在使半导体装置高速工作的同时可实现高集成化。
此外，根据本发明的第2、3、6方面，在具有存储单元的半导体装置中。备有包含金属的第2布线层，在分流用的第2连接区域中，该第2布线层与接地线进行导电连接，在与存储单元平面重叠的区域中形成该第2连接区域，因此，能够降低接地线电阻，同时没有必要在存储单元以外的区域中确保第2连接区域所需要的区域。其结果，在实现半导体装置低电压工作的同时，可实现高集成化。

Claims (6)

1．一种备有以矩阵状配置的多个存储单元的半导体装置，其特征在于：
包括：
作为所述多个存储单元中的1个的第1存储单元；
在所述第1存储单元上形成的字线；以及
在所述字线上通过第1层间绝缘膜形成的低电阻的第1分流布线，
对于与所述字线延长的方向大体正交的方向上邻接地配置的所述多个存储单元的每个单元，至少形成一条所述第1分流布线，
所述字线与所述第1分流布线在分流用的第1连接区域中进行导电连接，
所述第1连接区域形成在与所述第1存储单元平面重叠的区域中。
2．一种备有以矩阵状配置的多个存储单元的半导体装置，其特征在于：
包括：
作为所述多个存储单元中的1个的第1存储单元；
在所述第1存储单元上形成的第1接地线；以及
在所述第1接地线上通过第1层间绝缘膜形成的低电阻的第1分流布线，
对于与所述第1接地线的延长方向大致正交的方向上邻接地配置的所述多个存储单元中的至少每2个单元，形成一条所述第1分流布线，
所述第1接地线和所述第1分流布线在分流用的第1连接区域中进行导电连接，
所述第1连接区域形成在与所述第1存储单元平面重叠的区域上。
3．如权利要求2所述的半导体装置，其特征在于：
还包括：
在与所述第1接地线的延长方向大致正交的方向上与所述第1存储单元邻接地配置的第2存储单元；以及
在所述第2存储单元上与所述第1接地线大致平行地延伸而形成的第2接地线，
所述第1接地线与所述第2接地线进行导电连接。
4．如权利要求1所述的半导体装置，其特征在于：
还包括：
在所述第1存储单元上形成的接地线；以及
在所述字线和所述接地线上通过所述第1层间绝缘膜形成的低电阻的第2分流布线，
对于与所述字线的延长方向大致正交的方向上邻接地配置的所述多个存储单元中的至少每2个单元，形成一条所述第2分流布线，
所述接地线和所述第2分流布线在分流用的第2连接区域中进行导电连接，
所述第2连接区域形成在与所述第1存储单元平面重叠的区域上。
5．如权利要求1所述的半导体装置，其特征在于：
还包括在位于所述字线和所述所述第1分流布线之间的区域上形成的电源供给线，
将所述电源供给线配置成不与所述第1连接区域在平面上重叠。
6．如权利要求1所述的半导体装置，其特征在于：
还包括在位于所述字线和所述第1分流布线之间的区域上形成的接地线，
将所述接地线配置成不与所述第1分流连接区域在平面上重叠。
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