TW396387B - Electronic device and its manufacturing method - Google Patents

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TW396387B TW087116222A TW87116222A TW396387B TW 396387 B TW396387 B TW 396387B TW 087116222 A TW087116222 A TW 087116222A TW 87116222 A TW87116222 A TW 87116222A TW 396387 B TW396387 B TW 396387B
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Hidetoshi Furukawa
Atsushi Noma
Tsuyoshi Tanaka
Hidetoshi Ishida
Daisuke Ueda
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Matsushita Electronics Corp
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Description

五、發明說明（1) 發明之領域： 本發明與一種使用於移動型通信機器f之信息及通信領 域之電子i置及_甚1造方法乞關。 —^ — 發明之背景 (先前之技術） 近年來行動電話或個人手提揚聲器***（pHS)等 之，求/速擴大，跟著使用於移動型通信機器之 區域並能達到高增益、低失真及可低電流操：之錄 砷電場效應電晶體（GaAsFET)。 '
GaAsFET形成於*GaAs而成之半絕緣性基片上 ::切塊分割為各晶片。將分割之各晶片裝在引導架;衣用 金線以電連接GaAsFET之電極與引導架。 ” 史然而在高頻區域操作具有此種構造之FE丁時因金線且有 寄生電感成分作用故有降低m增益 。…、有 導：基片並將 導精助孔，m社樓兩τ 參月之FET之電;導一電連接形成在GaAs 號公報）。依法（參考Λ本特開平6-5880
導架之連接距離而能大幅抑釗連接可縮短FET之電極與引 增益之降低。 p制寄生電感成分故可防止FET 以下參考第12(a)〜（d)圖〜、 具有藉助孔之先前之電^;^特时6 —刪號公報所示 %卞裝置製造方法。
$ 5頁 C:\Program Files\Patent\55021.ptd 五、發明說明（2) 首先如第12(a)圖所示將具有活化層12、源電極13、没 電極14及閘電極15之FET形成在由GaAs而成具有6〇〇 ^瓜厚 度之基片11之主面部後，如第12(b)圖所示研磨基片I〗之 背面部使基片11薄至數十〜百數十/im厚度。 其次如第1 2 (c )圖所示將與源電極1 3對應之部位具有開 口部1 6a之蝕刻掩模1 6形成在基片1 1之背面後，用該蝕刻 掩模1 6對基片11實施蝕刻使基片1 j形成達到源電極1 3背面 之藉助孔17。 其次如第12(d)圖所示去除钱刻掩模16後將電鑛用底層 18形成在含藉助孔17壁面及底面之基片丨丨之背面全面_，a然 後以電解電鍍法在電鍍用底層18上填充藉助孔17以形成= 屬電極1一9 ^如上述即可得具有以電連接源電極丨3與金屬電 極19且薄板化之基片11之電子裝置。又電鍍用底層以有拇 進金屬電極1 9與基片11之密接性之作用。 s (發明欲解決之課題） 〜然：前f先，電子裝置之製造方法因用蝕刻掩模“對 溥板匕之基片11實施蝕刻以形成藉助孔17故有基片i工易發 此乃因為了形成藉助孔17f將薄板化之基 ί二=運至形成姓刻掩模16用之掩模形成裝置及姓刻 需將薄板化機械強度減低之基片11分別搬 餘刻裝[故搬運中基片11易發生裂 t 先成品率降低之問 題0 又為了將藉助孔17形成在基片u 需在基片11背面形成與
第6頁 C:\Program Files\Patent\55021. ptd 五、發明說明（3) ===具有開"…之㈣掩模16,惟此 時而要對準形成在基片Μ表面側之源電極1 3之位 在基片11背面側之钱刻掩模16之開口部16a之位置之工程成 。為了對準基片丨〗表面側之源電極〗3盥美 刻掩模16之開口部16a之位置不僅需用特土/置之钱 需複雜困難之工程。 裝置亚 發明之概述 鑑於前述問題，本發明之目的為提 於基⑷權運工程^^片,=形成 事並消除迎成於基片時^^之定位工：：率之情 為達成前述目的’本發明有關第 方法包含：將具有底部^製造 程，及將導電^藉助孔之至少 相‘：d ΐ ΐ::述基片上所-形^ 依第1項電子裝置之製造方法因將具有 成在基片後將導電層形成於藉助孔之至/ °之稭助孔形 广所形成藉助孔側之相反側部分 變缚，而可對未薄膜化保持機械強度之 ^電層使基片 工程及將導電層形成於藉將藉助孔 無需將薄膜化之基片搬運至藉助孔形成裝 f工％，故 裝置。由於可防止將基片搬運至前 、電層形成 之情事故可比先前提高電子裝置之成^率發生裂損
C:\Program Files\Patent\55021. ptd
五、發明說明（5) --- ' 故可減低背面側電極層與導電層之接觸電阻。 第1項電子裝置之製造方法中導電層形成工程以包含將 電鍍用底層形成於前述藉助孔側壁部後將前述導電層填充 在該電錄用底層内側之工程為宜。 如此因導電層材料可用直接電鍍基片困難之金屬，故形 成導電層材料之選擇範圍增加。 第1項電子裝置之製造方法中基片以鎵砷或銦磷等ill 族化合物而成之半絕緣性基片為宜。 III -V族化合物而成之半絕緣性基片雖有易裂損之性 =，惟依第1項電子裝置之製造方法即使使用易裂損之 V族化合物而成之半絕緣性基片時基片並不致發生裂 損而能使基片薄板化。 本發明有關之第2項電子裝置之製造方法包含：將電極 f形成在基片主面上之第丨工程，及將第丨電鍍底層形成在 土片主面上全面之第2工程，及將藉助孔形成區域及其周 =域以及電極層上之至少一部分區域具有開口部之絕緣 、積在第1電鍍底層上之第3工程，及將藉助孔形成區域 '、開口。卩之蝕刻掩模形成在第丨電鍍底層及絕緣膜上之 第4—工程，及用蝕刻掩模對前述基片實施蝕刻將具有底部 之藉助孔形成在第1電鍍底層及基片之第5工程，及將第2 電鍍底層形成在含藉助孔内部之蝕刻掩模上之第6工程’ 及將第2電鍍底層與蝕刻掩模一併剝除使第2 :藉助孔内部之第7工程，及以絕緣膜為掩模在第 層及第2電鍍底層上實施金屬電鍍將金屬層形成在含藉助
C:\Program Files\Patent\55021. ptd 第9頁 五、發明說明（6) =絕緣膜開口部之第8工程’及去除基片上所形成 精助孔側之相反側部分以露出金屬層使基片變為較薄之 9工程。 π 昂 =第2項電子裝置之製造方法因與第丨項電子裝置之 對未薄膜化保持機械強度之基片實施將藉助孔 t成在基片之工程及將導電層形成在藉助孔内之工程， 無需將薄膜化基片搬運至藉助孔形成裝置或導電層形成裝 5 Ϊ二由於能防止將基片搬運至前述裝置時基片發‘ 裂貝之情事，故電子裝置之成品率比先前提高。 =因無需在基片主面之相反側背面形成藉助孔用之蝕刻 、，故無需先前對準形成在基片背面之蝕刻掩模開口部 成在基片主面之電極層位置之方法所需用特殊校 準裝置實施之複雜之定位工程。 尤其依第2項電子裝置之製造方法因將具有開口部之絕 緣膜做為掩模對藉助孔形成區域及其周緣區域以及電極層 上至少一部分區域實施金屬電鍍將金屬層形成在含藉助^ 内部之絕緣膜開口部，而與形成在基片主面上之電極層連 接之金屬膜亦擴散於基片上藉助孔形成區域之周緣部，故 可將檢查用電極連接在擴散於該周緣部之金屬膜以檢查電 :ϊ ΐ之電氣特性。因此能以基片未薄板化保持機械強度 狀悲貫施形成藉助孔後之電子裝置之電氣特性檢查並可消 除對電氣特性不良之電子裝置將基片薄膜化之浪費。 ，第2項電子裝置之製造方法中以第8工程含將前述金屬層 形成由側壁部及底部而成中央呈凹部形狀之工程，而第9
五、發明說明（7) 工程包含去除前述基片上所形成藉助孔側之相反側部分使 月’J述金屬層底部殘留之工程為宜。 如此因在基片主面相反側背面形成背面側電極層時該背 面側電f層與導電層之接觸面積加大，故可減低背面侧電 極層與導電層之接觸電阻。 本發明有關之第1項電子裝置包含：形成在基片上之電 極層’及形成在基片之電極層近傍之藉助&，及形成在藉 助孔之至少側壁以電連接電極層之導電層，而藉助孔之斷 面形狀呈至少一部分具有丨8〇度以上内角之圖形。 依第1項之電子裝置因藉助孔之斷面形狀呈至少一部分 具有180度以上内角之圖形而形成在藉助孔之至少側壁之 導電層與基片之接觸面積加大，故可增加導電層與基片之 密接性因此導電層不易自基片剝離。 本發明有關之第2項電子裝置包含：形成在基片上之電 極層，及形成在基片之電極層近傍之藉助孔，及形成 助孔之至少側Μ電連接電極層之導電層，^ 有能以探針電接觸之面積》 、 守电嘴具 依第2項之電子裝置因導電層具有能以探針電接觸之面 積故可將探針(Probe針)接觸於導電層之露出基片底面之 部分以檢查電子裝置之電氣特性。由於能 - 金屬電極前實施電子裝置之電氣特性檢查故可消；對= 特性不良之電子裝置形成金屬電極之浪費。 示對電乳 較佳實施例之詳細說明 〜' (第1實施形態）
C:\Program Files\Patent\55021. ptd 第 11 頁
以下參考第1 (a)〜（f)圖說明本發明之第i實施形態有 之電子裝置之製造方法。 s 首先如第1(a)圖所示用蝕刻掩模選擇砷離子注入由。八 而成具有150 厚度之基片101之主面部後，實施活化用 熱處理以形成具有〇. 2仁m厚度之活化層丨02。然後在活化 層1 02上形成源電極形成區域及汲電極形成區域具有開口 部之第1蝕刻掩模後，在該第丨蝕刻掩模上依序堆積金與錯 之合金膜及金膜，而後剝除第丨蝕刻掩模以形成與活化層 102有電阻接觸之源電極1〇3及汲電極1〇4。又在活化層^〇2 上形成閘電極形成區域具有開口部之第2蝕刻掩模後，在 該第2姓刻掩模上依序堆積具有005 厚度之鈦膜及具有 0.5 厚度之鋁膜’而後剝除第2蝕刻掩模以形成與活化 層102短路鍵接觸之閘電極1〇5。因此形成由活化層、 源電極103、>及電極104及閘電極1〇5而成之FET。又源電極 1 0 3與閘電極1 0 5之間隔及沒電極1 〇 4與閘電極1 〇 5之間隔分 別為1 // m。 其次如第1(b)圖所示在基片1〇1主面上形成藉助孔形成 區域具有開口部106a且具有20 厚度之蝕刻掩模1〇6後， 用該蝕刻掩模1 0 6對基片1 0 1實施蝕刻使基片1 〇 1形成深度 200 /im且一邊20 /zm具有底部之藉助孔1〇7。 其次如第1 (c)圖所示以無電解電鍍法等將例如白金而成 之導電層1 0 8填充於藉助孔1 0 7内部後，去除蝕刻掩模 106。 其次如第1 (d)圖所示以周知之石版印刷法形成連接源電
C:\Program Files\Patent\55021. ptd 第12頁 五、發明說明（9) 極1〇3與導電層108並具有〇.5以^厚度由金而成之配線層 109 ° 其次如第1(e)圖所示去除基片1〇1背面部（形成藉助孔 1 07側之相反側部分）以露出導電層〗〇8使基片】〇]變薄。 '其次如第1 (f)圖所示沿基片〗〇1背面全面堆積由金而成 之金屬電極11〇。如此藉填充在藉助孔1〇7之導電層1〇8以 電連接源電極103所連接之配線層1〇9與金屬電極11〇。 依第1實施形態因可對未薄膜化保持機械強度之基月1〇1 實施基片ιοί之藉助孔107之形成工程及藉助孔1〇7内部之 導電層108填充工程，而可防止將薄膜化基片ι〇ι搬運至藉 助孔形成工程或導電層形成工程時基片1〇1發生之裂-損， 故成品率比先前提肩。 又因無需在基片101背面形成藉跋^i 〇7用蝕刻掩模，故 無在基片101背面側之叙刻掩模開口部位 ，與形成查羞^側之.I電極殊 校準复置.貫施――之^複雜之定位工程。 (第2實施形態） 以下參考第2(a)~(f)圖說明本發明之第2實施形態有關 之電子裝置之製造方法。 首先如第2(a)圖所示選擇砷離子注入由以^而成具有 150⑽厂旱度之基片201之主面部後實施活化用熱處理以形 成具有〇_ 2,厚度之活化層2〇2 '然後與第】實施形態同樣 形成與活化層202有電阻接觸之源電極2〇3及汲電極2〇4以 及與活化層202短路鍵接觸之閘電極2〇5。因此形成由活化 C:\Prograra Files\Patent\55021. ptd 五、發明說明（10) 層202、源電極203、汲電極204及閘電極205而成之FET。 又第2實施形態中源電極20 3與第1實施形態之源電極1〇3 不同而向閘電極2 0 5相反側延伸形成並在藉助孔形成區域 具有一邊20/im之開口部203a。 其次如第2(b)圖所示在基片201主面上形成具有與源電 極203之開口部203a連通之開口部2 06a且具有20 /im厚度之 钱刻掩模2 0 6。 其次如第2(c)圖所示用該蝕刻掩模206對基片201實施蝕 刻使基片201形成深度200 ym且一邊20 具有底部並與源 電極203之開口部203a連通之藉助孔207。 其次如第2 (d)圖所示以無電解電鍍法將例如白金而成之 導電層208填充於藉助孔207内部後，去除蝕刻掩模2〇6。 其·次如第2 (e)圖所示去除基片2 0 1背面部（形成藉助孔 2 07側之相反側部分）以露出導電層208使基片201變薄。 其次如第2(f)圖所示沿基片201背面全面堆積由金而成 之金屬電極209。如此藉填充在藉助孔2〇7之導電層2〇8以 電連接源電極203與金屬電極209。 依第2實施形態因可對未薄膜化保持機械強度之基片2〇 j 實施基片201之藉助孔207之形成工程及藉助孔2〇7内部導 電層208之填充工程，而可防止將薄膜化基片2〇丨搬運至藉 助孔形成工程或導電層形成工程時基片2〇1發生之裂損， 故成品率比先前提高。 又因無需在基片201背面形成藉助孔2〇7用蝕刻掩模，故 無需用特殊校準裝置對準背面側之蝕刻掩模開口部與表面
HI ««Mi
C:\ProgramFiles\Patent\55021.ptd 第 14 頁
側之源電極位置之複雜工程β 因叮將Λ電層208填充於源電極2 03之開口部203a及藉助 07可連接源電極2〇3與金屬電極2〇9而無需第】實施形態 所需之連接源電極103與導電層1〇8之配線層1〇9 第j 實施形態能簡化工程。. 艾比第1 (第3實施形態） 以下參考第3(a)〜（f )圖說明本發明之第3實施形態 之電子裝置之製造方法》 首先如第3(a)圖所示選擇砷離子注入由GaAs而成具有 1 50 μ m厚度之基片30 1之主面部後實施活化用熱處理以形 成具有0,2 //m厚度之活化層3〇2。然後與第！實施形態同樣 形成與活化層302有電阻接觸之源電極3〇3及汲電極/〇4以 及與活化層30 2短路鍵接觸之閘電極305。因此形成由活化 層302、源電極303、汲電極304及閘電極305而成之FET。 又第3貫細*形悲中源電極3 〇 3與第2實施形態同樣向閘電 極305相反側延伸形成並在藉助孔形成區域具有開口部 3 0 3a。 其次如第3(b)圖所示在基片301主面上形成具有與源電 極303之開口部303a連通之開口部3 06a且具有20 厚度之 蝕刻掩模306。然後用該蝕刻掩模3 06對基片301實施银&刻 使基片301形成深度200 ym且一邊20 /zm具有底部並與源電 極303之開口部303a連通之藉助孔3 07。 其次如第3(c)圖所示以殘留蝕刻掩模30 6之狀態從斜卞 在藉瘦側壁及底^卩形成由銀而$
C:\ProgramFiles\Patent\55021.ptd 第 15 頁 五、發明說明（12) 10nm厚之電鍍用底層308後，剝除蝕刻掩模3〇6僅使藉助孔 307侧壁及底部殘留電鍍用底層3〇8。 其次如第3(d)圖所示以無電解電鍍法將例如白金而成之 導電層309填充於電鍍用底層3〇8内部。 其次如第3 (e)圖所示去除基片3 〇 1背面部（形成藉助孔 307侧之相反側部分）以露出導電層3〇9使基片3〇1變薄。 其次如第3(f)圖所示沿基片3〇1背面全面堆積由金而成 之金屬電極310。如此藉形成在藉助孔3〇7内之電鐘用底層 308及導電層309以電連接源電極30 3與金屬電極31〇。— ^ 依第3實施形態因可對未薄膜化保持機械強度之基片3〇 j 實施基片301之藉助孔307之形成工程及藉助孔3〇7内部之 導電層309填充工程，而可防止將薄膜化基片3〇1搬運至藉 助孔形成工程或導電層形成工程時基片3〇1發生之裂損， 故成品率比先前提高。 又因無需在基片301背面形成藉助孔3〇7用姓刻掩模，故 無·%用特殊校準裝置對準背面側之钱刻掩模開口部與表面 側之配線層位置之複雜工程。 又因將導電層309填充於源電極3〇3之開口部3〇3a及藉助 孔307可連接源電極3〇3與金屬電極31〇而無需第1實施形態 所需之連接源電極103與導電層1〇8之配線層1〇9，故比第1 實施形態能簡化工程。 更因在藉助孔307側壁及底部形成電鍍用底層3〇8後以無 電解電鍍法將導電層309填充於電鍍用底層3〇8内部，故可 形成直接電鍍於基片3〇1困難之金屬例如由金而成之導電
C:\Program FiIes\Patent\55021. ptd 第 16 頁 五、發明說明（13) 一 ----—— 層。 、又第3實施形態以無電解電鍍法形成導電層3〇9，惟代之 以其他電鍍法或澱積法形成亦可。 (第4實施形態） 以下參考第4(a)~(f)圖說明本發明之第4實施形態有關 之電子裝置之製造方法。 首先如第4(a)圖所示選擇砷離子注入由GaAs而成具有 150/zin厚度之基片4〇1之主面部後實施活化用熱處理以形 成具有〇. 2 yin厚度之活化層402。然後與第！實施形態同樣 形成與活化層402有電阻接觸之源電極403及汲電極4〇4以 及與活化層4 0 2短路鍵接觸之閘電極4 〇 5。因此形成由活化 層402、源電極403、汲電極404及閘電極405而成之FET。 又第4實施形態中源電極4〇3與第1實施形態之源電極1〇3 不同而向閘電極40 5相反側延伸形成並在藉助孔形成區域 具有開口部4 0 3 a。 其次如第4(b)圖所示在基片401主面上形成具有與源電 極403之開口部403a連通之開口部4〇6a且具有20 厚度之 姓刻掩模406後用該蝕刻掩模406對基片401實施蝕刻使基 片401形成深度200 且一邊20 具有底部並與源電極 403之開口部403a連通之藉助孔407。 其次如第4 (c)圖所示沿含藉助孔4 〇 7内部之基片4 0 1上全 面塗以有機溶劑將由白金而成之金屬微粒溶膠（so 1)化之 懸浮液後’將該懸浮液乾燥蒸發有機溶劑在藉助孔4 〇 7.内 部及#刻掩模4 0 6上形成金屬微粒層4 0 8。
C:\Program Files\Patent\55021. ptd 第17頁 五、發明說明（14) f次如第4(d)圖所示以剝除（Li ft of f)法去除存在蝕刻 掩核406上之金屬微粒層408後加熱基片401以燒結金屬微 粒層40 8 ’在藉助孔4〇7内部形成由金屬微粒層4〇8而成之 導電層409。 其次如第4(e)圖所示去除基片4〇 1背面部（形成藉助孔 407側之相反側部分）以露出導電層4〇9使基片4〇1變薄。 其次如第4(f)圖所示沿基片4〇1背面全面堆積由金而成 之金屬電極410。如此藉填充在藉助孔4〇7之導電層4〇9以 電連接源電極403與金屬電極41〇。 依第4實施形態因可對未薄膜化保持機械強度之基片4〇 j 實施基片401之藉助孔407之形成工程及藉助孔4〇7内部之 導電層409填充工程，而可防止將薄膜化基片4〇1搬運至藉 助孔形成工程或導電層形成工程時基片4〇1發生之裂損， 故成品率比先前提高。 ' 又因無需在基片401背面形成藉助孔407用蝕刻掩模，故 無高用特殊校準裝置對準背面侧之姓刻掩模開口部與表面 側之配線層位置之複雜工程。 又因將導電層409填充於源電極4〇3之開口部4〇3a及藉助 孔4 07可連接源電極403與金屬電極41〇而無需第1實施形態 所需之連接源電極1 0 3與導電層1 〇 8之配線層1 〇 9，故比第1 實施形態能簡化工程。 又赛溶膠立之懸浮液經乾燥形成金屬微粒層 408 層4 0 8以形成導置』4 0 9，故汽丨?命電 解^^9比嫁能^以鉑時問形~^導電
C:\ProgramFiles\Patent\55021.ptd 第 18 頁 五、發明說明（15) 層 4 0 9。 (第5實施形態） 以下參考第5(a)~(f)圖及第6(a)〜（c)圖說明本發明之第 5實施形態有關之電子裝置之製造方法。 首先如第5(a)圖所示選擇砷離子注入由GaAs而成具有 150 /im厚度之基片501之主面部後實施活化用熱處理以形 成具有0. 2 a m厚度之活化層5 0 2。然後與第1實施形態同樣 形成與活化層502有電阻接觸之源電極5 03及汲電極504以 及與活化層502短路鍵接觸之閘電極505。因此形成由活化 層502、源電極503、汲電極504及閘電極505而成之FET。 其次如第5(b)圖所示在基片501主面上形成藉助孔形成 區域具有如第6(a)圖所示一邊為5 之十字形狀開口部 506a且具有20 μιη厚度之蝕刻掩模506後，用該蝕刻掩模 506對基片501實施蝕刻’使基片501形成深度2〇〇 且〆 邊5 之十字形斷面並具有底部之藉助孔5〇7。 其次如第5(c)圖所示以無電解電鍍法將例如白金而成之 導電層5 09填充於藉助孔507内部後去除蝕刻掩模5〇6。 其次如第5 (d)圖所示以周知之石版印刷法形成連接源電 極5 03與導電層508並具有〇.5ym厚度由金而成之配線芦 509 。 、曰 其次如第5(e)圊所示去除基片5〇1背面部（形成藉助孔 507側之相反側部分）以露出導電層508使基片5〇1變薄。 其··入如第5(f)圖所示沿基片5〇1背面全面堆積由金而成 之金屬電極510。如此藉填充在藉助孔5 〇7之導電層5〇8以
五、發明說明（16) 電Γ ί源電極，所連接之配線層5 0 9與金屬電極510。 管^美H ί θ可對未薄膜化保持機械強度之基片501 片5G1之猎助孔5G7之形成工程及藉助孔507内部之 508填充工程，而可防止 化 助孔形成工程或導電層形成工程時基片5〇1發生之搬裂運/，猎 故成品率比先前提高。 、 又因無需在基片501背面形成藉助孔5〇7用蝕刻掩模，故 無需用特殊校準裝置對準背面側之㈣掩模開 側之配線層位置之複雜工程。 I 一 $ @ 又因#助孔507之斷面呈十字形致與藉助孔5〇7之斷面呈 方形或®形之藉助孔5〇7之周圍面積甚至導電 層，故導電層508與基片5〇1之接觸面積 加大。因此雖原來GaAs而成之基片5〇1與金屬而成之導電 層508之密接性不良，惟因導電層5〇8與基片5〇1之接觸面 積加大故導電層5 08與基片501之密接性增進而導 不易自基片501剝落》 $ 又因藉助孔507之斷面積甚至導電層5〇8之底面面積加 大，故可將檢查用電極例如探針連接於導電層5〇8之露出 基片501底面部分以檢查FET之電氣特性。由於能在形成金 屬電極510前實施導電層508形成後之電子裝置之電 檢查’故可消除對電氣特性不良之電子裝置形成金屬電極 51 0之浪費。 又藉助孔5 0 7形成用蝕刻掩模506之開口部”仏之斷面非 十字形亦可，而如第6(b)圖所示之星形開口部5〇6b或如第
C:\ProgramFiles\Patent\55021.ptd 第 20 頁 五、發明說明（17) 6(c)圖所示之L字形開口部5〇6c亦可。即藉助^507之斷面 形—具有1 8 0度以上内盖之圖形而不問其形狀。 又亦可如第2 -第4實施形態在源電極5 〇 3形成例如十字狀 開口部後將導電層5 0 8填充於源電極503之開口部及藉助孔 507以代替形成連接源電極5〇3與導電層5〇8之配線層5〇9。 (第6實施形態） 以下參考第7 (a)〜（f )圖說明本發明之第6實施形態有關 之電子裝置之製造方法。 首先如第7(a)圖所示選擇砷離子注入由GaAs而成具有 150 /zm厚度之基片6〇1之主面部後實施活化用熱處理以形 成具有0. 2以in厚度之活化層6 〇 2。然後與第1實施形態同樣 形成與活化層602有電阻接觸之源電極6〇3及汲電極604以 及與活化層6 0 2短路鍵接觸之閘電極6〇5。因此形成由活化 層602、源電極603、沒電極604及閘電極605而成之FET。 其次如第7(b)圖所示在基片6〇1主面上形成藉助孔形成 區域具有開口部606a且具有20 厚度之蝕刻掩模606後， 用該姓刻掩模606對基片601實施蝕刻使基片601形成深度 20 0 /zm並具有底部之藉助孔6〇7。 其次如第7(c)圖所示以t澱積法在藉助孔6〇7之侧 壁部及底部形成由白金而成具有例如〇 5 厚有底筒狀之 導電層608後去除蝕刻掩模6〇6。 、 其次如第7 (d)圖所示以周知之石版印刷法形成連接源電 極60 3與導電層608之側壁部並具有〇.5//11]厚度由金而成之 配線層6 0 9。
C:\Program Files\Patent\55021. ptd 第21頁 五、發明說明（18) 其次如第7(e)圖所示去除基片6〇1背面部（形成藉助孔 6 0 7侧之相反側部分）以露出導電層6 〇 8使基片6 〇 i變薄。 其次如第7 ( f)圖所示沿基片6 〇 j背面全面堆積由金而成 之金屬電極610。如此藉形成在藉助孔6〇7之導電層6〇8以 電連接源電極6 03所連接之配線層6〇9與金屬電極61〇。 依第6實施形態因可對未薄膜化保持機械強度之基片6〇1 實施基片601之藉助孔607之形成工程及藉助孔6〇7内之導 電層608之形成工程，而可防止將薄膜化基片6〇1搬運至藉 助孔形成工程或導電層形成工程時基片6〇1發生之裂損， 故成品率比先前提高。 又因無需在基片601背面形成藉助孔6〇7用蝕刻掩模，故 無需用特殊校準裝置對準背面側之蝕刻掩模開口部與表面 侧之配線層位置之複雜工程。 又因以電子束澱積法在藉助孔6〇 7之側壁部及底部形成 導電層608，故與以無電解電鍍法形成導電膜ΰ〇8比較能以 更由於導電層608具有底部而藉導電層6〇8之底部連接導 電層608與金屬電極610 ,故導電層6〇8與金屬電極61〇之 觸電阻減低。 又形成在藉助孔607内部之導電層6〇8之形狀以表面窪 凹狀之短柱狀以代替有底筒狀亦可。 ' (第7實施形態） 以下參考第8(a)~(e)圖說明本發明之第7實施形態有 之電子裝置之製造方法。
C:\Program Files\Patent\55021. ptd 第22頁 五、發明說明（19) ' 首先如第8(a)圖所示選擇砷離子注入由GaAs*成具有 150 /zm厚度之基片701之主面部後實施活化用熱處理以形 成具有0· 2 /zm厚度之活化層702。然後與第1實施形態同樣 形成與活化層702有電阻接觸之源電極7〇3及汲電極7〇4以 及與活化層7 0 2短路鍵接觸之閘電極7 〇 5。因此形成由活化 層702、源電極703、汲電極704及閘電極705而成之FET。 又第7實施形態中源電極703與第2實施形態同樣向閘電 極7 0 5相反側延伸形成並在藉助孔形成區域具有開口部 703a。 其次如第8(b)圖所示在基片701主面上形成具有與源電 極7 03之開口部703a連通之開口部7〇6a且具有20 厚度之 姓刻掩模706 »然後用該蝕刻掩模7 〇6對基片701實施姓^刻 使基片701形成深度200 "ηι且一邊20 //m具有底部並與源電 極703之開口部703a連通之藉助孔7〇7。 其次如第8(c)圖所示以電子束澱積法或電鍍法等在藉助 孔707形成具有例如〇. 5 厚度之導電層708後，去除姓列 掩模706。 ’、 其次如第8(d)圖所示去除基片701背面部（形成藉助孔 707側之相反側部分）以去除導電層7〇8底部且露出側壁 使基片701變薄。 & ° 其次如第8(e)圖所示沿基片701背面全面堆積由金而成 之金屬電極709。如此藉形成在藉助孔7〇7内之筒狀導電層 708以電連接源電極703與金屬電極7〇9。 依第7實施形態因可對未薄膜化保持機械強度之基片^
實施基片701之藉助孔707之形成工程及藉助孔7〇7内部之 導電層708之形成工程，而可防止將薄膜化基片7〇1搬運至 藉助孔形成工程或導電層形成工程時基片7〇1發生之裂 損’故成品率比先前提高。 又因無需在基片701背面形成藉助孔7〇7用蝕刻掩模，故 無需用特殊校準裝置對準背面側之蝕刻掩模開口部與表面 侧之配線層位置之複雜工程。 又因將導電層708形成於源電極7 03之開口部7〇3a及藉助 孔707内部可連接源電極70 3與金屬電極7〇9而無需第1實施 形悲所需之連接源電極1 〇 3與導電層1 〇 8之配線層1 〇 9，故 比第1實施形態能簡化工程。 又因導電層708為筒狀而未填充在藉助孔7〇7内部，故可 縮短形成導電層7 0 8之時間。 (第8實施形態） 以下參考第9(a)〜（c)圖、第l〇(a)〜（c)圖及第u(a)、 (b)圖5兒明本發明之第8實施形態有關之電子裝置之製造方 法。 首先如第9(a)圖所示選擇砷離子注入由(^^而成具有 1 5 0 /z m厚度之基片8 0 1之主面部後實施活化用熱處理以形 成具有0. 2 # m厚度之活化層8 〇 2。然後與第1實施形態同樣 形成與活化層802有電阻接觸之源電極8 03及汲電極8〇4以 及與活化層8 0 2短路鍵接觸之閘電極8〇5。因此形成由活化 層802、源電極803、汲電極804及閘電極8 0 5而成之FET。 然後以澱積法或濺射法沿基片8〇1上全面形成第1電鍍用底
C:\Program Files\Patent\55021. ptd 第 24 頁 五、發明說明（21) 層 806 » 其次如第9(b)圖所示沿第1電鍍用底層8〇6上全面堆積由 氧化梦（Si〇2)而成之絕緣膜8〇7後，在該絕緣膜8Q7之源侧 引出配線形成區域（源電極8 〇 3對閘電極8 〇 5相反侧之區域） 形成第1開口部807a，並在絕緣膜8 07之汲側引出配線形成 區域（汲電極804對閘電極805相反侧之區域）形成第2開口 部807b 。 其次如第9(c)圖所示在含絕緣膜8〇7上之基片801上形成 藉助孔形成區域具有開口部8〇8a後，用該蝕刻掩模8〇8對 第1電鐘用底層806及基片801實施蝕刻使基片801形成深度 200 μπι且一邊20 #ιη具有底部之藉助孔809。 其次如第10(a)圖所示以澱積法或濺射法沿含藉助孔8〇9 内部之蝕刻掩模808上全面形成第2電鍍用底層810。 其次如第10(b)圖所示剝除蝕刻掩模8〇8將第2電鍍用底 層810僅殘留於藉助孔809之壁部及底部後，以絕緣膜807. 為掩模材料之電鍍法在含藉助孔80 9内部之第1電鍍用底層 806及第2電鍍用底層810上形成金屬電鍍層，分別形成由 該金屬電鍍層而成之源側引出配線8 11 A及汲侧引出配線 811B。此時源側引出配線811 A由藉助孔8 0 9之側壁部及底 部以及基片8 0 1之上面部區域構成，而汲側引出配線8 11 B 則由基片8 0 1之上面部區域構成。 其次如第10(c)圖所示去除基片801背面部（形成藉助孔 8 0 9側之相反側部分）以去除源側引出配線811A及第2電鍍 用底層8 1 0之底部且露出源側引出配線8 11 A及第2電鍍用底
C:\ProgramFiles\Patent\55021.ptd 第 25 頁 五、發明說明（22) 層8 1 0之側壁部使基片8 0 1變薄。 其次如第11(a)圖所示沿基片801背面全面堆積由金而成 之金屬電極812。如此即如第u (a)、（b)圖所示藉形成在 基片8 01上面及藉助孔8 〇 9内部之源側引出配線811A以電連 接源電極803與金屬電極81 2。 依第8實施形態因可對未薄膜化保持機械強度之基片8〇1 實施基片8 01之藉助孔8 0 9之形成工程以及源側及汲側之引 出配線811A、811B之形成工程，而可防止將薄膜化基片 801搬運至藉助孔形成工程或引出配線形成工程時基片 發生之裂損，故成品率比先前提高。 又因無需在基片801背面形成藉助孔809用姓刻掩模，故 無需用特殊校準裝置對準背面侧之蝕刻掩模開口部與表面 侧之配線層位置之複雜工程。 又因以絕緣膜8 07為掩模材料之電鍍法形成由金屬電鑛 層而成之源側引出配線811A及汲側引出配線811B而能以一 次電鍵工程形成連接源電極8〇3與金屬電極81 2之源側引出 配線811A及連接於汲電極8〇4之汲側引出配線811B，故能 大幅減少工程數。 又因將源側引出配線811A及汲侧引出配線8 π b形成在基 片801之主面上，故可將檢查用電極連接於源側引出配線 811A及汲側引出配線811B之形成在基片801主面上之部分 以檢查FET之電氣特性。因此能在基片801未薄板化保持^機 械強度狀態實施藉助孔8 0 9形成後之電子裝置之電氣特性 之檢查’並可消除對電氣特性不良之電子裝置將基片薄膜
化之浪費。 ★又第8實施形態中源側引出配線811八在藉助孔8〇9内部為 琦狀，惟以填充在藉助孔8〇g内部之構造代替亦可。 又第1〜第8實施形態中所用蝕刻掩模之材料可適宜使用 如光致抗蝕劑等不被蝕刻侵蝕之材料。 又連接形成在基片表面側之源電極與形成在基片背面側 之金屬電極之導電層亦可使用氧化銥等導電性金屬氧化 物、氮化鈦等導電性金屬氮化物或由此等組合而成之 構造之導電體層。 項 又基片亦可使用鎵砷（GaAs)或銦磷（inP)等πΐ-ν族化合 物半，體基片、矽基片、藍寶石基片等絕緣性基片或玻; 基片等非晶質基片，或用具有半導體激光等其他元件之 片代替FET亦可。 又使基片薄板化之方法可採研磨法或蝕刻法等。 圖式之簡單說明： 第1 (a)〜（f)圖係依照本發明之第】實施形態有關之電子 裝置製造方法各工程之斷面圖。 第2(a)〜（f)圖係本發明之第2實施形態有關之電子裝置 製造方法各工程之斷面圖。 第3(a)~(f)圖係本發明之第3實施形態有關之電子裝置 製造方法各工程之斷面圖。 第4(a)~(f)圖係本發明之第4實施形態有關之電子裝置 製造方法各工程之斷面圖。 第5(a)〜（f)圖係本發明之第5實施形態有關之電子裝置
C:\ProgramFiles\patent\55021.ptd 第 27 頁 五、發明說明（24) 製造方法各工程之斷面圖。 第6(a)〜（c)圖係本發明之第5實施形態有關之電子裝置 製造方法所用蝕刻掩模之平面圖。 第7(a)~(f)圖係本發明之第6實施形態有關之電子裝置 製造方法各工程之斷面圖。 第8(a)〜（e)圖係本發明之第7實施形態有關之電子裝置 製造方法各工程之斷面圖。 第9(a)~(c)圖係本發明之第8實施形態有關之電子裝置 製造方法各工程之斷面圖。 第l〇(a)~(c)圖係本發明之第8實施形態有關之電子裝置 製造方法各工程之斷面圖。 第1 Ua)圖係由本發明之第8實施形態有關之電子裝置製 造方法所得電子裝置之斷面圖。 第11 (b)圖係由本發明之第8實施形態有關之電子裝置製 造方法所得電子裝置之平面圖。 第12(a)〜（d)圖係先前之電子裝置製造方法各工程之斷 面圖。 圖號說明：
C:\Program Files\Patent\55021.ptd 101 102 、201 ' 202 > 301 ' 302 、401、501 、402 ' 502 ' 601 ' 602 、701 ' 702 '801 · · 、802 · · •基片 •活化 103 ' 203 ' 303 ' 403 > 503 > 603 ' 703 、803 · · •源電 104 、204 > 304 、404、504 、604 ' 704 ' 804 * · •汲電 第28頁 五、發明說明（25) 極 105 > 205 、305 ' 405 ' 505 ' 605、 705 > 805 • · · F甲1 電 極 106 ^ 206 、306 、406 ' 506 、 6 0 6 ' 706 、808 • · · ϋ 刻 掩模（Etching mask) 107、 207 、307 、407 、50 7 ' 6 0 7、 707 、809 * · * # 助 孔（Via hoi e ) 108 ' 208 > 309 、409 ' 508、 608、 708 • · · 導電層 109 ' 509 ' 609 • · · 配線層 110、 209 、310 ' 410 、510、 610、 70 9 . 、812 • · · 屬 電極 308 > 806 、810 • · · 電鍍用 底層 408 · • · 金屬 微粒 807 · • · 絕緣 膜 811 · 參 · 引出 線
C:\Program Files\Patent\55021.ptd 第29頁

Claims (1)

  1. I -種電子裝置之製造方法，包含：將具有 丨 "" 之#助孔形成步驟，及將導 ，述至少侧壁之導電層形成步驟，及 '1J | -- --- ' ' 所形成藉助孔側之相反側部分以露出 使m>L變為化步驟。 2.如申請專利範圍第1項之電子裝置之製造： 更包含在前述藉助孔形成步驟之前將前述藉助 二有貫穿孔之電極層形成在前述基片主面之步 错助孔形成步驟包含：將前述藉助孔形成區域 之蝕刻掩模形成在含前述電極層上之前述基片 驟，及用前述蝕刻掩模對前述基片實施蝕刻以 助孔之步驟。 二3.如申請專利範圍第丨項之電子裝置之製造j 則述導電層形成步驟包含將前述導電層填充於 之步驟。 t申1f專利範圍第1，<電子I置之製造戈 ^ 2電層形成步驟包含以電子束澱積法將前 成由側壁部及底部而成中央呈凹部形狀之步驟 一;-11:!專利範圍第1項之電子裝置之製造戈 驟包含去除前述基片上所形 β 刀以殘留前述導電層底部之步 = 圍第1項之電子裝置之製以 ^二π $二二f =驟包含將電鑛用底層形成於 側壁部後將前述導電屏植 窄填充在該電鍍用底層内 底部之藉助 -電層形成在 .去除前 前述導電層 $法，其中 孔形成區域 驟，而前述 具有開口部 主面上之步 形成前述藉 7法，其中 前述藉助孔 「法，其中 述導電層形 〇 「法，其中 成前述藉助 驟。 「法，其中 前述藉助孔 側之步發I。
    /、、申請專利範圍 前述利範圍第1項之電子裝置之製造方法，盆中 係由鎵砰或鋼碟等m_v族化合物而成之半絕： 片8主面d裝/驟之製造方法，包含：將電極層形成在基 全面之第2步驟將i:第1電鑛底層形成在基片主面上 前述電極；上之5將藉助孔形成區域及其周緣區域以及 在前述第厂電Λ Λ—部分區域具㈣口部之絕緣膜堆積 有開Π邱t 層上之第3步驟，及將藉助孔形成區域具 牛：掩模形成在前述第1電鍍底層及前述絕緣 將具有底部及用别述蝕刻掩模對前述基片實施蝕刻 ^ Z5 " s助孔形成在前述第1電鏟底層及前述基片 ίΓ/:掩Λ將第2電鍵底層形成在含前述藉助孔内部之 敍刻掩換上之第6步称，及-併剝除前述第2電鍍底層 部使Λ述第2電錢底層殘留在前述藉助孔内 及第2電二底屏hi别述絕緣膜為掩模在前述第1電鍍底層 ^第電鑛底層上實施金屬電鍍將金屬層形成在含前述藉 片I : : 2述絕緣膜開口部之第8步驟，及去除前述基 藉助孔側之相反側部分以露出前述金屬層 使則述基片變為較薄之第9步驟。 9.如申請專利範圍第8項之電子裝置之製造方法，豆 步驟包含將前述金屬層形成由側壁部及底部：成 2 2二狀之步驟’而前述第9步驟包含去除前述基 =所形成則述藉助孔側之相反側部分使前述金屬層底部 殘留之步驟。 C:\Program Files\Patent\55021. ptd
    10. —種電子裝置，包人：， 形成在前述基片之前述3 ·形成在基片上之電極層，及 述藉助孔之至少側壁以層近傍之藉助孔，及形成在前 述藉助孔之斷面形=呈，連接前述電極層之導電層，而前 圖形。 至少—部分具有180度以上内角之 Π. 一種電子裝置，治人 形成在前述基片之前述形成在基片上之電極層，及 述藉助孔之至少側卷述電層近傍之藉助孔，及形成在前 前述導電層具有能述電極層之導電層’其中 A秌針電接觸之面積。
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