CN106206423A - 芯片封装侧壁植球工艺 - Google Patents
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Abstract
本发明涉及一种芯片封装侧壁植球工艺,其特征是,包括以下步骤:(1)在晶圆上制RDL走线层和TSV孔,在TSV孔中制作TSV孔金属,RDL走线层的末端和TSV孔互连的地方作为焊盘;(2)在晶圆上制作沟槽,露出TSV孔金属的侧面或侧面和底面;(3)在RDL走线层的末端上表面进行植球工艺,回流后在焊盘和TSV孔金属的侧壁形成凸点;(4)通过切割或背部减薄使芯片分离,得到侧壁带凸点的单一芯片。本发明通过刻蚀工艺使金属焊垫露出,避免了金属离子对硅材质的污染;通过植球工艺在晶圆表面进行植球,晶圆四周侧壁有焊锡球,有利于侧壁焊接。
Description
技术领域
本发明涉及一种芯片封装侧壁植球工艺,属于半导体技术领域。
背景技术
随着半导体技术的发展,集成电路的特征尺寸不断缩小,器件互连密度不断提高,传统的二维封装已经不能满足业界的需求,因此基于TSV垂直互连的转接板封装方式以其短距离互连,高密度集成以及低成本的关键技术优势,逐渐引领了封装技术发展的趋势。但是一般的二维封装中芯片的四周侧壁没有焊垫或者凸点,而打线只能是芯片的正面PAD(焊盘)对应连接端的正面PAD或者金手指,因此这些芯片不能进行侧壁的布线或焊接。
在转接板芯片进行正面组装的过程中,往往需要在转接板芯片的侧壁进行打线焊接,以使其能够把信号导出转接板,或者直接在侧壁上进行打线或芯片贴装,针对这些要求,目前业界一般是做一个槽,槽内镀满金属,通过切割,把金属切成连段,则断面即成为焊接用的凸点。但是这种工艺会造成金属污染硅片侧壁,或者金属太厚会造成切刀的损伤,不利于大规模量产。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊,而这种简化或省略不能用于限制本发明的范围。
鉴于上述和/或现有半导体封装中存在的二维封装芯片的不能进行侧壁的布线或焊接的问题,提出了本发明。
本发明的目的是克服现有技术中存在的不足,提供一种芯片封装侧壁植球工艺,通过刻蚀工艺使金属焊垫露出,避免了金属离子对硅材质的污染;通过植球工艺在晶圆表面进行植球,晶圆四周侧壁有焊锡球,有利于侧壁焊接。
按照本发明提供的技术方案,所述芯片封装侧壁植球工艺,其特征是,包括以下步骤:
(1)在晶圆上制RDL走线层和TSV孔,在TSV孔中制作TSV孔金属,RDL走线层的末端和TSV孔互连的地方作为焊盘;
(2)在晶圆上制作沟槽,露出TSV孔金属的侧面或侧面和底面;
(3)在RDL走线层的末端上表面进行植球工艺,回流后在焊盘和TSV孔金属的侧壁形成凸点;
(4)通过切割或背部减薄使芯片分离,得到侧壁带凸点的单一芯片。
在一个具体实施方式中,所述步骤(1)的具体步骤为:在晶圆表面制作RDL走线槽和TSV孔,在晶圆表面制作绝缘层,在绝缘层上沉积种子层,再对晶圆进行正面电镀,使TSV孔和RDL走线槽内镀满金属,通过CMP工艺使晶圆表面RDL走线槽和TSV孔之外的金属都被去除。
在一个具体实施方式中,所述步骤(1)的具体步骤为:在晶圆表面制作TSV孔,在晶圆表面制作绝缘层,在绝缘层上沉积种子层,再在TSV孔内镀满金属,接着通过光刻和电镀工艺制作RDL走线层,此时RDL走线在晶圆表面突出。
在一个具体实施方式中,在所述步骤(3)之前对晶圆表面进行CMP研磨,去除晶圆表面焊盘上的锡球,使表面平整后,再做切割。
在一个具体实施方式中,所述TSV孔金属露出的侧面或侧面和底面进行化镀工艺。
在一个具体实施方式中,所述化镀金属是铜、钛、镍、钯、金、银、钨、铝、锡的一种或者几种;单层金属厚度为10nm~10µm,多层金属厚度为20nm~20µm。
在一个具体实施方式中,在进行化镀工艺之前对露出的金属先进行表面去氧化层处理,除掉金属表面的氧化层。
在一个具体实施方式中,所述沟槽深度方向上由TSV孔的顶部向下延伸;所述沟槽宽度方向上由TSV孔的侧壁向TSV孔内部方向延伸;或者,宽度方向上由一侧TSV孔的侧壁延伸至另一侧TSV孔的侧壁;或者,宽度方向上由一侧TSV孔的内部延伸至另一侧TSV孔的侧壁或内部。
在一个具体实施方式中,所述沟槽移除深度比TSV孔深,或者只移除TSV孔上面的一部分,或者将TSV孔外侧晶圆材质全部移除并把TSV孔底部晶圆材质一起移除,使TSV孔金属悬挂在晶圆一侧。
在一个具体实施方式中,所述晶圆的材质为硅片、蓝宝石片、碳化硅片、石英片或玻璃片;所述绝缘层的材质为氧化硅、氮化硅、氧化铝、碳化硅或者有机薄膜;所述种子层的材质为铜、钛、镍、金、银、钨、铝、锡的一种或者几种;所述TSV孔金属的材质为是铜、钛、镍、金、银、钨、铝、锡的一种或者几种。
本发明利用干法刻蚀工艺,在优先做好的焊垫边缘进行基底材料去除,使金属焊垫露出,然后再通过植球工艺,得到四周有焊垫的单一芯片。本发明的优点在于:通过刻蚀工艺使金属焊垫露出,避免了金属离子对硅材质的污染;通过植球工艺在晶圆表面进行植球,晶圆四周侧壁有焊锡球,有利于侧壁焊接。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例描述中所需要使用的附图作简单的介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。其中:
图1a为在晶圆上制作得到RDL走线槽的示意图。
图1b为RDL走线槽末端制作得到TSV孔的示意图。
图1c为在图1b基础上制作得到绝缘层的示意图。
图1d为在图1c基础上在晶圆表面电镀金属的示意图。
图1e为在图1d基础上去除TSV和RDL之外区域表面金属的示意图。
图1f为在晶圆上制作得到TSV孔的示意图。
图1g为在图1f基础上在TSV孔中制作得到金属的示意图。
图1h为在图1f的基础上制作RDL走线层的示意图。
图1i-1为在图1e基础上制作得到沟槽的示意图。
图1i-2为图1i-1的俯视图。
图1j-1为在图1i-1基础上通过焊锡膏进行植球的示意图。
图1j-2为在图1i-1基础上通过沉积助焊剂和锡球进行植球的示意图。
图1k为在图1j-1、图1j-2基础上回流形成凸点的示意图。
图1l为在图1k基础上得到单一芯片的示意图。
图1m为在图1k基础上去除晶圆表面锡球的示意图。
图中标号:晶圆101、RDL走线槽102、TSV孔103、绝缘层104、种子层105、RDL 走线层107、沟槽108。
具体实施方式
为了使本发明的上述目的、特征和优点能够更加明显易懂,下面结合具体附图对本发明的具体实施方式作进一步的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施例,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实施制作中应包含长度、宽度及深度的三维空间尺寸。
本发明所述芯片封装侧壁植球工艺,具体包括步骤:
A:在晶圆表面通过光刻和刻蚀工艺做出RDL走线槽,然后通过光刻工艺定义出TSV,通过干法刻蚀的方式做出TSV孔;
如图1a所示,以晶圆101做底材,通过光刻工艺在晶圆的表面定义出RDL走线槽102;此处晶圆101可以是转接板也可以是功能芯片;晶圆101的厚度为100μm~775μm,直径为150mm~300mm;晶圆101的材质可以是硅片,也可以是蓝宝石片、碳化硅片或者石英片、玻璃片等。通过干法或者湿法刻蚀工艺做出RDL走线槽102,RDL走线槽102宽度为1μm~100μm,深度为1μm~100μm,其功能是连接晶圆上的有源区域的导电体;
如图1b所示,通过光刻工艺在RDL走线槽102的末端定义出TSV区域,通过干法刻蚀工艺做出TSV孔103,TSV孔103可以是圆柱形的,也可以是方块形的或者扁平形、椭圆柱形的、倒梯形的,其一边跟RDL走线槽102相连接,其形状跟后续的打线或者贴片工艺有关;TSV孔的深度为10μm~500μm;所述RDL走线槽102的末端跟TSV103互连的地方为焊盘,焊盘和RDL走线槽在一个平面上,通过一次刻蚀工艺做出。
或者只需要在晶圆上定义出TSV区域就可以,如图1f所示;在TSV孔103的基础上,通过光刻和电镀的工艺来制作RDL 走线层107,此时RDL走线层107是在晶圆101表面突出来的(如图1h所示,图1h中104为绝缘层,109为种子层,107为RDL走线层)。
B:在晶圆表面制作绝缘层,在绝缘层上沉积种子层;
如图1c所示,在晶圆101的表面通过气相沉积工艺或者旋涂工艺或者电镀有机物工艺制作出绝缘层104,也可以通过热氧法直接长出一层绝缘膜;该绝缘层104的材质可以是氧化硅、氮化硅、氧化铝、碳化硅或者有机薄膜等,其作用是阻止后续金属离子或者金属膜跟晶圆导通或者污染晶圆;绝缘层104的厚度为10nm~100μm;
通过溅射或者蒸镀工艺在绝缘层表面沉积金属层做种子层(图中未示出种子层),其材质可以是铜、钛、镍、金、银、钨、铝、锡等的一种或者几种;单层金属厚度在10nm~10μm,多层金属厚度在20nm~20μm。
C:通过电镀工艺对晶圆进行正面电镀,使TSV孔和RDL走线槽内都镀满金属,通过CMP工艺使晶圆表面RDL走线槽和TSV孔之外的金属都被去除;
如图1d所示,通过电镀工艺,在种子层上面整面电镀金属,使RDL走线槽102和TSV孔103内都填满金属;通过CMP工艺对晶圆101表面的金属进行去除,得到具有RDL和TSV的结构(如图1e所示);图1g所示则为只有TSV工艺的晶圆,其表面CMP后只剩下TSV内有金属;此处金属材质可以是铜、钛、镍、金、银、钨、铝、锡等的一种或者几种;单层金属厚度为10nm~1000μm,多层金属厚度为20nm~2000μm;对于图1g所示的只有TSV结构的晶圆,还需要在其表面通过光刻和电镀工艺制作RDL走线层107,RDL走线层107的末端跟TSV103顶部互连的地方为焊盘;
D:通过光刻工艺定义出沟槽,沟槽位于TSV孔的一侧,通过刻蚀工艺使TSV孔的侧壁金属露出来,通过化镀工艺使露出的金属表面沉积其它金属膜以利于植球;
如图1i-1、图1i-2所示,通过光刻工艺在晶圆101上定义出沟槽108区域;所述沟槽108深度方向上由TSV孔103的顶部向下延伸,宽度方向上由TSV孔103的侧壁向TSV孔103内部方向延伸;或者,宽度方向上由一侧TSV孔103的侧壁延伸至另一侧TSV孔103的侧壁;或者,宽度方向上由一侧TSV孔103的内部延伸至另一侧TSV孔103的侧壁或内部;通过干法或者湿法刻蚀工艺对该沟槽108区域的晶圆材质进行移除,其最终结果是露出TSV孔金属的侧面或者侧面和底面;所述移除深度可以比TSV孔103深,也可以只移除TSV孔103上面的一部分,也可以将TSV孔103外侧晶圆材质全部移除并把TSV孔103底部晶圆材质一起移除,使TSV孔103金属悬挂在晶圆一侧;此处露出的金属如果不适合植球工艺,则对晶圆正面进行化镀工艺,化镀金属可以是铜、钯、钛、镍、钯、金、银、钨、铝、锡等的一种或者几种;单层金属厚度在10nm~10μm,多层金属厚度在20nm~20μm;在进行化镀工艺之前如果金属上存在氧化层也可以对露出的金属先进行表面去氧化层处理,通过溶剂除掉金属表面的氧化层;
E:在金属表面进行植球工艺,使焊盘表面带焊球或者焊锡膏,回流后在焊盘和TSV的侧壁形成锡球;
如图1j-1、图1j-2所示,利用钢网在晶圆表面进行植球工艺,植球可以通过沉积助焊剂和锡球202的方式(如图1j-2所示),也可以直接用焊锡膏201来做(如图1j-1所示);过回流炉后,焊球在焊盘和TSV侧壁金属上均匀分布,形成扁平状凸点203,如图1k所示;
F:通过切割工艺或者背部减薄工艺使芯片分离,得到侧壁带金属焊盘的单一芯片;
如图1l所示,通过切割工艺切除焊盘金属之间的晶圆材质,使芯片分离成单一的个体;也可以通过减薄晶圆背部的工艺,直接将晶圆减薄到沟槽的位置,则芯片自动分离为单一的个体;
如图1m所示,也可以在切割前对晶圆表面进行CMP研磨,去除晶圆表面焊盘上的锡球,使表面平整后,再做切割。
应说明的是,以上实施例仅用以说明本发明的技术方案而非限制,尽管参照较佳实施例对本发明进行了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或者等同替换,而不脱离本发明技术方案的精神和范围,其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种芯片封装侧壁植球工艺,其特征是,包括以下步骤:
(1)在晶圆(102)上制RDL走线层和TSV孔,在TSV孔中制作TSV孔金属,RDL走线层的末端和TSV孔互连的地方作为焊盘;
(2)在晶圆(102)上制作沟槽(108),露出TSV孔金属的侧面或侧面和底面;
(3)在RDL走线层的末端上表面进行植球工艺,回流后在焊盘和TSV孔金属的侧壁形成凸点(203);
(4)通过切割或背部减薄使芯片分离,得到侧壁带凸点的单一芯片。
2.如权利要求1所述的芯片封装侧壁植球工艺,其特征是:所述步骤(1)的具体步骤为:在晶圆(102)表面制作RDL走线槽和TSV孔,在晶圆(102)表面制作绝缘层,在绝缘层上沉积种子层,再对晶圆进行正面电镀,使TSV孔和RDL走线槽内镀满金属,通过CMP工艺使晶圆表面RDL走线槽和TSV孔之外的金属都被去除。
3.如权利要求1所述的芯片封装侧壁植球工艺,其特征是:所述步骤(1)的具体步骤为:在晶圆(102)表面制作TSV孔,在晶圆(102)表面制作绝缘层,在绝缘层上沉积种子层,再在TSV孔内镀满金属,接着通过光刻和电镀工艺制作RDL走线层,此时RDL走线在晶圆(102)表面突出。
4.如权利要求1、2或3所述的芯片封装侧壁植球工艺,其特征是:在所述步骤(3)之前对晶圆(102)表面进行CMP研磨,去除晶圆(102)表面焊盘上的锡球,使表面平整后,再做切割。
5.如权利要求1、2或3所述的芯片封装侧壁植球工艺,其特征是:所述TSV孔金属露出的侧面或侧面和底面进行化镀工艺。
6.如权利要求5所述的芯片封装侧壁植球工艺,其特征是:所述化镀金属是铜、钛、镍、钯、金、银、钨、铝、锡的一种或者几种;单层金属厚度为10nm~10µm,多层金属厚度为20nm~20µm。
7.如权利要求5所述的芯片封装侧壁植球工艺,其特征是:在进行化镀工艺之前对露出的金属先进行表面去氧化层处理,除掉金属表面的氧化层。
8.如权利要求1、2或3所述的芯片封装侧壁植球工艺,其特征是:所述沟槽(108)深度方向上由TSV孔(103)的顶部向下延伸;所述沟槽(108)宽度方向上由TSV孔(103)的侧壁向TSV孔(103)内部方向延伸;或者,宽度方向上由一侧TSV孔(103)的侧壁延伸至另一侧TSV孔(103)的侧壁;或者,宽度方向上由一侧TSV孔(103)的内部延伸至另一侧TSV孔(103)的侧壁或内部。
9.如权利要求1、2或3所述的芯片封装侧壁植球工艺,其特征是:所述沟槽(108)移除深度比TSV孔(103)深,或者只移除TSV孔(103)上面的一部分,或者将TSV孔(103)外侧晶圆材质全部移除并把TSV孔(103)底部晶圆材质一起移除,使TSV孔金属悬挂在晶圆一侧。
10.如权利要求1、2或3所述的芯片封装侧壁植球工艺,其特征是:所述晶圆(101)的材质为硅片、蓝宝石片、碳化硅片、石英片或玻璃片;所述绝缘层(104)的材质为氧化硅、氮化硅、氧化铝、碳化硅或者有机薄膜;所述种子层的材质为铜、钛、镍、金、银、钨、铝、锡的一种或者几种;所述TSV孔金属的材质为是铜、钛、镍、金、银、钨、铝、锡的一种或者几种。
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---|---|
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110010487A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种立式焊接的射频芯片***级封装工艺 |
CN110010494A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种侧壁带焊盘的***级封装互联结构制作方法 |
CN110010495A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种高密度侧壁互联方法 |
CN110010496A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种带高密度侧壁焊盘的***级封装互联结构的制作方法 |
US10535621B2 (en) | 2017-01-03 | 2020-01-14 | Nanya Technology Corporation | Method for preparing a semiconductor package |
CN111315122A (zh) * | 2020-02-26 | 2020-06-19 | 歌尔股份有限公司 | 电子元器件和电子设备 |
CN111968942A (zh) * | 2020-08-24 | 2020-11-20 | 浙江集迈科微电子有限公司 | 一种转接板侧壁互联射频模组的互联工艺 |
CN112045329A (zh) * | 2020-09-07 | 2020-12-08 | 中国电子科技集团公司第二十四研究所 | 一种金属基板上植球的倒装焊工艺方法 |
CN113066778A (zh) * | 2021-03-23 | 2021-07-02 | 浙江集迈科微电子有限公司 | 转接板堆叠结构和工艺 |
CN113178395A (zh) * | 2021-04-28 | 2021-07-27 | 浙江集迈科微电子有限公司 | 多层堆叠模组层间互联工艺 |
CN113725106A (zh) * | 2021-08-30 | 2021-11-30 | 上海华虹宏力半导体制造有限公司 | 采用切割道沟槽工艺芯片的晶圆级芯片封装技术 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090325346A1 (en) * | 2005-12-09 | 2009-12-31 | Masataka Hoshino | Semiconductor device and method of manufacturing the same |
CN102244047A (zh) * | 2010-05-11 | 2011-11-16 | 精材科技股份有限公司 | 晶片封装体及其形成方法 |
US20120187561A1 (en) * | 2009-05-26 | 2012-07-26 | International Business Machines Corporation | Forming semiconductor chip connections |
CN105551975A (zh) * | 2015-12-16 | 2016-05-04 | 华进半导体封装先导技术研发中心有限公司 | Cmp工艺制作焊盘的方法 |
-
2016
- 2016-09-08 CN CN201610809742.8A patent/CN106206423B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090325346A1 (en) * | 2005-12-09 | 2009-12-31 | Masataka Hoshino | Semiconductor device and method of manufacturing the same |
US20120187561A1 (en) * | 2009-05-26 | 2012-07-26 | International Business Machines Corporation | Forming semiconductor chip connections |
CN102244047A (zh) * | 2010-05-11 | 2011-11-16 | 精材科技股份有限公司 | 晶片封装体及其形成方法 |
CN105551975A (zh) * | 2015-12-16 | 2016-05-04 | 华进半导体封装先导技术研发中心有限公司 | Cmp工艺制作焊盘的方法 |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10535621B2 (en) | 2017-01-03 | 2020-01-14 | Nanya Technology Corporation | Method for preparing a semiconductor package |
CN110010487A (zh) * | 2018-10-10 | 2019-07-12 | 浙江集迈科微电子有限公司 | 一种立式焊接的射频芯片***级封装工艺 |
CN110010494B (zh) * | 2018-12-26 | 2021-04-06 | 浙江集迈科微电子有限公司 | 一种侧壁带焊盘的***级封装互联结构制作方法 |
CN110010494A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种侧壁带焊盘的***级封装互联结构制作方法 |
CN110010495A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种高密度侧壁互联方法 |
CN110010496A (zh) * | 2018-12-26 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种带高密度侧壁焊盘的***级封装互联结构的制作方法 |
CN110010496B (zh) * | 2018-12-26 | 2023-04-28 | 浙江集迈科微电子有限公司 | 一种带高密度侧壁焊盘的***级封装互联结构的制作方法 |
CN110010495B (zh) * | 2018-12-26 | 2021-05-28 | 浙江集迈科微电子有限公司 | 一种高密度侧壁互联方法 |
CN111315122A (zh) * | 2020-02-26 | 2020-06-19 | 歌尔股份有限公司 | 电子元器件和电子设备 |
CN111315122B (zh) * | 2020-02-26 | 2022-10-28 | 歌尔光学科技有限公司 | 电子元器件和电子设备 |
CN111968942A (zh) * | 2020-08-24 | 2020-11-20 | 浙江集迈科微电子有限公司 | 一种转接板侧壁互联射频模组的互联工艺 |
CN111968942B (zh) * | 2020-08-24 | 2023-08-04 | 浙江集迈科微电子有限公司 | 一种转接板侧壁互联射频模组的互联工艺 |
CN112045329A (zh) * | 2020-09-07 | 2020-12-08 | 中国电子科技集团公司第二十四研究所 | 一种金属基板上植球的倒装焊工艺方法 |
CN112045329B (zh) * | 2020-09-07 | 2022-03-11 | 中国电子科技集团公司第二十四研究所 | 一种金属基板上植球的倒装焊工艺方法 |
CN113066778A (zh) * | 2021-03-23 | 2021-07-02 | 浙江集迈科微电子有限公司 | 转接板堆叠结构和工艺 |
CN113066778B (zh) * | 2021-03-23 | 2024-02-13 | 浙江集迈科微电子有限公司 | 转接板堆叠结构和工艺 |
CN113178395A (zh) * | 2021-04-28 | 2021-07-27 | 浙江集迈科微电子有限公司 | 多层堆叠模组层间互联工艺 |
CN113178395B (zh) * | 2021-04-28 | 2023-06-13 | 浙江集迈科微电子有限公司 | 多层堆叠模组层间互联工艺 |
CN113725106A (zh) * | 2021-08-30 | 2021-11-30 | 上海华虹宏力半导体制造有限公司 | 采用切割道沟槽工艺芯片的晶圆级芯片封装技术 |
CN113725106B (zh) * | 2021-08-30 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 采用切割道沟槽工艺芯片的晶圆级芯片封装技术 |
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