A7 B7 五、發明説明（1 ) 發明領娀 本發明與半導體記憶體元件有關，更詳細說’與具有 可以控制驅動偵感放大器之脈波信號的功能，且根據接線 的電壓降補償偵感放大器之長度的半導艟記憶饉元件有關 經濟部中央標準局貝工消費合作社印掣 發明背景 圖12顯示一種半導醴記憶髏元件之記憶髏陣列的結構 範例，例如DRAM »在圖12中，記憶體陣列是由字線WLO 至WL5以及位元線（或互補位元線)BLO、BLO—、BL1、BL1_ 所構建，記憶體單元MC。,。、MC。,丨、MC〇,2、….·、MCm、 各自連接到這些字線與位元線（或互補位元線）的交 又點。此囷為便於說明，故只顯示部分的記憶體陣列。位 元線BLO舆互補位元線81^0_構成的位元線對連接到偵感放 大器SAO，位元線BL1與互補位元線81^1_構成的位元線對 連接到偵感放大器SA1 »在記憶醴存取期間，位元線與互 補位元線構成的位元線對藉著偵感放大器分別保持在不同 的電壓位準。例如，當位元線BLO保持在高位準（電源供 應器的電麋VDD位準），互補位元線81^0_即保持在低位準（ 共同電壓Vss位準）。在圓12中，字線WLO到WL5是由字線 堪動電路WD所選擇與驅動。在圖12中未顯示字線埏動電 路WD » 記憶髏單元MC。，。、MC。，,、MC。』、……、MC14、MC1>5 分別配置於字線WLO到WL5與位元線BLO、BLO、BL1、 ^^1 1H - -! ...... - I . -- - - - - n (十先W讀背面之注意事項再填寫本頁) 訂 •I .冰 _ 本紙張尺度適用中國國家揉率< CNS > A4规格（210X297公釐〉 i A7 B7 五、發明説明（2 ) BL1一的交又點。如圖中所示，DRAM的記憶醴單元MCii 是由一個電晶體Qu與一個電容器Cu所構成，電晶艎Qii 的閘極連接到字線WL1，藉字線WL1上的電壓控制ΟΝ/OFF 狀態。在記憶體存取期間，字線驅動電路WD反應輸入的 位址信號選擇字線WLO到WL5其中一條字線，被選擇的字 線被活化並保持在高位準，舆被選字線連接之記憶體的電 晶體即保持在ON的狀態。 例如，如果字線駆動電KWD選擇字線WL1並使其保 持在高位準，記憶體單元^^仏^的電晶體Qii被置於〇N的 狀態。在寫入期間，在選擇字線的同時，偵感放大器反應 寫入的資料指定位元線的位準。例如，偵感放大器SA1分 別使位元線BL1保持在高位準（電源供應器的電壓v〇D位準 )’互補位元線BL1_保持在低位準（共同電壓&位準）。按 此方法，充電電壓與電容器Cll内的電荷被保持當為儲存 的資料。 另一方面，當從記憶體單元MCll讀取時，偵感放大 器SA1先將位元線BL1與互補位元線BL1預充電到Vdd/2 ，即電源供應器電壓VDD的一半。當字線WL1被字線驅動 電路WD活化並保持在高位準時，電晶體Qu被置於〇N的 狀態，位元線BL1舆電容器Cli被短路，位元線BU反應電 容器cu上累積的電荷使得電位稍做改變。偵感放大器SA1 偵測到位元線BL1上些許改變的電位並加以放大，儲存在 記憶體單元MCU上的資料即被讀取。 隨著DRAM的記憶容量增加，記憶體陣列被進一步劃 -4- 尽紙》人度通用肀國國家標準（CNS > A4規格（2丨〇><297公釐 /1 (請先閲讀背面之注意事項再填寫本頁 -裝- 訂 經濟部中央橾準局貝工消費合作社印製 A7 B7 M濟部中央樣準局負工消費合作社印裂 五、發明説明（3 ) 分成許多子陣列（記憶髏單元矩陣），由偵感放大器所構成 的偵感放大器排置於每個子陣列的一側。構建成偵感放大 器排的偵威放大器數量舆每一個子陣列中位元線對的數量 相同。舆子陣列連接供其所用的偵感放大器排配置於子陣 列的右與左側》加長位元線與加寬子陣列可以減少偵感放 大器的數量，因此可缩小偵感放大器排在整個晶片上所佔 據的面積，藉以縮小晶片的尺寸。不過，位元線加長的問 題是電阻舆寄生電容會跟著增加導致特性惡化。為解決此 一問題’曾提出將位元線改成層列式。 同樣地，隨著半導體記憶體元件在高容量與微型化方 面的進步，單元微型化也進步，以及為了在低電壓下工作 也進步到使用薄膜。為確保構成記憶體單元之電晶體的閘 電壓耐受度，内部電壓vDL低於外部的電源供應器電壓， 外部的電源供應器電壓被降壓以供記憶逋内部陣列使用。 隨此而來的是偵感放大器存取速度降低的問題。為避免此 問題，已有使用所謂的超堪動(OVD)系統，它供應一般固 定周期的外部電源供應器電壓vDD給偵感放大器，例如一 直等到位元線到達記憶艘陣列電壓（内部工作電麈Vdl)的 一段時間。 順便一提，由於出現於每一個記憶嫌單元矩陣間源自 偵感玫大器之接線電阻的電壓降，以及上述過去所使用的 超軀動系統，使得即使是在同一記憶體陣列區塊中，每一 個記憶體單元矩陣間最佳的偵感放大器超堪動量都不相同 〇 本紙轉準（CNsTa4^( 210X297/^* ) 1^1 1^1 1^1 1^1 1/ m 1 H ..ίΑ,.· (济先聞讀背面之注意事項再填寫本頁} 、π ¥ A7 B7 經濟部中央揉準局貝工消費合作社印装 五、發明説明（4 ) 例如過去使用的64Mb(百萬位元)DRAM，為確保最遠 端的記憶體單元能有足夠的寫入，一般是按最遠端（最壞 情況）決定最佳的超韁動時間。按此方法，最遠端的超驅 動雖可確保，但最近端的超堪動卻變得過剩，過剩的電荷 即被丟棄。換言之，在近端的偵感放大器，施加的電壓大 於記憶體單元存取期間所需，缺點是導致構成偵感放大器 之電晶體的特性退化，也導致耗電量增加。 圖13顯示當執行讀取時，近端與遠端之記憶體單元位 元線上電壓的變化。在本例中，電源供應器電壓VDD是3.3 伏’用於記憶體陣列中的較低電壓乂肌是2.2伏。如圖中所 示，在讀取前’位元線BL1與互補位元線81^1_被預充電到 内部電源供應電壓VDL—半位準，即ΐ·ι伏，在開始讀取後 ’反應記憶體單元儲存的資料，位元線BL_被電源供應器 電壓VDD充電，互補位元線BL被共電壓Vss放電》由於將 電源供應器電壓VDD施加到位元線BL上的時間，也就是送 出超驅動的時間T0VD是配合最遠端的偵感放大器，舆最遠 端偵感放大器連接的位元線可藉著超驅動的動作被適當地 充電到内部電源供應電壓VDL，但是，與最近端偵感放大 器連接的位元線BL，由於超驅動的時間T〇VD相同導致充 電過剩’當超驅動完成，其所保持的位準已超過内部V UL· 。由於無論遠端或近端的互補位元線BL_都是由共電磨 Vss放電，它的電壓大致相同》 本發明在回顧此後，它的目的是提供一種半導體記憶 體元件，它的超驅動時間可以反應記憶體單元矩陣所在位 -6 - I.---：----: ί I裝-- (请先聞讀背面之注意事項再填寫本頁) 訂 辣 *11. 本紙張尺度逋用中國國家橾準（CNS ) Μ坑格（210X297公釐） A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（ 置加以控制’可以用最適的電如動位元線，以達到節省 電力消耗以及設計超騍動時間更簡單的目的。 發明概1 為達到上述目的，本發明的半導體記憶體元件具有第 一、第二與第三電壓供應節》以提供第一電壓、高於第一 電壓的第二電壓，以及高於前述第二電壓的第二電壓，記 憶體單元陣列中的記憶遁單元配置在字元線與位元線對的 交叉點，它保持對應於前述第一電壓的電荷以及前述第二 電壓作為資料，在讀取儲存於上述記憶體單元内之資料的 第一階段期間，連接到上述位元線對之楨感放大器區塊内 的偵感放大器反應上述第一電壓舆上述第三電壓工作，在 第二階段期間反應上述第一電壓舆上述第二電麼工作，第 一、第二、與第三接線分別供應上述第一電壓、上述第二 電廑與上述第三電壓給上述的偵感放大器區塊，偵感放大 器驅動控制裝置反應上述電壓供應節點與上述偵感放大器 區塊間上述接線的長度，藉以控制上述第一與第二周期的 長度。 此外，上述偵感放大器驅動控制裝置根據上述接線的 長度控制上述第一周期的長度。 此外，上述偵感放大器驅動控制裝置包括脈波信號產 生電路，它產生驅動脈波信號，其寬度對應於上述接線的 長度，且上述的驅動脈波信號控制上述第一周期的長度。 此外，上述脈波信號產生電路最好能包括延遲電路以 本紙張尺度適用中國國家標準（CNS >A4規格（2丨0x297公釐） (請先閲讀背面之注^^項再填寫本頁) 裝· 經濟部中央標準局貝工消費合作社印製 A7 _B7 五、發明説明U ) " 及邏輯計算電路，前者在參考脈波信號上施加既定的延遲 時間，後者藉輸入上述參考脈波信號舆上述延遲電路的輸 出信號產生上述的驅動脈波信號。 最後，上述延遲信號的延遲時間被設定成對應於上述 接線的長度。 根據本發明，供應三種電壓給偵感放大器的時間，即 超驅動的時間，是受偵感放大器區塊(偵感放大器排)與電 壓供應節點間的接線長度所控制，因此，供摩用於超驅動 偵感放大器之電壓的時間，對應於供應超驅動電壓的電壓 供應節點與偵感放大器區塊間的接線長度，由於偵感放大 器偵感延遲是受電源供應線内所產生之電壓降的影響，因 此延遲得到補償。 此外，由於偵感放大器的超驅動時間可根據偵感放大 器區塊與電壓供應節點間的接線長度適切地設定，因此可 避免過剩的超驅動，降低位準半導體記憶體元件功率消耗 的目的也可達成》 此外，超驅動偵感放大器的時間可藉著偵感放大器驅 動控制裝置的脈波信號產生電路所產生的驅動脈波信號的 脈波寬度調整，且脈波寬度可根據施加於延遲電路的參考 脈波信號的延遲時間調整，偵感放大器所需的超驅動時間 可以很方便地藉著電路結構簡單的裝置設定。 圖式概述 圖1是與本發明有關之半導體記憶體元件的方塊囷。 (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 .—^c' 本紙張尺度適用中國國家標準（CNS> A4規格（210X297公釐} A7 B7 五、發明説明（7 ) 圖2的方塊圖顯示圖1中之記憶體單元矩陣Ml的略圖 〇 圖3a舆3b的方塊圈顧示一種用於超驅動之脈波信號產 生電路的範例，以及用於超驅動的脈波波形。 圓4顯示圈3之延遲電路DLY的一種範例。 圖5a與5b顯示偵感放大器的超驅動電路及偵感放大器 控制信號的波形。 圖6顯示根據本發明的超驅動控制在讀取期間位元線 的電位變化。 圖7是第一級的超驅動時間控制信號產生電路的電路 圓。 圖8是第二級及之後的超驅動時間控制信號產生電路 的電路圖》 圊9是為解釋圖7與圖8超驅動時間控制信號產生電路 工作的波形圖。 圓10的方塊圖是顯示子矩陣SM1'結構的略圈，在圖 中位元線使用層的結構。 經濟部中央標準局員工消費合作社印製 .....-- n _ * 11 II I 11 - ! <請_先聞讀背面之注$項再填寫本頁) i,v 圖11顯示在正規位元線BL舆延伸位元線EXBL超驅動 期間位元線電位的變化。 圖12顯示DRAM記憶體陣列的結構範例》 圓13顯示當習知技術之範例在執行讀取時間，近端與 遠端之記憶艟單元上位元線電位的變化。 凰中的參者編號奧符號 本纸張尺度適用中國國家標準（CNS > A4规格（210X297公着） 經濟部中央標準局貝工消費合作社印裂 A 7 ____ B7五、發明説明（8 ) 10、20、30是電源供應器電壓的主接線，40、50、60 是電源供應器電壓接線，70、72是位準位移電路，ΜΑ0 到MA7是記憶饉陣列，ACO是陣列控制電路，MO到M15 是記憶體單元矩陣，SBO到SB16是偵感放大器排，SWL是 子字線，BL是位元線，BLJ^互補位元線，MC是記憶體 單元，SWD1、SWD2、SWD1，、SWD2,以及子字線驅動電 路’ SAO、SA1、SA2、SA3是憤感放大器，DLY是延遲電 路。 實施例描沭 囷1是與本發明有關之半導體記憶艘元件的方塊圖。 本例是64Mb DRAM的半導體記憶髖元件。如圏所示 ，記憶體晶片是由8個記憶體陣列MAO到MA8所構成，每 一個記憶體陣列的儲存容量是8Mb(百萬位元）。圖1顯示 記憶髏陣列MA7的内部構造》 記憶艟陣列M0是由陣列控制電路ACO、記憶體單元 矩陣M0到M15、以及偵感放大器排SBO到SB16所構成， 每一個記憶醴單元矩陣的儲存容董是512Kb(千位元）。 陣列控制電路ACO内的電路控制偵感放大器排的動作 ，主字線堪動電路選擇性地控制主字線MWL，次字線SWL 驅動電路選擇性地控制次字線SWL。記憶艘單元矩陣是 由安排於子字線舆位元線對之交又點的記憶艟單元所構成 。子字線驅動電路SWD選擇與活化子字線。位元線對連 接到各自的偵感放大器。 -10 - (請先聞讀背面之注意事項再填寫本頁) 裝·
，1T -I V---- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） A7 B7 五、發明説明（9 ) ~~~~ 圖2的方塊圖顯示圈1中之記憶體單元矩陣Ml的略圖 。記憶體單元矩陣Ml是夾在偵感放大器排SB1與偵感放 大器排SB2之間，是由8個子矩陣SMO到SM7及9個子字線 驅動電路SWDO到SWD8所構成，每一個子矩陣的儲存容 量為64Kb。 在子矩陣SM1中，128條子字線各自從子字線驅動電 路SWD1、SWD2延伸，256條位元線對各自連接到债感放 大器排SB1、SB2中的偵感放大器SAi。在記憶艟存取期間 ，反應輸入主字線（圖中未顯示）與子字線驅動電路SWD1 、SWD2的位址資料，256條中的1條線被選擇，且並被子 字線驅動電路SWD1、SWD2活化保持在高位準。在圖2中 ，為便於說明，僅顯示子字線8\^』、8贾1^+1，<]=〇，卜2.... ，255。128個偵感放大器SAi被分別安排於對應於子矩阵 SM1的偵感放大器排SB卜SB2中。偵感放大器SAO、SA2 、…、SA254位於偵感放大器排SB1中，偵感放大器SA1 、SA3、…、SA255位於偵感放大器排SB2中》在圈2中僅 顯示偵感放大器SAO、SAI、SA2、SA3。 經濟部中央標準局貝工消费合作社印製 至於偵感放大器排SB1，通常是供位於它兩側的記憶 艘單元矩陣M0(圈中未顯示）舆Ml使用，以相同的方法， 偵感放大器排SB2是供記憶體單元矩陣Ml舆Μ2(圈中未顯 示)使用® 下文中將解釋有關於子矩陣SM1的結構。 在子矩陣SM1中，一個記憶體單元安排於子字線與位 元線及互補位元線的交叉點。利用圖2說明，圖中僅顯示 -11- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） A7 B7 五、發明説明（10 ) 記憶體單元MC。，』、MC0，j+丨、MCU、MCU+1、MC2J、MC2J+1 、MC3J、MC3j+1。此外’在圈2中，安排記憶體單元的位 置是以子字線舆位元線及互補位元線之交又點上的黑點表 示’記憶體單元的實際構造略之。舉例來說，記憶艟單元 的構造是一個電晶體Q與一個電容器C » 偵感放大器以電晶體閘連接到位元線對《例如，偵感 放大器SA0經由傳輪閘TG0、TGOjt接到位元線對bl〇、 BL0一。傳輸閘TG0、TG0_的閘極連接到控制信號線T2 0 當此控制信號線T2保持在高位準時，傳輪閘tg〇、TG0_ 處於ON態’此高位準即被連接到偵感放大器sa〇與位元 線對BL0、BL0_，並啟動記憶體單元的寫或讀。 另一個偵感放大器的動作也相同》在圖2中傳輪閘與 偵感放大器是分開配置，但在實際電路中，傳輪閘可安排 在偵感放大器中》此外，（圖中未顯示)控制傳輪閘〇n/〇ff 狀態的控制信號線T1到T4連接到圈1中所示的陣列控制電 路AC0，並由陣列控制電路AC0中的X解碼器控制。 經濟部中央揉準局貝工消費合作社印製 (姝先聞讀背面之注^^項再填寫本頁) 如圖1所示，電源供應器電壓vDD、共同電位Vss、及 記憶親陣列内部電濂供應電壓VDL分別供應至每一個读感 放大器排SB0到SB1。電源供應電壓VDD舆共同電位&分 別經由端點tdd、tss輸入，内部電源供應電壓vdl是Z記 憶《晶片上的降壓電路產生，從TDL端點輸入β在本例中 ，電源供應器電壓VDD是3.3伏，共同電位乂沾是〇伏，内部 電源供應電壓VDL是2.2伏。 電琢供應器電壓VDD、共同電位Vss、及内部電源供應 -12- 本紙張尺度適用中國1|家標準（CNS ) A4*l# ( 21GX297公釐) '--------- 經濟部中央標準局貝工消費合作社印繁 A7 ___ ____B7 五、發明説明（11 ) 一 ' 電壓VDL分別經由記憶體晶片上的主接線1〇、2〇、3〇送到 每一個記憶體陣列MAO到MA7的附近，並進一步經由接 線40、50、60供應到每-個記德髏陣列中的每一個该感放 大器排SB0到SB16。如圈1所示，接線1〇與接線4〇的連接 位置是CT0，接線20與接線50的連接位置是CT1，接線3〇 與接線60的連接位置是CT2。由於接線1〇到6〇的電阻與寄 生電容，在接線上會產生電壓降與信號延遲。 每一個電源供應器之供應端點Tdd、Tss、Tdl與各自 接點CTO、CT1、CT2間產生的延遲是a，每一個接點cT0 、CT1、CT2與偵感放大器排間產生的延遲是b，在每一 個偵感放大器排内產生的延遲是C。 至於安排在記憶體陣列ΜΑ0到MA7附近的接線10、20 、30由於有足夠的接線空間，因此可以使用較粗的接線， 因此在接線上產生的延遲A可保持在很小〃在實際的 DRAM晶片中，在上述的延遲a、B、C中，最大的是延遲 B，換言之，也就是從接點到每一個偵感放大器排的接線 40、50、60所產生的延遲》這是由於受到配置的限制，接 線40、50、60無法使用較粗的線使然。延遲Β反應接點CT0 、CT1、CT2與偵感放大器排間接線長度而變化》例如， 在圈1所示的記憶體陣列ΜΑ0中，由於接線到偵感放大器 排SB0的距離最短，到偵感放大器排SB16的距離最長，因 此’到偵感放大器排SB0的延遲Β最小，到偵感放大器排 SB16的延遲Β最大。此外，不僅是這些延遲，還有接線電 阻所產生的電壓降，使得供應給偵感放大器排SB0的電源 -13- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） C . __ 裝 訂------.W (請先閲讀背面之注意事項再填寫本頁) ,經濟部中央標準局員工消费合作社印製 A7 __B7 五、發明説明（12 ) 供應器電壓變的最大，供應給偵感放大器排SB16的電源 供應器電壓變的最小。由於此，若供應給SBO到SB16每一 個偵感放大器之電源供應器電壓的脈波寬度都相同（例如 用於超驅動的電源供應器電壓VDD)，為確保在最遠端的偵 感放大器排SB16工作工常，脈波的宽度勢必根據它來設 定，那麼對近端的偵感放大器排SBO而言，所產生的超驅 動就會過剩。 在本發明中，超驅動每一個偵感放大器排所使用的脈 波宽度是受偵感放大器所在位置的控制，例如，用於近端 偵感放大器排SBO的超驅動脈波寬度設定的比較小，用於 遠端偵感放大器排SB16的超軀動脈波宽度設定的比較大 ，如此即可確保遠端的讀寫作業，在近端也可避免過剩的 超驅動。 圖3a顯示一種用於超驅動之脈波信號產生電路的範例 。它是為囷1的記憶體陣列MAO所設計，記憶體陣列是由 16個記憶髏單元矩陣M0到M15及17個偵感放大器排SBO到 SB17所構成。如圓3a所示，脈波信號PLSO到PLS16用於 超联動，各自輪入到每一個偵感放大器排SBO到SB16。 圈3b顯示用於超驅動之脈波產生電路的設計圈。此產 生電路位於陣列控制電路ACO内，如圈1所示。脈波產生 電路是由延遲電路DLYO到DLY16、NAND閘NGTO到 NGT16及反相器INVO到INV16所構成。例如，NAND閘 NGT1的輸入端之一連接到輸入端TlN，另一輸入端連接到 延遲電路DLYO的輸出端》此外，NAND閘NGT16的輪入 -14- 本纸張尺度適用中國國家標準（CNS ) ( 210χ297公嫠1 ' C —t、u------ί^. (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___ B7 五、發明説明（13 ) 端之一連接到輸入端TIN，另一輸入端連接到延遲電路 DLY15的输出端。NAND閘NGTO的兩個輸入端都連接到 輸入端TIN，此外，延遲電路DLYO的輸入端也連接到輸入 端TIN ’每一個延遲電路DLYO到DLY16以串連方式連接。 NAND閘NGTO到NGT16的輸出端都各自連接到反相器 INVO到INV16，用來超驅動的脈波信號PLSO到PLS16從反 相器INVO到INV16的輸出端輸出。 輸入到輸入端TIN的超驅動控制信號SAO是低活化信 號，例如是保持在低位準14到17奈秒的信號》由於此，施 加於偵感放大器排SBO用於超驅動的脈波PLSO(如圖3a所 示）是負的脈波信號，它保持在低位準14到17奈秒。在此 ，具有相同延遲時間TD的輸入信號施加於延遲電路DLYO 到DLY15。此表示，供應給偵感放大器排SB1到SB16之超 驅動的脈波PLS1到PLS16的脈波寬度，分別比脈波PLS0 的長度長時間 延遲電路DLYO到DLY15的延遲時間TD是可變的，為 反應實際的作業棋式可做極細微的調整。圈4顯示延遲電 路DLY的一種範例。延遲電路DLY是由4個反相器INVD1 、INVD2、INVD3、INVD4、及開關SW1所構成。反相器 INVD1到INVD4以串連方式連接》開關SW1選擇與從端點 SI、S2、S2輸出三種信號其中之一。端點S1連接到延遲 電路DLY的輸入端，端點S2連接到反相器INVD2的輸出端 ’端點S3連接到反相器INVD4的輸出端。 由於此，當開關SW1選擇端點S1，延遲電路DLY的延 -15- 本紙伕尺度適用中國國家榡準（CNS > A4規格（2丨0X297公楚)" --------0 —裝------訂------〆 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局貝工消費合作社印製 A7 B7 五、發明説明（14 ) —-- 遲時間TD趨近〇。當選擇端點S2，延遲電路〇1^的延遲時 間TD是由2個反相器所產生，當選擇端點幻，時間是由 4個反相器產生。如果假設2個反相器的延遲時間為〇.4奈 秒，延遲電路DLY的延遲時間Τ]>可以是〇、〇 4、與〇 8奈 秒。 圖5a顯示偵感放大器的超驅動電路及偵感放大器控制 信號的波形。安排在偵感放大器排内的每一個偵感放大器 是由兩個P通道MOS電晶體PI、P2與兩個N通道MOS電晶 艘Nl、N2所構成電晶體P1、N1串連於電源供應線SDp 、SDN之間’它們的閘極連接到互補位元線bL_。同樣地 ’電晶體P2、N2串連於電源供應線SDP、SDN之間，它們 的閘極連接到位元線BL。電源供應線SDP經由N通道MOS 電晶體N12連接到内部電源供應電壓vDL，也經由p通道 MOS電晶艎P11與N通道MOS電晶《Ν11連接到電源供應 器電壓VDD»電源供應線SDN經由N通道MOS電晶體N13 連接到共同電位Vss。超驅動電路即是由這些電晶體Nil 、N12、N13、P11 構成》 電源供應線SDP、SDN通常被預充電到VDt/2，但如 果偵感放大器SA被活化，電源供應線SDP為VDL位準被改 變到VDD位準，且電源供應線SDN到Vss位準。如圈5b所示 ’控制信號SAP1反應偵感放大器的活化變為低位準，控 制信號SAN變為高位準。此控制信號SAP1對應於超驅動 脈波產生電路所產生的超駆動脈波信號PLS0到PLS16,電 源供應線SDP被連接到電源供應器電壓VDD，超驅動動作 -16 - 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） i^n HM. - - - HI ( i/ --- I I (請•先聞讀背面之注f項再填寫本頁) -訂 經濟部中央橾準局貝工消費合作社印製 A7 -------B7 五、發明説明（15 ) ~ 開始進行。當控制信號SAP1脈波信號PLS變為高位準，超 驅動動作結束，此時間’控制信號SAP2變為高位準，電 源供應線SDP被連接到内部電源供應電壓Vdl。之後，控 制信號SAP2與SAN變為低位準，彳貞威放大器SA的讀取動 作完成。 圖6顯示根據本發明的超驅動控制在讀取期間位元線 的電位變化。 如圖中所示’施加於近端之偵感放大器排的超堪動脈 波PLS的寬度為TR1，施加於遠端之偵感放大器排的超驅 動脈波PLS的寬度為TR2 ’遠端的脈波寬度TR1比近端脈 波寬度TR2寬。 在存取前，位元線BL與互補位元線BL_被預充電到中 間電位’例如VDL/2的電位》當開始以偵感放大器讀取時 ’ 一開始，高於内部電源供應電壓VDL的電壓施加於位元 線’例如是電源供應器電壓vDD的電壓位準，共同電位Vss 位準的電壓施加於互補位元線BL_»此時，由於位元線BL 被電源供應器電壓VDD的位準超驅動，位元線BL的電位快 速上升。當超驅動的脈波消失，施加於位元線BL上的電 壓是内部電源供應電壓VDL位準》 超驅動的脈波宽度是根據偵感放大器排所在位置設定 ，換言之，是根據與主接線10、20、30間的距離而定，且 由於用於近端的脈波宽度設定的比較窄，靠近遠端的脈波 寬度設定的比較寬，因此，由於電源供應線上之電壓降造 成遠端偵感放大器排的偵感延遲得到補償，同時，近端偵 -17· 本紙張尺度適用中國國家鏢準（CNS ) A4規格（210X297公釐） -------Γ—裝------訂---- (請先閲讀背面之注意事項再填寫本頁) A7 _______ B7 ___ 一 ------------- ------^-------- 五、發明説明（〗6 ) 感放大器的過度超驅動也得以避免。超驅動的结果如圖6 所示’連接到近端舆遠端之偵感放大器排之偵感放大器的 位元線都被預充電到内部電源供應電壓vDL，遠端的超堪 動不足與近端超驅動過剩被抑制。 圈7舆圖8是超驅動時間控制信號產生電路的詳細設計 ，圖9是解释圖7與圓8超驅動時間控制信號產生電路工作 的波形圖。 圓7是電路設計圖（在後文中，稱其為初级產生電路) ’它供應（產生）超驅動信號給距離主接線最近的偵感放大 器排，圖8是超驅動信號產生電路的電路囷，它連接到第 二級及以後的電路。第二級之後的每一級超驅動信號產生 電路的結構基本上相同。因此，下文中只解釋用於第二級 的第二超驅動信號產生電路，之後每一級產生電路的詳細 說明將予節略。在此，假設初級對應於圖1的偵感放大器 排SBO，第二級對應於圏1的偵感放大器排SB卜 如囷7所示，初始級的超驅動信號產生電路是由NAND 閘NANDI、NAND2、NAND3、AND閘 AND1、反相器 INV1 、INV2、INV3、以及位準位移電路70、72所構成。 經濟部中央榡準局貝工消費合作社印策 (請先閱讀背面之注^^項再填寫本頁) 偵感放大器排SB0選擇信號SBS0及偵感放大器敌動信 號SAE供應給NAND閘NAND1的兩個輸入端，它的輸出端 連接到反相器INV1的輸入端。此外，超驅動控制信號SAO 施加於反相器INV2的輸入端，它的輪出連接到反相器INV3 的輸入端。反相器INV3的輸出信號，也就是初級的延遲 信號DLY0，供應給NAND閘NAND2的兩輸入端，以及下 -18- 本纸張尺度適用中國國家輮準（CNS ) A4規格（2丨0X297公釐） 經濟部中央標隼局員工消費合作社印製 A7 ___B7 五、發明説明（17 ) 一級的超驅動信號產生電路》 反相器INV1的輸出信號，也就是控制信號SAN_供應 給偵感放大器排SBO，也供應給AND閘AND1與NAND閘 NAND3的輸入端之一。NAND閘NAND2的輸出信號供應 給NAND閘NAND3的其它輪入端，NAND閘NAND3的輸 出信號供應給AND閘AND1的其它輸入端以及位準位移電 路72。位準位移電路72將輪入信號的電壓位準Vss(0伏)-VDL(2.2伏)改變成位準為Vss(0伏)-VDL(3.3伏)的信號，並供 應給偵感放大器排SBO » AND閘AND1的輸出信號供應給 位準位移電路70，位準位移電路70將輸入信號的電壓位準 VSS-VDL改變成位準為VSS-VDL的信號，也供應給偵感放大 器排SB0。 圈7中的SAN_0、SAP1_0、SAP2_0信號分別供應給圖 5所示之超驅動電路的電晶體閘N13、電晶體閘P11、以及 電晶艎閘N12。 第二超驅動信號產生電路，如圖8所示，是由NAND 閘NANDI、NAND2、NAND3、AND閘 AND1、反相器 INV1 、INV2、INV3、以及位準位移電路70、72以及延遲電路 DLY所構成❶延遲電路DLY是由開關SW1所構成，它從前 級接收延遲信號DLY0,開關SW2選擇串連之反相器INVD1 、INVD2、INVD3、INVD4，反相器INV3，反相器INVD2 ，或反相器INVD4其中之一的輸出信號，開關SW3則是選 擇開關SW2的輸出信號或是前級的延遲信號DLY0。在圖8 的例中，開關SW1、SW2、SW3分別被設定成選擇前級的 • 19 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） — n J--I--- I 裝— — (沐先《讀背面之注意事項再填寫本頁) 訂 •-年 經濟部中央標準局貝工消費合作社印製 A7 ___ B7 五、發明説明（18) 延遲信號DLYO、反相器INVD2的輸出信號、以及開關SW2 的輸出信號。 在圖7與圖8中，偵威放大器排選擇信號SBSO、SBS1 反應位址信號被活化（該位址信號是由DRAM的外部選擇 所供應，例如圖1中的DRAM構造），SBO到SB16的17個偵 感放大器排中的一個被選擇》此外，偵感放大器啟動信號 SAE也反應該位址信號被活化，偵感放大器排中的偵感放 大器被偵感放大器排選擇信號與偵感放大器啟動信號活化 〇 接下來，將參考圖9的波形圈解釋超驅動信號產生電 路的動作》 在圓9中，當偵感放大器排SBO反應DRAM外部供應 的位址信號而被選擇，偵感放大器排選擇信號SBSO被活 化到高位準》接下來，偵感放大器排啟動信號SAE被活化 到高位準。在偵感放大器排啟動信號SAE被活化的同時， 由未說明的信號所產生的超驅動控制信號SAO被活化到低 位準，在T0VD期間，此超驅動控制信號SAO—直保持在低 位準。反應此偵感放大器排啟動信號SAE與超驅動控制信 號SAO，控制圈5之超驅動電路中電晶髏N13舆電晶體P11 成導通狀態的控制信號SAN_0舆SAP1_0分別被活化。因 此’電源供應線SDN被置於Vss0伏，電源供應線SDP被超 驅動到VDD3.3伏的位準》 當超驅動控制信號SAO改變到高位準，控制信號 SAP10也對應改變到高位準，以及控制信號SAP2_〇被活 -20- 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） I r-i --- · - m - -- - - - '* I I 先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（19 ) 化到高位準。因此，圈5中的電晶體pii被位移到OFF狀態 ，以及電晶體Nil被位移到on狀態。電源供應線SDP的超 驅動被此串連電晶遁Pll、Nil的操作移除，且電源供應 線SDP成為VDL2.2伏❶在此方法中，超騍動信號產生電路 中超堪動的時間舆超驅動控制信號SAO所設定的時間T0VD 相同。之後，當偵感放大器啟動信號改變到低位準，圓5 的電晶體N12、N13被位移到OFF狀態，且電源供應線SDP 、SDN被未說明的預充電電路預充電到vDI/2的位準。 在圖9中，當偵感放大器排SB丨反應DRAM外部選擇 所供應的位址信號被選擇時，偵感放大器排選擇信號SBS1 被活化到高位準。接下來，偵感放大器排啟動信號SAE與 超驅動控制信號SAO被活化到低位準，且在T0VD期間，超 驅動控制信號SAO保持在低位準。控制信號SAN_1與 SAP1 一1分別控制圖5之超驅動電路中電晶體N13與電晶體 P11的導通狀態。因此，電源供應線SDN成為Vss0伏，電 源供應線SDP被超驅動到VDD3.3伏的位準。 圖7所示的初級超驅動信號產生電路輸出的延遲信號 DLY0輸入到圈8所示的第二級超驅動使用的超驅動信號產 生電路，提供兩個反相器INVD1舆INVD2的延遲TD，並供 應給次級超駆動所用的信號產生電路以及NAND閘 NAND2。即使超駆動控制信號SAO被改變成高位準，由 於NAND閘NAND2的其它輸入信號，即延遲信號DLY1在 TD期間仍保持在低位準，當到達超堪動控制信號SA0被改 變成高位準且時間TD也已結束的時間點，控制信號SAP11 -21- 本紙張尺度適用中國國家樣準（CNS ) A4说格（210X297公釐） n 1— I —1 *ϋ I I V - HI (#-先閲讀背面之注項再填寫本頁_ ) 訂 經濟部中央標準局員工消費合作社印製 A7 ---_Jl__ 五、發明説明（20) 被改變到高位準，且控制信號SAP2J也被活化到高位準 。因此，圈5中的電晶體Pi丨被位移到〇FF狀態，電晶體NU 被位移到ON狀態。由於此串連電晶體pu、NU的工作， 電源供應線SDP的超驅動被移除，電源供應線!5£)1>變為Vdl 的2.2伏。在此方法中’第二級超驅動所使用之信號產生 電路的超驅動時間使得延遲電路DLY的延遲時間TD為超餍 動控制信號SAO設定時間T〇VD。在此之後，當偵感放大器 啟動信號SAE變為低位準時，控制信號SAN_1、SAP2_1 也被改變為低位準，圖5的電晶體N12、N13被位移到OFF 狀態，電源供應線SDP、SDN被未說明的預充電電路預充 電到VDI/2的位準》 與初級驅動信號SAP1_0相較，第二偵感放大器超驅 動信號SAP1_1的脈波寬度比僅只有延遲電路DLY產生之 延遲時間寬的脈波信號。在此，如果假設初級偵感放大器 驅動信號SAP1_0的寬度是TODO，在延遲電路DLY 81上所 產生的延遲時間是TD，則第二級的偵感放大器超驅動信 號SAP1_1的脈波寬度變為T0D0+TD»初級的偵感放大器超 驅動信號SAP 1 _0的脈波寬度T0D0是由超驅動控制信號 SAO的脈波宽度T0VD所決定，且幾乎與T0VD相同。 超驅動用的信號產生電路與第二級超驅動用的信號產 生電路具有相同構造，多級連接，且超驅動用的信號產生 電路的數董與偵感放大器排的數量完全一致，包括初級用 的超驅動信號產生電路。些超驅動信號產生電路產生的超 駔動用信號的脈波寬度對應於每一個記憶艘單元矩陣。在 -22- 本纸張尺度通用中國國家榇準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 A7 ____B7 五、發明説明（21) 上述的應用例中，初級超驅動時間T0D0是14到17奈秒，延 遲電路的延遲時間可設定在0、0.4、0.8奈秒。由於最近 端之記憶體單元矩陣的偵感放大器的驅動時間是由初級的 超驅動用信號產生電路控制，最遠端之記憶體單元矩陣的 偵感放大器的驅動時間是由最遠端之超16動用信號產生電 路控制’因此可避免靠近近端之記憶體單元矩陣的位元線 產生過量的超驅動，遠端之記憶體單元矩陣的位元線也可 獲得足夠的超驅動。 如以上的解釋，根據本發明，偵感放大器驅動控制裝 置控制供應給每一個偵感放大器排電源電壓的供應時間， 亦即陣列控制電路AC0反應偵感放大器電源供應電壓之供 應節點CTO、CT1、CT2與每一個偵感放大器排SB0到SB15 間接線的距離’且由於超驅動最近端偵感放大器排SB0的 供應時間最短，愈靠近遠端之偵感放大器排的超驅動供應 時間連續地加長，由於供應節點與偵感放大器排間電源供 應線上電壓降所產生的偵感延遲可獲補償，可以設計出近 端與遠端均衡的超驅動，近端記憶體單元矩陣的過量超驅 動得以避免，降低電力消耗的目的也可實現。 經濟部中央樣準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圈10的方塊圖是顯示子矩陣SM1’結構的略圈，在圖 中位元線使用層狀結構。子矩陣SM1，夾在偵感放大器SB1· 舆偵感放大器排SB2·之間。在子矩陣SM1·中，256條子字 線分別從子字線驅動電路SWD1·、SWD2,延伸，256條位 元線對分別連接偵感放大器排SB1·、SB2·。在記憶體存取 期間，反應輸入到主字線與子字線驅動電路SWD1，、SWD2, -23- 本紙張尺度制巾Βΐϋ家料（CNS ) A4規格（210X2幻公嫠) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（22) 的位址資料，512條線中的一條被選擇，並被子字線驅動 電路SWDr、SWD2'保持在高位準的活化狀態〃在圈1〇中 ’為便於解釋，僅顯示子字線SWL』、SWLj+1 j = 0、1、2 、….、511。128個偵感放大器SAI分別安排在對應於子矩 陣SM1’的偵感放大器排SB1’、SB2·内。偵感放大器SA0、 SA2、.··.、SA254安排於偵感放大器排SB1·内，偵感放大 器SAI、SA3、…·、SA255安排於偵感放大器排SB2,内。 在圖10中，僅顯示偵感放大器SA0、SAI、SA2 »此外， 偵感放大器排SB1’、SB’[Sic ; SB2·]為安排於它們兩側的 子矩陣共用。 以下解释有關於子矩陣SM1·的結構。 在子矩陣SM1’中，子字線與位元線及互補位元線的 交叉點配置一個記憶體單元，以相同的方法於子字線與延 伸位元線及蛑伸互補位元線的交叉點配置一個記憶體單元 。圖10中僅顯示記憶體單元MC0J、MC0J+丨、MC丨，』、MCUj+1 、MC2,j、MC2>j+1。記憶體單元配置的位置是子字線與位 元線及互補位元線的交又點，以及子字線與延伸位元線及 延伸互補位元線交叉點，記憶體單元以黑點表示，實際構 造略之。舉例來說，記憶艏單元的構造是一個電晶邋Q與 一個電容器C。 每一條位元線與每一條互補位元線在子矩陣SM1’的 中間接地點處分成右與左兩部分。舉例來說，右側的位元 線對BL0,R、BL〇，R利用成形於位元線BL上一層的上層線對 ML0、ML〇連接到偵感放大器SA0。HU0、HU〇是連接上 -24- 本纸張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） n n I n n n I n t {請先M讀背面之注$項再填寫本頁) 訂
* i^f m —.1 I Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（j) 層線對ML〇、ML❶與右側位元線對BL^、BLG，R的連通孔 〇 其它位元線對的結構也相同。在此，利用上層接線連 接到偵感放大器的位元線稱為延伸位元線EXBL，相對來 說’直接連接到偵感放大器的位元線稱為正規位元線。此 外，此類型的構造稱為延伸位元線系統。 位元線對以傳輸閘連接到偵感放大器。舉例來說，偵 感放大器SA0以傳輸閘TG〇，a、TG〇，a連接到位元線對BL0,L 、BL0,l_ ’並進一步以傳輸閘TGw、TGQ,b連接到位元線 對BL〇，R、BL0,R_。傳輸閘TG0 a、TG〇，a連接到控制信號線T4 ’傳輸閘TG〇，b、TGo b連接到控制信號線T3 »以控制控制 信號線T3、T4上的電壓位準來選擇連接到偵感放大器SA〇 的位元線對。舉例來說，如果控制信號線T3保持低位準 ’且控制信號線T4上保持高位準，傳輸閘TG(U、TG0,a即 變成ON的狀態，同時傳輸閘TG0，b、TG0,b變成OFF狀態， 偵感放大器SA0舆位元線對BLol、BLol連接，上層接線 對ML〇、ML0與偵感放大器SA0不連接》 其它偵感放大器的情況也相同》在圈10中，傳輸閘與 偵感放大器分開配置’不過，在實際電路中，傳輸閘可安 排於偵感放大器中·》此外，控制信號線Τ1到Τ8控制連接 到陣列控制電路AC0之傳輸閘的ΟΝ/OFF狀態，情況與圖1 相同，都是以陣列控制電路AC0中的X解碼器控制。 圖11顯示在正常位元線BL與延伸位元線EXBL超驅動 期間位元線電位的變化》如說明，施加於正規位元線BL -25- (請先W讀背面之注意事項再填寫本頁) 裝------訂
In I II 11 / --^---^-------- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 經濟部中央標準局員工消资合作社印製 A7 B7 五、發明説明（24 ) 之超驅動的脈波寬度設定為TR，施加於延伸位元線EXBL 之超驅動的脈波寬度設定為TE。如前所述，由於延伸位元 線EXBL是以上層接線連接到偵感放大器，它的負載電容 大於正規位元線BL，在超驅動期間，施加於延伸位元線 EXBL之超媒動脈波的宽度TE ’要設定的比施加於正規位 元線BL的超驅動脈波的寬度TR寬。此種設定的結果如圈^ 所示，在超驅動作業之後，正規位元線BL與延伸位元線 EXBL都被充電到内部工作電壓vDL，源於正規位元線與 延伸位元線間負載電容之差異所造成偵感速率的變異將可 避免。
在圖11中，虛線是正規位元線BL與延伸位元線EXBL 間超驅動時間未做調整的情況，正規位元線BL之電位變 化的波形，且超驅動的時間是按延伸位元線EXBL所設定 〇 當以傳統的超联動控制法施加於上述層狀位元線結構 時’需要如圖3所示的超联動脈波產生電路，以使同一横 感放大器排所用的超驅動脈波具有兩種設定，其中之一用 於正規位元線，另一種用於延伸位元線。關於此的詳細電 路結構在此並未明白顯示，但與圖3所示用於兩毗鄰偵感 放大器排的超驅動脈波的寬度關係相同，業内人士或許清 楚，只要它的構造能產生用於正規位元線的超堪動脈波舆 用於延伸位元線具有較宽之脈波寬度的超驅動脈波即可接 受。 換s之，如圖3所示用於每一條偵感放大器排間的超 -26- 本紙張尺度適用中國國家梯準（CNS > A4規格（2丨0X297公着） .----Γ.--^---^----/' j裝------訂-----Jk ——^-I------------ ·*·· (請先閲讀背面之注$項再填寫本頁) -1 --1 · A7 B7 五、發明説明（d) 驅動脈波宽度可以改變，用於同一偵感放大器排的正規位 元線與延伸位元線間的超驅動脈波寬度也可改變》 如以上解釋，在本發明的半導艟記憶體元件中，由於 超驅動的時間是受記憶體單元矩陣與電泺供應器電壓供應 線間的接線長度所控制，因此源於接線電壓降所產生的偵 感延遲可獲得補償，每一條位元線都可被超驅動騍動到最 佳電壓，且可防止近端產生的超驅動過量》 ϋ n I If ϋ n - in I I (請先閲讀背面之注意事項再填寫本頁) 訂 k 經濟部中央標率局貝工消費合作社印製 -27- 本紙張尺度適用中國國家梯準（CNS > A4规格（210x297公釐）